KR101872529B1 - 적층 칩 전자부품 - Google Patents

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Abstract

본 발명의 다른 일 실시 형태의 적층 칩 전자부품은 도전 패턴이 형성되는 다수의 제1 자성체 층을 포함하는 적층 바디; 및 상기 적층 바디 내에서, 상기 제1 자성체 층 사이에 개재되는 제2 자성체 층;을 포함하며, 상기 도전 패턴이 전기적으로 접속되어 적층 방향으로 코일 패턴을 형성하며, 상기 제2 자성체 층의 두께를 Ts로, 상기 도전 패턴의 두께를 Te로 규정할 때, 0.1≤Ts/Te≤0.3을 만족할 수 있다.

Description

적층 칩 전자부품{Multi-layered chip electronic component}
본 발명은 적층 칩 전자부품에 관한 것이다.
적층 칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈를 제거하는 대표적인 수동소자이다.
적층 칩 타입의 인덕터는 자성체 또는 유전체에 코일을 형성하도록 도전 패턴을 인쇄한 후 적층하여 제조될 수 있다. 이와 같은 적층 칩 인덕터는 도전 패턴이 형성된 자성체 층을 다수 적층한 구조를 가지며, 상기 적층 칩 인덕터 내의 내부 도전 패턴은 칩 내에서 코일 구조를 형성하기 위해 각 자성체층에 형성된 비아 전극에 의해 순차적으로 접속되어 목표하는 인덕턴스 및 임피던스 등의 특성을 구현한다.
최근 적층 칩 인덕터는 소형화 및 로우프로파일(Low-Profile) 경향에 따라 DC 바이어스에 따른 인덕턴스(Inductance) 저하가 문제되고 있다. 또한, 소형화 된 적층 칩 인덕터가 채용되는 세트(Set)가 고전류화 되기 때문에, 적층 칩 인덕터 역시 고전류(High-current)에 대응하는 것이 요구된다.
따라서, DC 바이어스 특성이 우수하면서 동시에 고전류 대응이 가능한 적층 칩 인덕터의 개발이 요구되어 왔다.
일본공개공보 제2002-093623호 일본공개공보 제2004-342963호 일본공개공보 제2002-299123호
본 발명의 일 실시 형태의 목적은 도전 패턴의 두께와 상기 도전 패턴 사이에 형성되는 자성체 층의 두께를 조절하여, 소형화하여도 DC 바이어스 특성이 우수하고 고전류화 요구에 적합한 적층 칩 전자부품을 제공하는 것이다.
본 발명의 일 실시 형태의 적층 칩 전자 부품은 2016 사이즈 이하이며, 도전 패턴과 동일한 층으로 형성되는 다수의 제1 자성체 층을 포함하는 적층 바디; 및
상기 적층 바디 내에서, 적층 방향으로 인접한 도전 패턴 사이에 형성되며, 상기 도전 패턴들이 전기적으로 접속되어 적층 방향으로 코일 패턴을 이루도록 하는 비아 전극을 구비하는 제2 자성체 층;을 포함하며, 상기 적층 바디의 폭 및 두께 방향으로 절개한 단면에서, 상기 제2 자성체 층의 두께를 Ts로, 상기 도전 패턴의 두께를 Te로 규정할 때, 0.1≤Ts/Te≤0.3을 만족하며, 상기 적층 바디의 폭을 W로, 상기 코일 패턴의 내부 폭을 Fw로 규정할 때, 0.6≤Fw/W≤0.8를 만족할 수 있다.
다른 측면에서, 본 발명의 다른 일 실시 형태의 적층 칩 전자부품은 도전 패턴이 형성되는 다수의 제1 자성체 층을 포함하는 적층 바디; 및 상기 적층 바디 내에서, 상기 제1 자성체 층 사이에 개재되는 제2 자성체 층;을 포함하며, 상기 도전 패턴이 전기적으로 접속되어 적층 방향으로 코일 패턴을 형성하며, 상기 제2 자성체 층의 두께를 Ts로, 상기 도전 패턴의 두께를 Te로 규정할 때, 0.1≤Ts/Te≤0.3을 만족할 수 있다.
본 발명의 일 실시 형태의 적층 칩 전자부품에 의하면, 소형화되더라도 DC 바이어스 특성이 우수하며, 세트의 고전류화 트렌드에도 적합하다.
도 1은 본 발명의 일 실시예에 따른 적층 칩 인덕터의 개략 부분 절개 사시도.
도 2는 도 1의 적층 칩 인덕터의 도전 패턴과 자성체 층이 적층되는 모습을 도시한 개략도.
도 3은 도 1의 적층 칩 인덕터의 적층 모습을 분해하여 도시한 개략 사시도.
도 4는 도 1의 자성체 층에 형성되는 도전 패턴의 모습을 도시한 개략 평면도.
도 5는 도 1의 Ⅴ-Ⅴ' 라인의 절단면을 도시한 개략도.
도 6은 도 1의 Ⅵ-Ⅵ' 라인의 절단면을 도시한 개략도.
도 7은 코일 패턴의 내부 폭, Fw와 마진의 폭, Mw의 치수를 측정하기 위한 도 6의 A의 확대도
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 일 실시예에 따른 적층 칩 전자 부품은 자성체 층 상에 도전 패턴이 형성되는 칩 인덕터(chip inductor), 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
이하에서는 적층 칩 인덕터를 이용하여 본 발명의 실시예를 설명하고자 한다.
적층 칩 인덕터
도 1은 본 발명의 일 실시예에 따른 적층 칩 인덕터의 개략 부분 절개 사시도이며, 도 2는 도 1의 적층 칩 인덕터의 도전 패턴과 자성체 층이 적층되는 모습을 도시한 개략도이며, 도 3은 도 1의 적층 칩 인덕터의 적층 모습을 분해하여 도시한 개략 사시도이다.
또한, 도 4는 도 1의 자성체 층에 형성되는 도전 패턴의 모습을 도시한 개략 평면도이다.
도 1 내지 도 4를 참조하면, 적층 칩 인덕터(10)는 적층 바디(15), 도전 패턴(40), 자성체 층(62, 64) 및 외부 전극(20)을 포함할 수 있다.
상기 적층 바디(15)는 자성체 그린시트 상에 도전 패턴(40)을 인쇄하고, 상기 도전 패턴(40)이 형성된 자성체 그린시트를 적층한 후 소결하여 제조될 수 있다.
상기 적층 바디(15)는 육면체 형상일 수 있다. 자성체 그린 시트를 적층한 후 칩 형상으로 소결할 때, 세라믹 분말의 소결 수축으로 인하여 상기 적층 바디(15)의 외관은 완전한 직선을 가진 육면체 형상이 아닐 수 있다. 다만, 상기 적층 바디(15)는 실질적으로 육면체 형상을 가진 것으로 볼 수 있다.
본 발명의 실시예를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 여기서, 두께 방향은 자성체 층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1의 실시예는 길이 방향이 폭이나 두께 방향보다 큰 직육면체 형상을 가진 칩 인덕터(10)이다.
여기서, 본 실시예는 도 2에 도시된 바와 같이 자성체 그린시트 상에 도전 패턴(40)을 인쇄한 후 상기 도전 패턴(40)의 두께만큼 자성물질을 도포 또는 인쇄할 수 있다. 즉, 상기 자성물질은 소결 후 상기 자성체 그린시트와 구별되는 별도의 자성체 층을 형성할 수 있다. 소결 후 도전 패턴(40)과 동일한 층을 이루는 자성체 층을 제1 자성체 층(64)으로, 적층 바디(15) 내에서 상기 제1 자성체 층(64) 사이에 개재되는 소결 후의 상기 자성체 그린시트는 제2 자성체 층(62)으로 규정할 수 있다.
상기 적층 바디(15)를 구성하는 다수의 제1 및 제2 자성체 층(64, 62)은 소결된 상태로써, 인접하는 제1 및 제2 자성체 층(64, 62) 끼리의 경계는 주사전자현미경(SEM, Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
한편, 본 발명의 일 실시예에 따른 적층 칩 인덕터(10)의 사이즈는 외부 전극(20)을 포함하여, 길이 및 폭이 각각 2.0±0.1mm 및 1.6±0.1mm(2016 사이즈)의 범위를 가질 수 있으며, 2016 사이즈 이하(즉, 적층 바디의 길이는 2.1mm 이하이고, 상기 적층 바디의 폭은 1.7mm 이)로 형성할 수 있다.
상기 제1 및 제2 자성체 층(64, 62)은 Ni-Cu-Zn계, Ni-Cu-Zn-Mg계, Mn-Zn계 페라이트계 재료를 이용하며, 이에 제한되는 것은 아니다.
도 2의 (a) 내지 (c)를 참조하면, 페라이트 그린 시트(62) 상에 도전 패턴(40)을 인쇄하고 건조하고(도 2(a)), 상기 도전 패턴(40)과 동일한 층을 형성하도록 상기 도전 패턴(40)의 옆 공간에 페라이트 슬러리를 페이스트(paste)로 인쇄하여 상기 페라이트 그린 시트(62)와 다른 별도의 평탄화된 자성체 층(64)를 형성한다. 상기 페라이트 그린 시트(62)와 상기 도전 패턴(40)과 평탄화된 자성체 층(64)이 하나의 적층 캐리어(60)를 형성한다(도 2(b)). 그리고, 상기 적층 캐리어(60)는 상기 도전 패턴(40)이 적층 방향으로 코일 패턴(50)을 형성하도록 다수가 적층될 수 있다(도 2(c)).
상기 도전 패턴(40)은 은(Ag)을 주성분으로 하는 도전 페이스트를 소정 두께로 인쇄하여 형성될 수 있다. 상기 도전 패턴(40)은 길이 방향 양 단부에 형성되는 외부 전극(20)에 전기적으로 연결될 수 있다.
상기 외부 전극(20)은 상기 세라믹 바디(15)의 길이 방향 양 단부에 형성되며, Cu, Ni, Sn, Ag 및 Pd 중에서 선택한 합금을 전기 도금하여 형성될 수 있으며, 재료는 특별히 이들로 제한되는 것은 아니다.
상기 도전 패턴(40)은 상기 외부 전극(20)과 전기적으로 접속되는 리드를 구비할 수 있다.
도 3을 참조하면, 하나의 적층 캐리어(60a) 상의 상기 도전 패턴(40a)은 길이 방향의 도전 패턴(42a)와 폭 방향 도전 패턴(44a)을 포함한다. 상기 도전 패턴(40a)은 자성체 층(62a)를 사이에 두고 배치되는 다른 하나의 적층 캐리어(60b) 상의 도전 패턴(40b)과 자성체 층(62a)에 형성되는 비아 전극(72, 74)으로 전기적으로 연결되어, 적층 방향으로 코일 패턴(50)을 형성한다.
본 실시예의 코일 패턴(50)은 모두 9.5회의 턴 수를 가지지만, 이에 한정되는 것은 아니다. 코일 패턴(50)이 9.5회의 턴 수를 가지기 위해, 커버 층을 이루는 상부 및 하부의 자성체 층(80a, 80b) 사이에 도전 패턴(40a, 40b, ... , 40n)이 형성된 적층 캐리어(60a, 60b, ..., 60n)가 13개가 배치된다.
본 실시예는 1회의 턴 수를 가지는 코일 패턴(50)을 형성하기 위해 2개의 적층 캐리어가 필요한 도전 패턴(42a, 44b)이 개시되지만, 이에 한정되는 것은 아니며, 도전 패턴의 형상에 따라 다른 수의 적층 캐리어가 필요할 수 있다.
여기서, 상기 자성체 층(62a)을 사이에 두고 적층 방향으로 대향하는 상부의 도전 패턴(40a)과 하부의 도전 패턴(40b) 사이의 자성체 층의 간격을 줄여서, 제한된 적층 바디(15) 내에서 DC 바이어스 특성을 우수하게 제조할 수 있다. 자성체 층의 간격을 줄일 수 있으면, 도전 패턴(42a, 44a)의 두께를 크게 하여 코일 내에 흐르는 전류의 저항을 감소하게 할 수도 있다.
도 4를 참조하여, 상기 코일 패턴(50)의 1회 턴을 설명을 하면, 동일한 자성체 층(60b)에 형성되는 도전 패턴(40b)에서 하나의 비아 전극(72b)을 1로 규정하고, 다른 비아 전극(74b)을 2로 규정하고, 상기 2와 대응되는 적층 방향 하부의 도전 패턴(40c)의 하나의 비아 전극(72c)을 3으로 규정하고, 상기 1에 대향하는 자성체층(60c)의 도전 패턴(40c)의 대향지점을 4로 규정할 때, 상기 1에서 반시계 방향으로 1회의 턴(1→2→3→4)을 이룰 때 하나의 턴으로 규정할 수 있다. 상기 4를 1'로 규정할 때, 다음 1회의 턴(1'→2'→3'→4')이 형성될 수 있다.
도 5는 도 1의 Ⅴ-Ⅴ' 라인의 절단면을 도시한 개략도이며, 도 6은 도 1의 Ⅵ-Ⅵ' 라인의 절단면을 도시한 개략도이다.
도 1의 적층 칩 인덕터를 도 5는 길이 방향(L) 및 두께 방향(T)으로 절단하였고, 도 6은 폭(W) 및 두께(T) 방향으로 절단하였다.
도 5 및 도 6의 단면도에서, 도전 패턴(40)이 형성되지 않은 부분은 점선 부분으로 도시하였다. 점선 부분은 도전 패턴(40)이 형성된 것으로 보고 도전 패턴(40)과 자성체 층(60) 사이의 두께 등의 치수관계를 설명한다.
도 5에서와 같이 길이 방향(L) 및 두께 방향(T)에서 보는 바와 같이, 도전 패턴(40)이 형성되는 최상부 및 최하부 자성체 층에는 외부 전극(20)과 전기적으로 연결되는 리드(48)가 형성된다. 상기 리드(48)는 세라믹 바디(15)의 길이 방향의 단변(Ws1, Ws2)으로 노출되며 상기 외부 전극(20)과 전기적으로 연결된다.
상기 도전 패턴(40)은 제1 자성체 층(64)과 동일한 층을 이루며, 적층 바디(15) 내에서 제2 자성체 층(62)을 사이에 두고 대향하여 배치될 수 있다.
여기서, 상기 제1 자성체 층(64)은 상기 도전 패턴(40)의 두께만큼 인쇄되어 형성될 수 있다.
본 실시예에서는 상기 제2 자성체 층(62)의 두께를 Ts로, 상기 도전 패턴(40)의 두께를 Te로 규정할 때, 상기 도전 패턴(40)의 두께보다 상기 제2 자성체 층(62)의 두께가 더 작을 수 있다.
아래의 표 1은 폭 및 두께 방향의 절개된 단면에서 제2 자성체 층의 두께를 Ts, 도전 패턴의 두께를 Te라고 할 때, 도전 패턴의 두께(Te)에 대한 제2 자성체 층의 두께(Ts)의 비 Ts/Te가 적층 칩 인덕터의 DC 저항(Rdc) 및 허용전류의 크기에 미치는 영향을 칩 사이즈 별로 실험한 결과이다.
DC 저항은 Agilent 4338B 모델의 milliohmmeter를 이용하여 측정하였고, 허용전류는 DC 바이어스 전류를 걸어준 상태에서 L 값이 초기치의 30%이하로 감소되는 DC 바이어스 전류 값으로 측정하였다.
시료 NO. 사이즈
(size)		 Ts
(㎛)		 Te
(㎛)		 Ts/Te Rdc
(mΩ)		 허용전류
(㎃)
101 3216 11.5 33.4 0.34 97 276
102 2520 13.8 34.3 0.40 96 298
103 2016 11.2 31.3 0.36 134 192
104 2012 8.49 23.6 0.36 152 185
105 1608 5.62 14.9 0.38 166 181
106 1005 3.43 9.71 0.35 175 179
107 0603 2.15 5.87 0.37 181 173
표 1에 나타난 바와 같이, 2016 사이즈를 초과하는 칩의 경우, 칩 내부 공간이 상대적으로 크기 때문에, Ts/Te 값이 0.3을 초과하더라도 DC 저항(Rdc)이 100mΩ 미만으로 높지 않으며, 허용전류 값도 250mA보다 큰 값을 가졌다.
그러나, 2016 사이즈 이하인 칩에서 Ts/Te 값이 0.3을 초과할 경우, 칩 내부 공간이 상대적으로 작기 때문에, 작은 전극 면적으로 인해 DC 저항(Rdc)이 높아지고, 허용전류 값도 200mA 미만의 작은 값을 가짐을 알 수 있었다.
따라서, 2016 사이즈 이하인 칩의 경우, 충분한 인덕턴스 용량을 확보하면서, DC 저항(Rdc)을 낮추고, 허용전류 값을 높이기 위해서, 본 발명의 실시예들과 같이 Ts/Te 값을 조절할 필요가 있다.
본 발명의 일 실시예에 따르면, Ts/Te는 0.1≤Ts/Te≤0.3의 범위를 만족할 수 있다. Ts/Te가 0.1 미만인 경우는 쇼트가 발생되어 불량이 생기며, Ts/Te가 0.3을 초과하는 경우는 도전 패턴(40)의 단면적이 감소하기 때문에 코일의 DC 저항(Rdc)이 증가하여, 인덕터에 높은 직류 전류를 인가하는 것이 곤란해질 수 있다.
여기서, 제2 자성체 층(62)과 도전 패턴(40)의 두께는 소결에 의해 각각의 층마다 완전하게 동일할 수는 없기 때문에, 도전 패턴(40)의 두께(Ts)와 제2 자성체 층(62)의 두께는 각각 평균 두께를 의미할 수 있다.
상기 제2 자성체 층(62)의 두께는 도 6과 같이 적층 바디(15)의 폭 및 두께 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 이미지를 스캔하여 측정할 수 있다. 예를 들어, 상기 적층 바디(15)의 길이 방향(L)의 중심부에서 절단한 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 적층 바디(15)에 대해서, 도전 패턴(40) 사이의 제2 자성체 층(62)을 폭 방향으로 등 간격인 5개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 도전 패턴(40)의 두께도 폭 방향으로 등 간격인 5개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
이러한 평균값 측정을 3개 이상의 제2 자성체 층(62)과 도전 패턴(40)으로 확장하여 평균값을 측정하면 제2 자성체 층(62)과 도전 패턴(40)의 두께를 더욱 일반화할 수 있다.
또한, 도 5와 같이 상기 제2 자성체 층(62)과 도전 패턴(40)의 두께는 폭 방향(W)의 중심부에서 길이 및 두께 방향(L-T) 단면을 주사전자현미경으로 스캔한 이미지에서도 측정할 수 있다.
여기서, 적층 바디(15)의 폭 방향(W) 또는 길이 방향(L)의 중심부는 상기 적층 바디(15)의 폭 방향(W) 또는 길이 방향(L)의 센터 지점에서 상기 적층 바디(15)의 폭 또는 길이의 30% 범위 내의 지점으로 규정할 수 있다.
이와 같은 두께의 측정은 도 6과 같이 폭 및 두께 방향으로 절개한 단면에서의 상기 도전 패턴(40)이 적층 방향으로 형성되어 규정되는 엑티브 영역 층의 두께, Ta와 최상부 또는 최하부의 도전 패턴(40)의 상부 또는 하부에 적층되는 커버 층(80a, 80b)의 각각의 두께, Tc도 동일한 방법으로 측정될 수 있다.
본 발명의 일 실시예에 따르면, Tc/Ta는 0.1≤Tc/Ta≤0.5를 만족할 수 있다. Tc/Ta가 0.1 미만인 경우는 커버층(80a)이 거의 없는 경우이므로, 자기 포화에 의한 DC 바이어스 특성이 저하되며, 표면 크랙으로 인한 불량이 발생한다. 또한, 인덕턴스의 용량구현이 용이하지 않다.
또한, Tc/Ta가 0.5 초과인 경우는 커버층(80a)이 다층 적층되어 두꺼운 경우이므로, 소형화가 어렵다. 또한, 동일한 턴 수 확보를 위해서는 도전 패턴의 두께가 감소되므로, 코일의 DC 저항(Rdc)이 증가하여 인덕터에 높은 직류 전류를 인가하는 것이 곤란해질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 적층 바디의 폭 및 두께 방향으로 절개한 단면에서, 상기 적층 바디(15)의 폭을 W로, 상기 코일 패턴(50)의 내부 폭을 Fw로 규정할 때, Fw/W는 0.6≤Fw/W≤0.8를 만족할 수 있다.
Fw/W가 0.6 미만인 경우는 도전 패턴(40)의 길이가 작아지는 경우이므로 용량이 저하되며, Fw/W가 0.8 초과인 경우는 제조공정 상 절단 편차로 인하여 도전 패턴(40)이 상기 적층 바디(15)의 일면으로 노출되는 현상이 발생할 수 있고, 디라미네이션(Delamination) 위험이 높을 수 있다.
본 발명의 다른 실시예에 따르면, 상기 적층 바디의 폭 및 두께 방향으로 절개한 단면에서, 상기 적층 바디(15)의 폭을 W로, 상기 도전 패턴(40)에서 상기 적층 바디(15)의 폭 방향 외측에 형성되는 마진의 폭을 Mw로 규정할 때, 0.05≤Mw/W≤0.1을 만족할 수 있다.
Mw/W가 0.05 미만인 경우는 도전 패턴(40)이 상기 적층 바디(15)의 일면으로 노출되는 현상이 발생할 수 있고, 디라미네이션(Delamination) 위험이 높을 수 있다. 또한, Mw/W가 0.1 초과인 경우는 도전 패턴(40)의 단면적이 감소하는 경우이므로, 코일의 DC 저항(Rdc)이 증가하여 인덕터에 높은 직류 전류를 인가하는 것이 곤란해질 수 있다.
적층 칩 인덕터(10)는 압착 및 소결의 과정을 진행하기 때문에, 도 5 및 도 6과 같이 절단된 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔하면, 도전 패턴의 단부가 도 7과 같이 쐐기(Wedge) 형상으로 변형이 되거나 오프셋 될 수 있다.
도 7을 참조하여, 도전 패턴(40) 사이에 형성되는 상기 코일 패턴(50)의 내부 폭, Fw와 상기 도전 패턴(40)에서 상기 적층 바디(15)의 폭 방향 외측에 형성되는 마진의 폭, Mw를 측정하는 방법에 대해서 설명하기로 한다.
도 7은 코일 패턴의 내부 폭, Fw와 마진의 폭, Mw의 치수를 측정하기 위한 도 6의 A의 확대도이다.
도 7을 참조하면, 도전 패턴(40)의 단부들 중 오프셋 변형이 가장 큰 부분에서 적층 방향으로 연장한 연장선(Emax)과 오프셋 변형이 가장 작은 부분에서 적층 방향으로 연장한 연장선(Emin)의 중간 값(Em)을 경계로 하여 Fw와 Mw 측정을 할 수 있다.
Fw는 Em을 기준으로 동일한 층의 도전 패턴(40)의 Em까지의 길이를 측정한 값이며, Mw는 Em을 기준으로 상기 적층 바디(15)의 폭 방향 일면까지의 길이를 측정한 값이다.
상기 자성체 층(62a)을 사이에 두고 적층 방향으로 대향하는 상부의 도전 패턴(40a)과 하부의 도전 패턴(40b) 사이의 자성체의 간격을 감소시켜 DC 바이어스 특성이 우수하면서, 고전류화 요구에 적절히 대응 가능하게 된다.
실험예
본 발명의 실시예와 비교예에 따른 적층 칩 인덕터는 하기와 같이 제작되었다. Ni-Zn-Cu계 페라이트 파우더를 포함하는 슬러리를 캐리어 필름(carrier film) 상에 도포하고 건조하여 제조된 복수 개의 자성체 그린 시트를 마련한다.
다음으로, 상기 자성체 그린 시트 상에 스크린을 이용하여 은(Ag) 도전성 페이스트를 도포하여 도전 패턴들을 형성한다. 그리고, 상기 도전 패턴과 동일한 층이 되도록 상기 도전 패턴 주위의 상기 자성체 그린 시트 상에 페라이트 슬러리를 도포하여 상기 자성체 그린 시트와 함께 하나의 적층 캐리어를 형성한다.
도전 패턴이 형성된 적층 캐리어를 반복하여 적층하되, 상기 도전 패턴이 전기적으로 접속되어 적층 방향으로 코일 패턴을 가지도록 한다. 여기서, 상기 자성체 그린 시트에는 비아 전극이 형성되어 상기 자성체 그린 시트를 사이에 두고 상부 도전 패턴과 하부 도전 패턴은 전기적으로 접속될 수 있다.
여기서, 상부 및 하부 커버층과 함께 상기 적층 캐리어를 10층 내지 20층의 범위 내에서 적층하고, 이 적층체를 85℃에서 1000kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다. 압착이 완료된 칩 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 40시간 유지하여 탈바인더를 진행하였다.
이후, 950℃ 이하 온도의 분위기에서 소성하였다. 이때, 소성 후 칩 사이즈는 2.0 mm×1.6mm(L×W), 2016 사이즈로 제작하였다.
다음으로, 외부 전극의 도포 및 전극소성, 도금 등의 공정을 거쳐 외부 전극을 형성하였다.
여기서, 상기 적층 칩 인덕터의 시료들은 폭 및 두께 방향(W-T) 단면에서 도전 패턴의 두께 Te, 제2 자성체 층의 두께 Ts, 엑티브층의 두께 Ta, 커버층의 두께 Tc, 동일한 층 내에서의 도전 패턴의 내부 폭, Fw와 상기 도전 패턴에서 상기 적층 바디의 폭 방향 외측에 형성되는 마진의 폭, Mw이 다양하도록 제작되었다.
상기 Te, Ts, Ta, Tc, Fw, Mw는 상기 적층 바디(15)의 중심부까지 연마하여 얻은 절개된 단면을 광학 현미경으로 고배율 이미지 촬영을 하고, 촬영된 고배율 이미지를 시그마 스캔 프로(SigmaScan Pro) 등과 같은 컴퓨터 프로그램으로 분석하여 측정하였다.
이하에서는 본 발명의 실시예와 비교예의 실험 데이터를 참조하여 본 발명의 실시예를 보다 구체적으로 설명하기로 한다.
아래의 표 2는 폭 및 두께 방향의 절개된 단면에서 Ts/Te의 변화에 따른 쇼트(short) 발생빈도와 DC 저항, 허용전류의 변화를 측정한 것이다.
시료 NO. Ts
(㎛)		 Te
(㎛)		 Ts/Te short 발생빈도 (개수/100) Rdc
(mΩ)		 허용전류
(㎃)
1* 2 41 0.05 93 - -
2* 3.6 39.7 0.09 57 - -
3 4.4 38.9 0.11 1 102.2 273
4 5.4 38.1 0.14 0 103.3 280
5 7.6 35.8 0.21 0 112.2 271
6 9.9 33.5 0.30 0 124.7 253
7* 11.6 31.7 0.37 0 138.0 190
* 비교예
여기서, 쇼트(short)의 발생은 인덕턴스(L)와 Q 특성(Q factor)를 측정하여 판단하였는데, Agilent 4286A 모델의 LCR meter를 이용하여 L 및 Q를 측정하였다. 여기서 측정된 L 및 Q 값이 평균 대비 50% 이하로 측정되는 것을 쇼트가 발생한 것으로 보았다.
DC 저항은 Agilent 4338B 모델의 milliohm meter를 이용하여 측정하였고, 허용전류는 DC 바이어스 전류를 걸어준 상태에서 L 값이 초기치의 30% 이하로 감소되는 DC 바이어스 전류값으로 측정하였다.
표 2를 참조하면, Ts/Te가 0.1 미만의 시료 1 및 2의 경우는 쇼트가 발생하였고, Ts/Te가 0.3을 초과하는 시료 7의 경우는 코일의 DC 저항(Rdc)가 증가하며 높은 직류 전류를 인가하는 것이 곤란한 것을 알 수 있다.
본 발명의 실시예인 시료 3 내지 6은 DC 저항이 높지 않으며 허용전류가 높아서 DC 바이어스 특성이 좋은 것을 알 수 있다.
아래의 표 3은 폭 및 두께 방향의 절개된 단면에서 Ts/Te, Fw/W, Mw/W 및 Tc/Ta의 값에 따라, 목표 인덕턴스 대비 측정된 인덕턴스, 디라미네이션, DC 저항 및 허용전류의 변화를 측정한 것이다.
시료 No Ts/Te Fw/W Mw/W Tc/Ta 인덕턴스
(목표용량 대비)
(%)		 Delamination 발생빈도 (개수/100) Rdc
(mΩ)
 허용전류
(㎃)
8* 0.21 0.54 0.07 0.3 77 0 78.3 -
9 0.21 0.61 0.07 0.3 90 0 90.3 -
10 0.21 0.65 0.07 0.3 95 0 101.3 -
11 0.21 0.72 0.07 0.3 101 0 112.2 -
12 0.21 0.78 0.07 0.3 112 0 125.2 -
13* 0.21 0.81 0.07 0.3 110 2 132.5 -
14* 0.21 0.83 0.07 0.3 105 25 143.6 -
15* 0.21 0.72 0.03 0.3 76 56 74.8 -
16 0.21 0.72 0.05 0.3 92 1 89.8 -
17 0.21 0.72 0.07 0.3 101 0 112.2 -
18 0.21 0.72 0.08 0.3 105 0 119.3 -
19 0.21 0.72 0.09 0.3 111 0 127.2 -
20 0.21 0.72 0.10 0.3 113 0 132.8 -
21* 0.21 0.72 0.12 0.3 114 0 209.4 -
22* 0.21 0.72 0.07 0.05 71 37 112.2 198
23 0.21 0.72 0.07 0.12 83 0 110.5 253
24 0.21 0.72 0.07 0.3 101 0 112.2 271
25 0.21 0.72 0.07 0.38 109 0 119.8 280
26 0.21 0.72 0.07 0.45 115 0 125.6 273
27 0.21 0.72 0.07 0.49 120 0 131.1 276
28* 0.21 0.72 0.07 0.55 130 0 145.8 272
*: 비교예
인덕턴스 및 허용전류의 측정은 Agilent 4286A 모델의 LCR meter를 이용하여 측정하였고, 직류저항(Rdc)은 앞에서 설명한 바와 같이 Agilent 4338B 모델의 milliohm meter를 이용하여 측정하였다.
표 3을 참조하면, Fw/W가 0.6 미만인 시료 8의 경우는 인덕턴스가 작으며, Fw/W가 0.8 초과인 시료 13 및 14의 경우는 디라미네이션(Delamination) 현상이 발생한 시료의 개수가 나타남을 알 수 있다. 본 발명의 실시예인 시료 9 내지 12은 DC 저항이 높지 않으며, 허용전류가 높아서 DC 바이어스 특성이 좋은 것을 알 수 있다.
또한, Mw/W가 0.05 미만인 시료 15의 경우는 디라미네이션(Delamination) 발생율이 상당히 높으며, Mw/W가 0.1 초과인 시료 21의 경우는 코일의 DC 저항(Rdc)이 증가하여 인덕터에 높은 직류 전류를 인가하는 것이 곤란해질 수 있다. 본 발명의 실시예인 시료 16 내지 20은 DC 저항이 높지 않으며 허용전류가 높아서 DC 바이어스 특성이 좋은 것을 알 수 있다.
또한, Tc/Ta가 0.1 미만인 시료 22의 경우는 커버 층의 표면 크랙으로 으로 인한 불량이 발생한다. 또한, 커버 층이 얇아지면 자속이 통과할 수 있는 면적이 줄어들게 되어 큰 자속이 형성되기 어렵기 때문에 인덕턴스의 용량 값도 낮아짐을 알 수 있다. 그리고 커버층에 자기포화가 빠르게 나타나므로 허용 전류 값이 낮아지게 된다. 그리고, Tc/Ta가 0.5 초과인 시료 28의 경우는 커버층(80a)이 다층 적층되어 두꺼운 경우이며, 인덕턴스 구현을 위해 좁아진 엑티브 층에서 정해진 턴 수의 코일 패턴을 형성하여야 하므로 코일 패턴의 두께가 얇아지게 되어 DC 저항(Rdc)가 증가하게 되며, 소형화가 어렵다.
본 발명의 실시예인 시료 23 내지 27은 DC 저항이 높지 않으며 허용 전류가 높아서 DC 바이어스 특성이 좋은 것을 알 수 있다.
10: 적층 칩 인덕터 20: 외부 전극
40: 도전 패턴 60: 자성체 층
80a, 80b: 커버층

Claims (12)

  1. 2016 사이즈 이하이며, 다수의 도전 패턴의 적층 구조 및 상기 도전 패턴과 동일한 층으로 형성되는 다수의 제1 자성체 층을 포함하는 적층 바디; 및
    상기 적층 바디 내에서, 적층 방향으로 인접한 도전 패턴 사이에 형성되며, 상기 도전 패턴들이 전기적으로 접속되어 적층 방향으로 코일 패턴을 이루도록 하는 비아 전극을 구비하는 제2 자성체 층;을 포함하며,
    상기 적층 바디의 폭 및 두께 방향으로 절개한 단면에서,
    상기 제2 자성체 층의 두께를 Ts로, 상기 도전 패턴의 두께를 Te로 규정할 때, 0.1≤Ts/Te≤0.3을 만족하며,
    상기 적층 바디의 폭을 W로, 상기 코일 패턴의 내부 폭을 Fw로 규정할 때, 0.6≤Fw/W≤0.8를 만족하며,
    상기 복수의 도전 패턴 중 적어도 하나는 1회의 턴을 이루며, 상기 1회의 턴을 이루는 도전 패턴에 이로부터 상기 Ts만큼 이격되어 상부 및 하부에 배치된 도전 패턴은 각각 0.5회의 턴을 이루되 서로 선 대칭을 이루도록 배치되며,
    상기 복수의 도전 패턴은 전체적으로 평면으로 볼 때 모서리가 둥근 직사각형을 이루고, 상기 복수의 도전 패턴 각각은 상기 직사각형의 장변의 중간 위치에 배치된 상기 비아 전극에 의해 인접한 다른 도전 패턴과 접속된 적층 칩 전자부품.
  2. 제1항에 있어서,
    상기 적층 바디의 폭 및 두께 방향으로 절개한 단면에서,
    상기 도전 패턴이 적층 방향으로 형성되어 규정되는 엑티브 영역 층의 두께를 Ta로, 최상부 또는 최하부의 도전 패턴의 상부 또는 하부에 적층되는 커버 층의 두께를 Tc로 규정할 때, 0.1≤Tc/Ta≤0.5를 만족하는 적층 칩 전자부품.
  3. 제1항에 있어서,
    상기 적층 바디의 폭 및 두께 방향으로 절개한 단면에서,
    상기 적층 바디의 폭을 W로, 상기 도전 패턴에서 상기 적층 바디의 폭 방향 외측에 형성되는 마진의 폭을 Mw로 규정할 때, 0.05≤Mw/W≤0.1을 만족하는 적층 칩 전자부품.
  4. 제1항에 있어서,
    상기 제1 자성체 층은 상기 도전 패턴의 두께만큼 인쇄되어 형성되는 적층 칩 전자부품.
  5. 제1항에 있어서, 상기 적층 칩 전자부품의 길이 및 폭은 2.0±0.1mm 및 1.6±0.1mm의 범위를 가지는 적층 칩 전자부품.
  6. 복수의 도전 패턴의 적층 구조 및 상기 도전 패턴이 형성되는 다수의 제1 자성체 층을 포함하는 적층 바디; 및
    상기 적층 바디 내에서, 상기 제1 자성체 층 사이에 개재되는 제2 자성체 층;을 포함하며,
    상기 도전 패턴이 전기적으로 접속되어 적층 방향으로 코일 패턴을 형성하며,
    상기 제2 자성체 층의 두께를 Ts로, 상기 도전 패턴의 두께를 Te로 규정할 때, 0.1≤Ts/Te≤0.3을 만족하며,
    상기 복수의 도전 패턴 중 적어도 하나는 1회의 턴을 이루며, 상기 1회의 턴을 이루는 도전 패턴에 이로부터 상기 Ts만큼 이격되어 상부 및 하부에 배치된 도전 패턴은 각각 0.5회의 턴을 이루되 서로 선 대칭을 이루도록 배치되며,
    상기 복수의 도전 패턴은 전체적으로 평면으로 볼 때 모서리가 둥근 직사각형을 이루고, 상기 복수의 도전 패턴 각각은 상기 직사각형의 장변의 중간 위치에 배치된 비아 전극에 의해 인접한 다른 도전 패턴과 접속된 적층 칩 전자부품.
  7. 제6항에 있어서,
    상기 적층 바디의 폭 및 두께 방향으로 절개한 단면에서,
    상기 도전 패턴이 적층 방향으로 형성되어 규정되는 엑티브 영역 층의 두께를 Ta로, 최상부 또는 최하부의 도전 패턴의 상부 또는 하부에 적층되는 커버 층의 두께를 Tc로 규정할 때, 0.1≤Tc/Ta≤0.5를 만족하는 적층 칩 전자부품.
  8. 제6항에 있어서,
    상기 적층 바디의 폭 및 두께 방향으로 절개한 단면에서,
    상기 적층 바디의 폭을 W로, 상기 코일 패턴의 내부 폭을 Fw로 규정할 때, 0.6≤Fw/W≤0.8를 만족하는 적층 칩 전자부품.
  9. 제6항에 있어서,
    상기 적층 바디의 폭 및 두께 방향으로 절개한 단면에서,
    상기 적층 바디의 폭을 W로, 상기 도전 패턴에서 상기 적층 바디의 폭 방향 외측에 형성되는 마진의 폭을 Mw로 규정할 때, 0.05≤Mw/W≤0.1을 만족하는 적층 칩 전자부품.
  10. 제6항에 있어서,
    상기 제1 자성체 층은 상기 제2 자성체 층 상에 인쇄된 상기 도전 패턴의 두께만큼 인쇄되어 형성되는 적층 칩 전자부품.
  11. 제6항에 있어서,
    상기 적층 칩 전자부품의 길이 및 폭은 2.0±0.1mm 및 1.6±0.1mm의 범위를 가지는 적층 칩 전자부품.
  12. 제6항에 있어서,
    상기 적층 바디의 길이는 2.1mm 이하이고, 상기 적층 바디의 폭은 1.7mm 이하인 적층 칩 전자부품.
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