KR101282025B1

KR101282025B1 - 적층 인덕터, 그 제조 방법 및 적층 초크 코일

Info

Publication number: KR101282025B1
Application number: KR1020117001453A
Authority: KR
Inventors: 다카시 나카지마; 요시아키 카미야마; 켄지 오카베; 유키히로 노로; 토모미 고바야시; 요시에 아메미야
Original assignee: 다이요 유덴 가부시키가이샤
Priority date: 2008-07-30
Filing date: 2009-07-30
Publication date: 2013-07-04
Also published as: US8587400B2; CN102113069A; KR20110018954A; WO2010013843A1; US20110133881A1; JP5281090B2; JPWO2010013843A1; CN102113069B

Abstract

양호한 직류 중첩 특성을 갖는 것과 함께 온도 특성의 편차를 발생시키지 않고, 층간 박리의 발생을 억제하여, 안정적인 생산이 가능한 적층 인덕터와 그 제조 방법 및 적층 초크 코일을 제공한다. 전원 회로의 초크 코일으로서 이용되는 적층 인덕터(10)로서, Ni-Zn-Cu 페라이트로 이루어지는 복수의 자성체층(3), 자성체층 (3)을 개재하여 적층되는 것에 의해 코일을 구성하는 복수의 도체층(2), 복수의 자성체층(3)에 접하도록 형성되고 Ti-Ni-Cu-Mn-Zr-Ag계 유전체로 이루어지는 적어도 하나의 비자성층(4)을 구비하는 직방체형상의 적층체 칩(1); 및 적층체 칩(1)의 단부에 설치되어 코일의 단부에 도전 접속된 적어도 한 쌍의 외부 전극(8);을 포함한다. 또한, Fe₂O₃, NiO, ZnO 및 CuO를 함유하는 페라이트 분말 페이스트를 준비하는 공정, TiO₂를 주성분으로 하고, NiO, CuO, Mn₃O₄, ZrO₂및 Ag₂O 또는 NiO, CuO, Mn₃O₄, ZrO₂및 Ag를 함유하는 유전체 분말 페이스트를 준비하는 공정, 상기 페라이트 분말 페이스트의 도포에 의해 형성된 자성체 시트(3) 상에 도전 페이스트 패턴(2)을 인쇄하고, 이를 상하에 접하는 자성체 시트(3) 사이의 도전 페이스트 패턴(2)이 스루 홀(through hole, 5)을 개재하여 서로 접속되어 나선상의 코일이 구성되도록, 그리고 유전체 분말 페이스트의 도포에 의해 형성되는 비자성 시트(4) 또는 상기 유전체 분말 페이스트의 인쇄에 의해 형성되는 비자성 패턴이 사이에 적어도 하나 삽입되도록, 적층 압착하여 적층체로 하는 공정 및 상기 적층체를 소성하여 적층체 칩(1)을 얻는 공정을 포함한다.

Description

적층 인덕터, 그 제조 방법 및 적층 초크 코일 {LAMINATED INDUCTOR, METHOD FOR MANUFACTURING THE LAMINATED INDUCTOR, AND LAMINATED CHOKE COIL}

본 발명은 적층 인덕터, 특히 DC/DC 컨버터에 이용되는 적층 파워 초크 코일에 관한 것이다.

DC/DC 컨버터와 같은 전원 용도의 파워 초크 코일에 있어서 중요한 제품 특성으로서 중첩 특성이 있다.

적층 파워 초크 코일(적층 초크 코일)에 있어서는, 자속(磁束)이 집중하는 장소에 비자성(非磁性)층을 자성층과의 동시 소성(燒成)에 의해 형성함으로써 자기(磁氣) 포화를 억제하고, 중첩 특성을 향상시키는 수법이 취해지고 있다.

이러한 수법의 하나로서, 특허문헌 1 및 특허문헌 2에는, 비자성층을 예를 들면, 구성 원소가 자성층을 구성하는 Ni-Zn-Cu 페라이트에 가까운 Zn-Cu 페라이트로 하는 것이 기재되어 있다.

또한, 특허문헌 3에는, ZnFe₂O₄, TiO₂, WO₂, Ta₂O₅, 코디에라이트(cordierite)계 세라믹스, BaSnN계 세라믹스, CaMgSiAlB계 세라믹스의 어느 한 종으로 이루어지는 세라믹스를 비자성층으로서 이용하는 것이 기재되어 있다.

그러나, 특허문헌 3에는, 자성층으로서 Ni-Zn-Cu 페라이트를 이용하는 것에 대하여는 기재가 없고, 또한 비자성층으로서는 ZnFe₂O₄(아연 페라이트)가 구체적으로 기재되고 있는 것에 지나지 않고, TiO₂는 구체적으로 기재되어 있지 않다.

한편, 특허문헌 4에는, 「TiO₂에, ZrO₂:0.1∼10wt%, CuO:1.5∼6.0wt%, Mn₃O₄:0.2∼20wt%, NiO:2.0∼15wt%를 배합하여, 그 합계가 100wt%가 되도록 한 유전체 자기(磁器) 조성물」이 기재되고, 특허문헌 5에는, 「CuO(1.0∼5.0 wt%), Mn₃O₄(0.2∼10wt%), NiO(0.5∼14wt%), Ag₂O(0.1∼10wt%) 및 잔부(殘部) TiO₂로 이루어지는 것을 특징으로 하는 유전체 자기 조성물」이 기재되어 있으나, 모두, 인덕터·콘덴서 복합 부품의 콘덴서부의 재료로서 이용하는 것이 시사되고 있는 것이고, 적층 인덕터의 비자성층으로서 이용하는 것은 개시되어 있지 않다.

그러나, 특허문헌 1 및 특허문헌 2에 기재되어 있는 바와 같이, 비자성층을 Zn-Cu 페라이트로 한 경우에는, 동시 소성에 있어서, Zn-Cu 페라이트의 Zn 성분이 Ni-Zn-Cu 페라이트에 확산하고 Ni-Zn-Cu 페라이트의 Ni 성분이 Zn-Cu 페라이트에 확산하여, Ni 농도가 경사적으로 변화하는 Ni-Zn-Cu 페라이트 층을 형성해버리고, 확산층은 Ni 농도 경사에 따라서 큐리 포인트(Curie point)가 다른 Ni-Zn-Cu 페라이트가 되어 있고, 온도 상승에 따라 Ni 농도가 낮은 곳으로부터, 자성체로부터 비자성체로 변화한다. 따라서, 온도에 의해 외관상의 비자성층의 두께가 변화하기 때문에, 제품의 온도 특성을 악화시켜 버린다는 문제가 있었다.

또한, 적층 초크 코일은, 코일을 구성하는 도체층과 자성체층이 교호적(交互的)으로 적층되어 사이에 비자성층이 적어도 하나 삽입되는 도체층 형성 영역과, 그 적층 방향의 상하에 각각 배치되어 코일의 내측에 형성되는 자속과 코일의 외측에 형성되는 자속을 연결하는 요크의 움직임을 수행하는 자성체층으로 이루어지는 요크 영역을 갖는다. 이 때문에, 적층 초크 코일의 소성 시에, 코일을 구성하는 도체층 형성 영역에 있어서는 코일을 구성하는 도체층을 구성하는 금속의 소결과 자성체층을 구성하는 자성 재료의 소결이 상호 영향을 주면서 소결이 진행하는 한편, 요크 영역에 있어서는 자성 재료를 주체로 하는 소결이 진행하여, 양자 간에 잠재 응력이 생기기 쉽다. 이 때문에, 코일을 구성하는 도체층 형성 영역 내에 배치되어, 자성체층이나 코일 도체층과의 친화성이 낮은 비자성층 부분이 잠재 응력 완화의 배출구가 되고, 비자성층과 이에 접하는 자성체층 또는 코일을 구성하는 도체층의 사이에, 층간 박리(剝離)가 생기기 쉽다. Zn-Cu 페라이트 이외의 비자성 재료로서는 유리계의 재료가 일반적으로 알려져 있지만, 선(線) 팽창 계수가 페라이트와 다르기 때문에, 동시 소성 하면 접합 계면에 층간 박리가 발생한다.

또한, 자성층과 동시 소성 가능한 비자성 재료로서 TiO₂의 저온 소성재를 적용했지만, 상호 확산 계면의 형성이 충분하지 않고, 계면층에서의 박리를 발생시킨다.

1. 일본 특개평11-97245호 공보 2. 일본 특개 2001-44037호 공보 3. 일본 특개평11-97256호 공보 4. 일본 특허 제2977632호 공보 5. 일본 특공평8-8198호 공보

본 발명은 상기 사정에 비추어 보아서 창작된 것으로, 양호한 직류 중첩 특성을 갖는 것과 함께 온도 특성의 편차를 발생시키지 않고, 층간 박리의 발생을 억제하여, 안정적인 생산이 가능한 적층 인덕터와 그 제조 방법 및 적층 초크 코일을 제공하는 것을 목적으로 한다.

본 발명에 있어서는, 상기의 과제를 해결하기 위하여 이하의 수단을 이용한다.

(1) 전원 회로의 초크 코일로서 이용되는 적층 인덕터로서, Ni-Zn-Cu 페라이트로 이루어지는 복수의 자성체층, 상기 자성체층을 개재하여 적층되는 것에 의해 코일을 구성하는 복수의 도체층 및 상기 복수의 자성체층에 접하도록 형성되고 Ti-Ni-Cu-Mn-Zr-Ag계 유전체로 이루어지는 적어도 하나의 비자성층을 구비하는 직방체 형상의 적층체 칩; 및

상기 적층체 칩의 단부에 설치되고 상기 코일의 단부에 도전 접속된 적어도 한 쌍의 외부 전극;을 포함한다.

(2) (1)에 있어서,

상기 적층체 칩은, 상기 자성체층의 Ni-Zn-Cu 페라이트와 상기 비자성층의 Ti-Ni-Cu-Mn-Zr-Ag계 유전체가 상호 확산하여 접합 계면을 형성하고 있는 적층 인덕터.

(3) (1) 또는 (2)에 있어서,

상기 비자성층이, TiO₂를 주성분으로 하고, NiO, CuO, Mn₃O₄, ZrO₂및 Ag₂O 또는 NiO, CuO, Mn₃O₄, ZrO₂및 Ag를 함유하는 유전체로 이루어지는 적층 인덕터.

(4) (3)에 있어서,

상기 유전체가, 산화물 환산으로, TiO₂, NiO: 2.0∼15질량%, CuO: 1.5∼6.0질량%, Mn₃O₄: 0.2∼20질량%, ZrO₂: 0.1∼10질량% 및 Ag₂O: 0.01∼10질량%를 포함하고, 그 합계가 100질량%가 되도록 구성되는 것인 적층 인덕터.

(5) Fe₂O₃, NiO, ZnO 및 CuO를 함유하는 페라이트 분말 페이스트를 준비하는 공정; TiO₂를 주성분으로 하고, NiO, CuO, Mn₃O₄, ZrO₂및 Ag₂O 또는 NiO, CuO, Mn₃O₄, ZrO₂및 Ag를 함유하는 유전체 분말 페이스트를 준비하는 공정; 상기 페라이트 분말 페이스트의 도포에 의해 형성된 자성체 시트 상에 도전 페이스트 패턴을 인쇄하고, 이것을 상하에 접하는 상기 자성체 시트의 도전 페이스트 패턴이 스루 홀(through hole)을 개재하여 서로 접속되어 나선상의 코일이 구성되도록, 상기 유전체 분말 페이스트의 도포에 의해 형성되는 비자성 시트 또는 상기 유전체 분말 페이스트의 인쇄에 의해 형성되는 비자성 패턴이 사이에 적어도 하나 삽입되도록 적층 압착하여 적층체로 하는 공정; 및 상기 적층체를 소성(燒成)하여 적층체 칩을 얻는 공정;을 포함하는 적층 인덕터의 제조 방법.

(6) Fe₂O₃, NiO, ZnO 및 CuO를 함유하는 페라이트 분말 페이스트를 준비하는 공정; TiO₂을 주성분으로 하고, NiO, CuO, Mn₃O₄, ZrO₂및 Ag₂O 또는 NiO, CuO, Mn₃O₄, ZrO₂및 Ag를 함유하는 유전체 분말 페이스트를 준비하는 공정; 상기 페라이트 분말 페이스트의 도포에 의해 형성된 자성체 시트 상에, 도전 페이스트 패턴의 인쇄와 자성체 페이스트 패턴을 얻기 위한 상기 페라이트 분말 페이스트의 인쇄를 교호적으로, 상기 유전체 분말 페이스트의 인쇄에 의해 형성되는 비자성 패턴이 사이에 적어도 하나 삽입되도록 하여 적층체로 하는 공정; 및 상기 적층체를 소성하여 적층체 칩을 얻는 공정;을 포함하는 적층 인덕터의 제조 방법.

(7) (5) 또는 (6)에 있어서,

상기 적층체를 소성하여 적층체 칩을 얻는 공정이, 상기 자성체 시트 또는 자성체 페이스트 패턴으로 이루어지는 자성체층의 Ni-Zn-Cu 페라이트와 상기 비자성 시트 또는 비자성 패턴으로 형성되는 비자성층의 Ti-Ni-Cu-Mn-Zr-Ag계 유전체를 상호 확산시켜서 접합 계면을 형성시키는 적층 인덕터의 제조 방법.

(8) (5) 또는 (6)에 있어서,

상기 유전체 분말로서, TiO₂에, NiO: 2.0∼15질량%, CuO: 1.5∼6.0질량%, Mn₃O₄: 0.2∼20질량%, ZrO₂: 0.1∼10질량%, 및 Ag₂O: 0.01∼10질량%를 포함하고, 그 합계가 100질량%이 되도록 구성된 것을 이용하는 적층 인덕터의 제조 방법.

(9) 코일을 구성하는 도체층과 자성체층이 교호적으로 적층되고 사이에 비자성층이 적어도 하나 삽입되는 코일 도체 형성 영역; 및 그 적층 방향의 상하에 각각 배치되어 코일의 내측에 형성되는 자속과 코일의 외측에 형성되는 자속을 연결하는 요크의 역할을 하는 자성체층으로 이루어지는 요크 영역;을 포함하는 적층 초크 코일에 있어서, 상기 자성체층이 Ni-Zn-Cu 페라이트로 이루어지고 상기 비자성층이 Ti-Ni-Cu-Mn-Zr-Ag계 유전체로 이루어진다.

본 발명에 따르면, 양호한 직류 중첩 특성을 갖는 동시에 온도 특성의 편차를 발생시키지 않고, 층간 박리의 발생을 억제하여, 안정적인 생산이 가능한 적층 인덕터, 적층 초크 코일을 제공할 수 있다.

본 발명의 목적과 그 이외의 목적, 구성 특징 및 작용 효과는 이하의 설명과 첨부 도면에 의해 명확하게 된다.

도 1은 본 발명의 적층 인덕터의 내부 구조를 도시하는 종단면도이다.
도 2는 본 발명의 적층 인덕터의 적층체 칩의 내부 구조를 도시하는 분해 사시도다.
도 3은 본 발명의 적층 인덕터의 실시예와 비교예의 적층 인덕터에 있어서의 자성체층과 비자성층의 적층 계면의 상기 도 1에 있어서 파선으로 둘러싸여지는 영역 A의 단면을 주사형 전자 현미경(SEM)으로 관찰한 상태를 도시하는 도면이며, 도 3의 (a)는 실시예의 적층 인덕터를 도시하고, 도 3의 (b)는 비교예의 적층 인덕터를 도시한다.
도 4는 비자성층의 재료 조직(도면 중 d는 Ag가 메탈로서 재료 중에 분리하여 석출하고 있는 모양)을 도시하는 도면이다.
도 5는 실시예와 비교예의 적층 인덕터에 있어서의 인덕턴스의 온도 특성 변화를 도시하는 도면이다.

본 발명의 적층 인덕터의 제1 실시 형태에 대하여 설명한다.

도 1에 도시되는 바와 같이, 제1 실시 형태의 적층 인덕터(10)는, 직방체 형상의 적층체 칩(1)과, 적층체 칩(1)의 길이 방향 양 단부(端部)에 설치된 Ag 등의 금속재료로 이루어지는 외부전극(8, 8)을 구비한다.

도 2에 도시되는 바와 같이, 적층체 칩(1)은 코일을 구성하는 복수의 도체층 (2, 2)이 자성체층(3)을 개재하여 적층된 구조를 가지고 있고, 적층체 칩(1)의 적층 방향 중앙에는 자성체층(3)의 적어도 하나와 치환하는 형태로 비자성층(4)이 개장(介裝)되어 있다.

본 발명에 있어서, 적층체 칩(1)은, Ni-Zn-Cu 페라이트로 이루어지는 복수의 자성체층(3, 3)이 Ti-Ni-Cu-Mn-Zr-Ag계 유전체로부터 이루어지는 비자성층(4)을 포함한다. 상기 Ni-Zn-Cu 페라이트로서는, Fe₂O₃과 NiO와 ZnO와 CuO를 함유하는 페라이트이다. 또한, 상기 Ti-Ni-Cu-Mn-Zr-Ag계 유전체로 이루어지는 비자성층(4)은, TiO₂을 주성분으로 하고 NiO, CuO, Mn₃O₄, ZrO₂및 Ag₂O(Ag₂O의 대신 Ag를 이용해도 좋다)를 함유하는 유전체이며, TiO₂에, NiO: 2.0∼15질량%, CuO: 1.5∼6.0질량%, Mn₃O₄: 0.2∼20질량%, ZrO₂: 0.1∼10질량% 및 Ag₂O: 0.01∼10질량%를 배합하여, 그 합계가 100질량%가 되도록 하는 것이 바람직하다.

비자성층(4)에 조제(助劑)로서 CuO, Mn₃O₄를 가하는 것에 의해, 소성 시에, 이들이 TiO₂의 일부와 반응하여 Cu-Mn-Ti-O계의 액상(液相)을 생성하고, 이 액상 생성에 의해 TiO₂이 저온에서 치밀화하여, 입자의 성장이 급속히 진행한다. 한편, ZrO₂은, TiO₂, CuO, Mn₃O₄과 비교하여 융점이 높기 때문에, 상기 Cu-Mn-Ti-O계의 액상에 Zr이 가해지는 것에 의해, 액상의 융점 및 점도가 높아져, 그 결과, TiO₂입자의 액상 소결에 의한 입(粒)성장의 속도가 조정되어, 산소 결함이 적은 TiO₂저온 소성재가 얻어진다.

본 발명에 있어서는, 상기와 같은 TiO₂저온 소성재에, Ag₂O(또는 Ag)를 첨가하여 비자성층(4)을 구성하는 것에 의해, 계면에 있어서의 재료 성분의 상호 확산을 촉진하고, 계면 강도를 개선하였다. 즉, 자성체층(3)의 Ni-Zn-Cu 페라이트와 비자성층(4)의 Ti-Ni-Cu-Mn-Zr-Ag계 유전체는, 동시 소성에 의해 상호 확산하여 접합 계면을 형성하고 있다. 도 3에 도시되는 바와 같이, Ag를 첨가한 비자성층을 구비하는 것에 의해, Ag 미첨가 비자성층을 구비하는 경우보다도, 상호 확산이 촉진된다. 접합 계면에 Fe₂TiO₅을 생성하여, 자기(磁氣) 갭 층을 형성하고 있다고 추정된다.

또한, 상기와 같은 TiO₂저온 소성재에, Ag₂O (또는 Ag)를 첨가하여 비자성층 (4)을 구성하는 것에 의해, 적층 초크 코일의 소성 공정에 있어서의 냉각 과정에서, 도 4에 도시되는 바와 같이, Ag가 메탈 성분으로서 비자성층(4) 내에 재료로부터 분리하여 석출한다. 이 때문에, 자성체층(3)의 페라이트와 비자성층(4)의 TiO₂저온 소성재의 사이에 발생하는 응력을 완화하고, 층간 박리의 발생을 억제하는 동시에, 인덕턴스의 저하를 억제하고, 또한, TiO₂를 주성분으로 하는 TiO₂저온 소성재의 특성 악화를 발생시키지 않는다.

주성분인 TiO₂는, 50질량% 이상이 바람직하고, 70∼98질량%이 보다 바람직하다.

Ag₂O의 함유량은, 0.01질량%보다 적으면, 층간 박리, 인덕턴스 저하의 억제의 효과가 충분하지 않고, 10질량%을 넘으면, 효과가 포화하는 것과 함께, Ag입자끼리가 상호 접속된 네트워크 구조가 형성되어서 절연체로서의 특성이 급격하게 저하하므로, 0.01∼10질량%가 바람직하다.

자성체층(3)의 상측 각각에는, Ag 등의 금속 재료로 이루어져 코일을 구성하는 ㄷ자형의 도체층(2)이 배치되어 있다. 또한, 자성체층(3) 각각은, 상측과 하측의 도체층(2, 2)을 자성체층(3, 3)을 각각 개재하여 접속하기 위한 스루 홀(through hole, 5, 5)이 코일을 구성하는 도체층(2, 2)의 단부와 중첩되도록 형성되어 있다. 여기서의 스루 홀(5, 5)은, 자성체층에 미리 형성한 공(孔)에 코일을 구성하는 도체층과 동일 재료를 충진한 것을 가리킨다.

최상부 및 최하부의 자성체층은 요크 영역(7, 7)이며, 코일의 내측에 형성되는 자속과 코일의 외측에 형성되는 자속을 연결하는 요크의 역할을 하는 것과 함께 상하부의 마진을 확보하기 위한 것으로, 상기 자성체층에는 코일을 구성하는 도체층 및 스루 홀은 형성되어 있지 않다.

비자성층(4)의 상측에는, Ag 등의 금속 재료로 이루어져 코일을 구성하는 ㄷ자형의 도체층(2)이 배치되어 있다. 또한, 비자성층(4)에는, 상측과 하측의 도체층 (2, 2)끼리를 비자성층(4)을 개재하여 접속하기 위한 스루 홀(5)이 코일을 구성하는 도체층(2, 2)의 단부와 중첩되도록 형성되어 있다.

코일을 구성하는 도체층(2, 2…)은 스루 홀(5, 5…)을 개재하여 접속되어서 나선 형상의 코일을 구성한다. 코일을 구성하는 최상위의 도체층(2)과 최하위의 도체층(2)에는 각각 인출부(6, 6)가 설치되어 있고, 인출부(6, 6) 중의 일방(一方)은 외부 전극(8, 8)의 일방에 접속되고, 인출부(6, 6) 중의 타방(他方)은 외부전극(8, 8)의 타방에 접속되어 있다.

다음으로, 본 발명의 적층 인덕터의 제조 방법의 제1 실시 형태에 대하여 설명한다.

우선, 적층 인덕터의 제조 시에는, Ni-Zn-Cu 페라이트로 이루어지는 고투자율(高透磁率)의 자성체층(3)을 구성하기 위한 자성체 시트(페라이트 시트)를 제작한다. 구체적으로는, Fe₂O₃, NiO, CuO, ZnO를 주재료로 하는 가소 분쇄 후의 페라이트 미분말(微粉末)에, 에탄올 등의 용제와 PVA등의 바인더를 첨가, 혼합하여 페라이트 분말 페이스트를 얻은 후, 이 페라이트 분말 페이스트를 PET 등의 필름 상에 닥터 블레이드법 등의 수법에 의해 면(面) 형상으로 도포하여 자성체 시트(페라이트 시트)를 얻는다.

또한, Ti-Ni-Cu-Mn-Zr-Ag계 유전체로 이루어지는 비자성층(4)을 구성하기 위한 비자성 시트(유전체 시트) 또는 비자성 패턴을 제작한다. 구체적으로는, TiO₂를 주성분으로 하고 NiO, CuO, Mn₃O₄, ZrO₂및 Ag₂O(또는 Ag)를 함유하는 유전체 분말에, 상기와 마찬가지로, 용제와 바인더를 첨가, 혼합하여 유전체 분말 페이스트를 얻은 후, 이 유전체 분말 페이스트를 PET 등의 필름 상에 닥터 블레이드법이나 슬러리 빌드법 등의 수법에 의해 면 형상으로 도포하여 비자성 시트(유전체 시트)를 얻거나 또는 패턴 형상으로 인쇄하여 비자성 패턴을 얻는다.

그리고, 자성체 시트와 비자성 시트에 스루 홀(5)을 형성하기 위한 공을 금형에 의한 펀칭이나 레이저 가공에 의한 펀칭 등의 수법에 의해 소정 배열로 형성한다. 그리고, 스루 홀을 형성하기 위한 공을 형성한 후의 자성체 시트 상과 비자성 시트 상에 스크린 인쇄 등의 수법에 의해, 코일을 구성하는 도체층(2)을 형성하기 위한 도전 페이스트를 소정 패턴으로 인쇄한다. 여기서의 도전 페이스트에는 예를 들면 Ag를 주성분으로 한 금속 페이스트가 이용된다.

다음으로, 도전 페이스트 인쇄 후의 자성체 시트 및 비자성 시트를, 상하 시트의 도전 페이스트 패턴(2)이 스루 홀(5)을 개재하여 서로 접속되어 나선 형상의 코일이 구성되도록 적층 압착하여 적층체를 얻는다. 여기에서는 자성체 시트(3)와 비자성 시트(4)를 도 2와 같은 층 구조가 얻어지는 순서로 적층한다.

그리고, 적층체를 단위 수치로 절단하여 칩 형상의 적층체를 얻는다. 이 칩 형상의 적층체를 공기 중에서 약 400∼500℃에서 1∼3시간 가열하여 바인더 성분을 제거하고, 바인더 성분 제거 후의 칩 형상의 적층체를 공기 중에서 850∼920℃로 1∼3시간 소성한다.

외부 전극을 형성하기 위하여, 소성 후의 적층체 칩의 양 단부에 딥(dip) 법 등의 수법에 의해 도전 페이스트를 도포한다. 여기서의 도전 페이스트에는 예를 들면 Ag를 주성분으로 한 상기와 마찬가지의 금속 페이스트가 이용된다. 도전 페이스트 도포 후의 적층체 칩을 공기 중에서 약 500∼800℃에서 0.2∼2시간 소성하여 외부 전극으로 한다. 마지막에, 각 외부 전극에 Ni, Sn 등의 도금 처리를 실시하여, 적층 인덕터(10)를 얻는다.

다음으로, 본 발명의 적층 인덕터의 제조 방법의 제2 실시 형태에 대하여 설명한다.

(도시 생략)

우선, 적층 인덕터의 제조 시에는, Ni-Zn-Cu 페라이트로 이루어지는 고투자율의 자성체층을 구성하기 위한 자성체 시트(페라이트 시트)를 제작한다. 구체적으로는, Fe₂O₃, NiO, CuO, ZnO를 주재료로 하는 가소 분쇄 후의 페라이트 미분말에, 에탄올 등의 용제와 PVA 등의 바인더를 첨가, 혼합하여 페라이트 분말 페이스트를 얻은 후, 이 페라이트 분말 페이스트를 PET 등의 필름 상에 닥터 블레이드법 등의 수법에 의해 면 형상으로 도포하여 자성체 시트(페라이트 시트)를 얻는다.

다음으로, 상기 자성체 시트 상에 스크린 인쇄 등의 수법에 의해, 코일용 도체층을 구성하기 위한 도전 페이스트를 소정 패턴으로 인쇄한다. 여기서의 도전 페이스트로는 예를 들면 Ag를 주성분으로 한 금속 페이스트가 이용된다.

다음으로, Ni-Zn-Cu 페라이트로 이루어지는 고투자율의 자성체층을 구성하기 위한 자성체 패턴(페라이트 패턴)을 제작한다. 구체적으로는, Fe₂O₃, NiO, CuO, ZnO를 주재료로 하는 가소 분쇄 후의 페라이트 미분말에, 에탄올 등의 용제와 PVA 등의 바인더를 첨가, 혼합하여 자성체 페이스트(페라이트 분말 페이스트)를 얻은 후, 이 페라이트 분말 페이스트를 상기에서 형성된 도체 패턴 상에 그 일단(一端)을 노출하도록 인쇄하여 자성체 패턴(페라이트 패턴)을 얻는다.

상기와 같은 식으로 상기 자성체 패턴 상에 스크린 인쇄 등의 수법에 의해, 코일을 구성하는 도체층을 형성하기 위한 도전 페이스트를 상기에서 형성한 도전 페이스트 패턴의 일단에 접속하도록 소정 패턴으로 인쇄한다.

상기와 마찬가지로, 자성체 패턴과 도전 페이스트 패턴을 스크린 인쇄 등의 수단에 의해 교호적으로 인쇄한다.

다음으로, Ti-Ni-Cu-Mn-Zr-Ag계 유전체로 이루어지는 비자성층을 구성하기 위한 비자성 패턴(유전체 패턴)을 제작한다. 구체적으로는, TiO₂를 주성분으로 하고 NiO, CuO, Mn₃O₄, ZrO₂및 Ag₂O(또는 Ag)를 함유하는 유전체 분말에, 상기와 마찬가지로, 용제와 바인더를 첨가, 혼합하여 유전체 분말 페이스트를 얻은 후, 이 유전체 분말 페이스트를 상기에서 얻어진 적층체 상에 패턴 형상으로 인쇄하여 비자성 패턴을 얻는다.

그리고, 얻어진 적층체를 단위 수치로 절단하여 칩 형상의 적층체를 얻는다. 이 적층체를 공기 중에서 약 400∼500℃에서 1∼3시간 가열하여 바인더 성분을 제거하고, 바인더 성분 제거 후의 칩 형상의 적층체를 공기 중에서 850∼920℃에서 1∼3시간 소성한다.

외부 전극을 형성하기 위하여, 소성 후의 적층체 칩의 양 단부에 딥 법 등의 수법에 의해 도전 페이스트를 도포한다. 여기서의 도전 페이스트에는 예를 들면 Ag를 주성분으로 한 상기와 마찬가지의 금속 페이스트가 이용된다. 도전 페이스트 도포 후의 적층체 칩을 공기 중에서 약 500∼800℃에서 0.2∼2시간 소성하여 외부 전극으로 한다. 마지막으로, 각 외부 전극에 Ni, Sn 등의 도금 처리를 실시하여, 적층 인덕터를 얻는다.

또한, 적층 초크 코일을 제조하는 경우에는, 코일 도체와 Ni-Zn-Cu 페라이트로 이루어지는 자성체층을 교호적으로 적층하고, 사이에 Ti-Ni-Cu-Mn-Zr-Ag계 유전체로 이루어지는 비자성층을 적어도 하나 삽입하여 코일을 구성하는 도체층 형성 영역을 형성하고, 그 적층 방향의 상하에, 코일의 내측에 형성되는 자속과 코일의 외측에 형성되는 자속을 연결하는 요크의 역할을 하도록, 자성체층으로 이루어지는 요크 영역(7, 7)을 각각 배치하고, 상기와 마찬가지의 조건으로 소성한다. 소성 시에, 코일을 구성하는 도체층 형성 영역에 있어서는 코일을 구성하는 도체층을 구성하는 금속의 소결과 자성체층을 구성하는 자성 재료의 소결이 상호 영향을 주면서 소결이 진행하고, 요크 영역(7, 7)에 있어서는 자성 재료를 주체로 하는 소결이 진행하기 때문에, 양자 간에 잠재 응력이 생기지만, 본 발명이 있어서는, 비자성층이, Ag첨가 TiO₂저온 소성재(TiO₂를 주성분으로 하고 NiO, CuO, Mn₃O₄, ZrO₂및 Ag₂O를 함유하는 유전체 분말)로 이루어지므로, 자성체층과 비자성층의 사이에 발생하는 응력이 완화되어, 층간 박리가 억제된다.

[실시예]

이하, 실시예에 의해, 본 발명을 더욱 상세하게 설명한다.

표 1에 표시된 조성의 Ni-Zn-Cu 페라이트의 분말에 대하여, 에탄올(용제)과 PVA계 바인더를 첨가, 혼합하여, 페라이트 분말 페이스트를 준비하고, 이것을 PET필름 상에 도포하여, 자성체 시트(자성체층, 3)를 얻었다.

또, 표 1에 표시되는 바와 같이 TiO₂를 주성분으로 하고 NiO, CuO, Mn₃O₄, ZrO₂ 및 Ag₂O를 함유하는 유전체(Ag첨가 TiO₂저온 소성재)의 분말에 대하여, 마찬가지로 용제와 바인더를 첨가, 혼합하여 유전체 분말 페이스트를 준비하고, 이것을 PET 필름 상에 도포하여, 비자성 시트(비자성층, 4)를 얻었다.

얻어진 각 그린 시트(green sheet)에 도전 페이스트 패턴(코일을 구성하는 ㄷ자형의 도체층, 2)을 인쇄, 적층하여 적층체를 작성하고, 얻어진 적층체를 단위 수치로 절단하여 칩 형상의 적층체를 얻었다.

얻어진 칩 형상의 적층체를 500℃에서 1시간 가열하여 바인더 성분을 제거하고, 900℃에서 1시간 소성하였다. 상기에서 얻어진 도 2에 분해 사시도에서 도시되는 구조의 적층체 칩(1)의 양 단부에 Ag 외부 전극(8, 8)을 붙이고, Ni, Sn의 도금 처리를 실시하여 실시예의 적층 인덕터(10)를 얻었다.

[비교예]

표 1에 표시된 조성의 Ni-Zn-Cu 페라이트의 분말에 대하여, 에탄올(용제)과 PVA계 바인더를 첨가, 혼합하고, 이것을 PET 필름 상에 도포하여, 자성체 시트(자성체층)를 얻었다. 또한, 표 1에 표시되는 바와 같이 TiO₂를 주성분으로 하고 NiO, CuO, Mn₃O₄ 및 ZrO₂을 함유하는 유전체(Ag 미첨가 TiO₂저온 소성재)의 분말에 대하여, 마찬가지로 용제와 바인더를 첨가, 혼합하여 유전체 분말 페이스트를 준비하고, 이것을 PET 필름 상에 도포하여, 비자성 시트(비자성층)를 얻었다.

얻어진 각 그린 시트에 도전 페이스트 패턴(코일을 구성하는 ㄷ자형의 도체층)을 인쇄, 적층하여 적층체를 작성하고, 얻어진 적층체를 단위 수치로 절단하여 칩 형상의 적층체를 얻었다. 얻어진 칩 형상의 적층체를 500℃에서 1시간 가열하여 바인더 성분을 제거하고, 900℃에서 1시간 소성하였다. 상기에서 얻어진 적층체 칩에 Ag 외부 전극을 붙이고, Ni, Sn의 도금 처리를 실시하여 비교예의 적층 인덕터를 얻었다.

(계면 형성)

상기에서 얻어진 실시예 및 비교예의 적층 인덕터에 있어서의 자성체층과 비자성층의 적층 계면의 단면을 주사형 전자 현미경(SEM)으로 관찰한 상태를 도 3에 도시한다. 도 3의 (a)는 실시예의 적층 인덕터(10)를 도시하고, Ni-Zn-Cu 페라이트로 이루어지는 자성체층(3, 3)과 Ag를 첨가한 TiO₂저온 소성재로 이루어지는 비자성층(4)이 상호 확산하여 접합 계면을 형성하여, 접합하고 있다.

도 3의 (b)는 비교예의 적층 인덕터를 도시하고, Ni-Zn-Cu 페라이트로 이루어지는 자성체층(3', 3')과 Ag 미첨가의 TiO₂저온 소성재로 이루어지는 비자성층 (4')이 상호 확산하여 접합 계면을 형성하여, 접합하고 있다. 도 3의 (b)에 도시되는 바와 같이 Ag 미첨가 비교예의 적층 인덕터의 경우에는, 상호 확산의 거리(상호확산층 C'의 두께)가 1.1μm인 것에 대하여, 도 3의 (a)에 도시되는 바와 같이 Ag첨가 실시예의 적층 인덕터의 경우에는, 상호 확산의 거리(상호 확산층 C의 두께)가 3.2μm로 되어 있어서, TiO₂저온 소성재에 Ag를 첨가하는 것에 의해, 상호 확산이 촉진되는 것을 알 수 있다.

(재료 조직)

상기와 같이 하여 실시예의 적층 인덕터의 비자성층의 재료 조직을 관찰한 상태를 도 4에 도시한다. 같은 도면의 식별 부호 d로 표시하는 바와 같이, Ag가 메탈로서 비자성층의 재료 중에 분리하여 석출하고 있는 것이 확인되었다. Ag는 소성 중에는 확산 촉진 효과를 가지는 조제로서 액상에 용해하지만 냉각 단계에서 석출하기 때문에, 재료 내약품성(耐藥品性)을 저하한다고 하는 악영향이 없다.

(인덕턴스 값)

얻어진 적층 인덕터의 인덕턴스 값을 표 2에 표시한다.

표 2로부터, 비자성층의 TiO₂저온 소성재의 Ag를 첨가한 양이 많아질 수록, 인덕턴스 값은 커지는 것을 알 수 있다.

(온도 특성)

얻어진 적층 인덕터의 인덕턴스의 온도 특성 변화를 측정하였다. Zn-Cu 페라이트를 비자성층으로서 이용한 적층 인덕터의 특성으로 맞추어서 도 5에 도시한다. TiO₂저온 소성재를 비자성층에 사용한 적층 인덕터는, Zn-Cu 페라이트를 비자성층에 이용한 적층 인덕터와 비교하면, 온도에 의한 인덕턴스의 변화율량(變化率量)이, 10분의 1이하로 되고 있다. Ag를 첨가한 TiO₂저온 소성재를 비자성층에 사용한 본 발명의 실시예의 적층 인덕터는, 온도 특성의 편차가 더욱 작아져 있다.

(층간 박리)

얻어진 적층 인덕터 100개를 중심부까지 연마하고, Ni-Zn-Cu 페라이트와 TiO₂저온 소성재의 계면을 SEM에서 관찰하고, 박리의 유무를 확인하였다. 비교를 위하여 TiO₂를 비자성층으로 이용한 적층 인덕터에 대하여도 마찬가지로 박리의 유무를 확인하였다. 그 결과를 표 3에 표시한다. TiO₂저온 소성재를 비자성층에 사용한 적층 인덕터의 경우, TiO₂만을 비자성층으로 이용한 적층 인덕터의 경우와 비교하여 박리율이 현저하게 작아지고, 특히 Ag를 첨가한 본 발명의 실시예의 적층 인덕터는 박리가 확인되지 않았다.

(용출량)

상호 확산을 촉진하는 성분을 표 4에 표시한다. 표 4에 표시되는 성분을 비자성층으로서, 상기 실시예의 순서로 칩 형상의 적층체를 제작하고, 900℃로 1시간 소성하여, 상호 확산층의 형성이 동등한 3mm 각(角)의 샘플(단판, 單板)을 얻었다. 이 단판을 양산(量産)에 이용하는 도금액에 침지하고, 재료 성분의 용출량을 측정하였다. Ag를 첨가한 TiO₂저온 소성재를 비자성층에 사용한 샘플의 경우, 재료의 내약품성이 저하하지 않기 때문에, 도금액에 용출하는 일이 없는 것이 확인되었다.

이상과 같이, 본 발명의 적층 인덕터는, 양호한 직류 중첩 특성을 갖는 것과 함께 온도 특성의 편차를 발생시키지 않고, 동시에 층간 박리의 발생을 억제시키는 효과가 확인되었다.

1…적층체 칩
2…코일을 구성하는 도체층(도전 페이스트 패턴)
3…자성체층(자성체 시트) 4…비자성층(비자성 시트)
5…스루 홀 6…인출부
7…요크 영역 8…외부 전극
10…적층 인덕터 C…상호 확산층
d…Ag 석출부

Claims

전원 회로의 초크 코일로서 이용되는 적층 인덕터로서,
Ni-Zn-Cu 페라이트로 이루어지는 복수의 자성체층, 상기 자성체층을 개재하여 적층되는 것에 의해 코일을 구성하는 복수의 도체층, 및 상기 복수의 자성체층에 개재되도록 형성되고 Ti-Ni-Cu-Mn-Zr-Ag계 유전체로 이루어지는 적어도 하나의 비자성층,을 구비하는 직방체 형상의 적층체 칩; 및
상기 적층체 칩의 단부에 설치되고 상기 코일의 단부에 도전 접속된 적어도 한 쌍의 외부 전극;
을 포함하되,
상기 적층체 칩은, 상기 자성체층의 Ni-Zn-Cu 페라이트와 상기 비자성층의 Ti-Ni-Cu-Mn-Zr-Ag계 유전체가 상호 확산하여 접합 계면을 형성하고 있는 것을 특징으로 하는 적층 인덕터.
삭제
제1항에 있어서,
상기 비자성층이, TiO₂를 주성분으로 하고, NiO, CuO, Mn₃O₄, ZrO₂및 Ag₂O 또는 NiO, CuO, Mn₃O₄, ZrO₂및 Ag를 함유하는 유전체로 이루어지는 것을 특징으로 하는 적층 인덕터.
제3항에 있어서,
상기 유전체가, 산화물 환산으로, TiO₂와, NiO: 2.0∼15질량%, CuO: 1.5∼6.0질량%, Mn₃O₄: 0.2∼20질량%, ZrO₂: 0.1∼10질량% 및 Ag₂O: 0.01∼10질량%를 포함하고, 그 합계가 100질량%가 되도록 구성되는 것을 특징으로 하는 적층 인덕터.
Fe₂O₃, NiO, ZnO 및 CuO를 함유하는 페라이트 분말 페이스트를 준비하는 공정;
TiO₂를 50질량% 이상 98질량% 이하 함유하고, NiO, CuO, Mn₃O₄, ZrO₂ 및 Ag₂O 또는 NiO, CuO, Mn₃O₄, ZrO₂ 및 Ag를 함유하는 유전체 분말 페이스트를 준비하는 공정;
상기 페라이트 분말 페이스트의 도포에 의해 형성된 자성체 시트 상에 도전 페이스트 패턴을 인쇄하고, 이것을 상하에 접하는 상기 자성체 시트의 도전 페이스트 패턴이 스루 홀(through hole)을 개재하여 서로 접속되어 나선상의 코일이 구성되도록, 상기 유전체 분말 페이스트의 도포에 의해 형성되는 비자성 시트 또는 상기 유전체 분말 페이스트의 인쇄에 의해 형성되는 비자성 패턴이 사이에 적어도 하나 삽입되도록 적층 압착하여 적층체로 하는 공정; 및
상기 적층체를 소성(燒成)하여 적층체 칩을 얻는 공정;
을 포함하되,
상기 적층체를 소성하여 적층체 칩을 얻는 공정이, 상기 자성체 시트 또는 자성체 페이스트 패턴으로 이루어지는 자성체층의 Ni-Zn-Cu 페라이트와 상기 비자성 시트 또는 비자성 패턴으로 형성되며 상기 자성체층에 개재되도록 형성된 비자성층의 Ti-Ni-Cu-Mn-Zr-Ag계 유전체를 상호 확산시켜서 접합 계면을 형성시키는 것을 특징으로 하는 적층 인덕터의 제조 방법.
Fe₂O₃, NiO, ZnO 및 CuO를 함유하는 페라이트 분말 페이스트를 준비하는 공정;
TiO₂를 50질량% 이상 98질량% 이하 함유하고, NiO, CuO, Mn₃O₄, ZrO₂ 및 Ag₂O 또는 NiO, CuO, Mn₃O₄, ZrO₂ 및 Ag를 함유하는 유전체 분말 페이스트를 준비하는 공정;
상기 페라이트 분말 페이스트의 도포에 의해 형성된 자성체 시트 상에, 도전 페이스트 패턴의 인쇄와 자성체 페이스트 패턴을 얻기 위한 상기 페라이트 분말 페이스트의 인쇄를 교호적으로, 상기 유전체 분말 페이스트의 인쇄에 의해 형성되는 비자성 패턴이 사이에 적어도 하나 삽입되도록 하여 적층체로 하는 공정; 및
상기 적층체를 소성하여 적층체 칩을 얻는 공정;을 포함하되,
상기 적층체를 소성하여 적층체 칩을 얻는 공정이, 상기 자성체 시트 또는 자성체 페이스트 패턴으로 이루어지는 자성체층의 Ni-Zn-Cu 페라이트와 상기 비자성 시트 또는 비자성 패턴으로 형성되며 상기 자성체층에 개재되도록 형성된 비자성층의 Ti-Ni-Cu-Mn-Zr-Ag계 유전체를 상호 확산시켜서 접합 계면을 형성시키는 것을 특징으로 하는 적층 인덕터의 제조 방법.
삭제
제5항 또는 제6항에 있어서,
상기 유전체 분말로서, 산화물 환산으로, TiO₂와, NiO: 2.0∼15질량%, CuO: 1.5∼6.0질량%, Mn₃O₄: 0.2∼20질량%, ZrO₂: 0.1∼10질량%, 및 Ag₂O: 0.01∼10질량%를 포함하고, 그 합계가 100질량%이 되도록 구성된 것을 이용하는 것을 특징으로 하는 적층 인덕터의 제조 방법.
코일을 구성하는 도체층과 자성체층이 교호적으로 적층되고 사이에 비자성층이 적어도 하나 삽입되는 코일 도체 형성 영역
및 그 적층 방향의 상하에 각각 배치되어 코일의 내측에 형성되는 자속과 코일의 외측에 형성되는 자속을 연결하는 요크의 역할을 하는 자성체층으로 이루어지는 요크 영역
을 포함하는 적층 초크 코일에 있어서,
상기 자성체층이 Ni-Zn-Cu 페라이트로 이루어지고 상기 비자성층이 Ti-Ni-Cu-Mn-Zr-Ag계 유전체로 이루어지며,
상기 코일 도체 영역은, 상기 자성체층의 Ni-Zn-Cu 페라이트와 상기 자성체층에 개재되도록 형성된 상기 비자성층의 Ti-Ni-Cu-Mn-Zr-Ag계 유전체가 상호 확산하여 접합 계면을 형성하고 있는 것을 특징으로 하는 적층 초크 코일.