KR20140084970A - 적층형 칩 인덕터 - Google Patents

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Abstract

본 발명은 적층형 칩 인덕터에 관한 것이다.
본 발명에 따른 적층형 칩 인덕터는 복수로 적층된 페라이트 쉬트; 상기 페라이트 쉬트에 형성된 내부전극패턴; 상기 페라이트 쉬트의 중앙에 형성된 더미패턴;및 상기 더미패턴을 포함하는 페라이트 쉬트가 적층되어 형성된 적층체;를 포함할 수 있어서 새들현상으로 페라이트 쉬트 중앙의 처짐을 방지할 수 있어 적층형 칩 인덕터의 내부 크랙 및 인덕터의 전기적 특성을 향상시킬 수 있다.

Description

적층형 칩 인덕터{multilayer chip inductor}
본 발명은 적층형 칩 인덕터에 관한 것으로서, 보다 자세하게는 내부 중앙에 더미패턴이 형성된 적층형 칩 인덕터에 관한 것이다.
전자제품의 소형화, 슬림화, 다기능화에 따라 칩 인덕터 부품의 경우도 소형화, 슬림화에 대한 요구가 증가하고 있다. 파워 인덕터는 주로 휴대기기내 DC-DC 컨버터와 같은 전원회로에 사용되며, 개발 방향은 소형화, 고전루화, 낮은 직류 저항 등에 맞추어져 있다.
적층형 칩 인덕터는 내부전극패턴이 형성된 복수개의 페라이트 쉬트를 적층한 구조를 가지며, 내부 도체 패턴은 각 자성체층에 형성된 도전성 비아에 의해 순차적으로 접속되어 적층체의 내부에 코일을 형성하며, 적층체의 양단부에 외부 전극을 마련하여 내부 도체 패턴의 단부와 접속하는 구조로 형성된다.
종래에는 고전류화, 소형화에 대응하기 위하여 전극 퍼짐에 의한 용량 저하 및 작은 절단 마진으로 인한 박리현상(delamination)을 방지하기 위한 negative 인쇄공법을 적용하고 있다.
이때, 쉬트에 내부전극과 내부전극의 단차만큼 자성체 페이스트(paste)를 반복 인쇄한다.
그러나, 자성체 인쇄공법의 경우 자성체 페이스트 인쇄시 내부전극의 단차 및 패턴 내부 면적이 넓어 인쇄 압력 때문에 새들현상(saddle)이 발생하며, 적층 후 칩 중앙부 새들현상으로 인한 내부 크랙 및 전기적 특성 저하가 발생되는 문제점이 있었다.
일본 공개특허공보 제 2007-227490호 일본 공개특허공보 제 2012-182286호
따라서, 본 발명은 종래 적층형 칩 인덕터에서 제기되는 상기 제반 단점과 문제점을 해결하기 위해 창안된 것으로서, 페라이트 쉬트에 형성되는 내부전극패턴 중앙에 더미패턴을 부가함에 따라 페라이트 쉬트의 적층과정에서 형성되는 새들현상을 방지할 수 있도록 한 적층형 칩 인덕터가 제공됨에 발명의 목적이 있다.
본 발명의 상기 목적은, 복수로 적층된 페라이트 쉬트; 상기 페라이트 쉬트에 형성된 내부전극패턴; 상기 페라이트 쉬트의 중앙에 형성된 더미패턴;및 상기 더미패턴을 포함하는 페라이트 쉬트가 적층되어 형성된 적층체; 를 포함하는 적층형 칩 인덕터가 제공됨에 의해서 달성된다.
이때, 상기 더미패턴은 내부전극패턴과 두께가 동일하게 형성될 수 있다.
또한, 상기 내부전극패턴은 동일층 내에서 쇼트를 방지하기 위하여 일단부가 내측으로 절곡되어 단차가 형성될 수 있다.
또한, 상기 적층체 사이에 삽입되며 비자성체 재질인 갭층을 더 포함할 수 있다.
또한, 상기 더미패턴은 박스 튜브형일 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 적층형 칩 인덕터는 페라이트 쉬트에 형성된 내부전극패턴 중앙에 더미패턴을 추가하여 복수의 페라이트 쉬트를 적층하는 공정에서 발생할 수 있는 새들현상을 방지할 수 있는 장점이 있다.
또한, 본 발명은 복수의 페라이트 쉬트를 적층하여도 새들현상에 따른 처짐을 방지할 수 있으므로 내부 크랙 및 인덕터의 전기적 특성을 향상시킬 수 있는 이점이 있다.
도 1은 적층형 칩 인덕터를 구성하는 일실시예 쉬트 평면도.
도 2는 본 발명에 따른 복수의 페라이트 쉬트가 적층된 적층체의 내부 사시도.
도 3은 도 2의 적층체를 I-I'에서 바라본 단면도.
도 4는 전층형 칩 인덕터를 구성하는 다른 일실시예 쉬트 평면도 및 적층체의 단면도.
본 발명에 따른 적층형 칩 인덕터의 상기 목적에 대한 기술적 구성을 비롯한 작용효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 1은 적층형 칩 인덕터를 구성하는 쉬트의 평면도이고, 도 2는 본 발명에 따른 복수의 페라이트 쉬트(11)가 적층된 적층체(140)의 사시도이고, 도 3은 도 2의 적층체(140)를 I-I'에서 바라본 단면도이다.
도 1에 도시된 바와 같이, 페라이트 쉬트(110)는 내부전극패턴(120) 및 페라이트 쉬트(110)의 중앙에 위치한 더미패턴(130)으로 구성될 수 있다.
패라이트 쉬트(110)는 전기절연의 성질을 가지는 사각형 형상의 페라이트(예를 들면, Ni-Zn-Cu페라이트 또는 Ni-Zn페라이트 등)로 형성될 수 있으며, 상부에 내부전극패턴(120)이 형성된다.
이때, 내부전극패턴(120)은 Ag와 같은 도전성 재료로 통상적인 스크린 인쇄공법으로 패턴을 형성하거나 네거티브 인쇄공법을 적용하여 베이스 페라이트 쉬트(110)에 내부전극패턴(120)을 형성하고 자성체 페이스트를 내부전극과 내부전극의 단차만큼 반복 인쇄하는 형태로 형성할 수 있다.
내부전극패턴(120)은 평면으로 보았을 시 하나의 페라이트 쉬트(110) 상에 있어서 1턴의 길이로 주회하는 고리 형상의 패턴으로 형성될 수 있다.
내부전극패턴(120)은 동일층 내에서 쇼트를 방지하기 위하여 일단부가 내측으로 절곡되어 단차가 형성될 수 있다. 내부전극패턴(120)의 양단이 연결되어 쇼트가 형성되면 적층형 칩 인덕터의 기능을 상실하게 되므로 일단이 일정한 간격을 두고 이격되도록 형성되는 것이 바람직할 수 있다.
또한, 상기 페라이트 쉬트(110) 중앙에 형성된 더미패턴(130)은 페라이트 쉬트(110)가 적층되어 형성된 적층체(140)의 중앙부가 휨이 발생하여 처지는 현상(새들 현상)을 방지할 수 있다.
더미패턴(130)의 재료는 적층형 칩 인덕터의 전기적 특성 저하를 방지하기 위해 내부전극패턴(120)의 재료와 동일할 수 있다.
더미패턴(130)의 상하를 형성하는 두께는 페라이트 쉬트(110)에 동시에 형성할 수 있으므로 내부전극패턴(120)의 두께와 동일하게 설정될 수 있다. 더미패턴(130)은 페라이트 쉬트(110)의 적층체(140)의 중앙부의 처짐을 방지하기 위해 부가되는 구성이므로 페라이트 쉬트(110)상에서 내부전극패턴(120)과 일정한 높이를 형성해야 한다.
따라서, 동일한 복수의 페라이트 쉬트(110)가 적층되어 적층체(140)를 형성할시 크랙의 원인이 되는 내부 공극이 발생되지 않게 할 수 있다.
적층형 칩 인덕터는 적층체(140) 사이에 삽입되며, 비자성체 재질인 절연층(150)을 더 포함할 수 있다. 스크린 인쇄공법으로 페라이트 쉬트(110)가 제조된 경우는 전기 절연성을 가진 부분이 페라이트 쉬트(110)가 적층되는 과정에서 상하 내부전극패턴(120) 상호가 쇼트가 일어날 확률이 매우 적다.
그러나, 복수의 페라이트 쉬트(110)를 압착하는 과정에서 상하 내부전극패턴(120) 상호간의 접속이 형성될 수 있으므로 페라이트 쉬트(110) 사이에는 비자성체 재질인 절연층(150)을 삽입되어 내부전극패턴(120) 상호간 쇼트를 방지할 수 있다.
도 2는 본 발명에 따른 복수의 페라이트 쉬트(110)가 적층된 적층체(140)의 내부 사시도이다.
도시된 바와 같이, 내부전극패턴(120)이 형성되는 다수의 페라이트 쉬트(110)이 절연층(150)과 교대로 반복되면서 적층형 칩 인덕터를 구성할 수 있다.
도 3은 도 2의 적층체(140)를 I-I'에서 바라본 단면도이다.
도시된 바와 같이, 본 발명의 적층형 칩 인덕터는 복수의 페라이트 쉬트(110)가 적층된 구조이고 내부전극패턴(120)은 비아(도면 미도시)를 통해 서로 연결되어 있어 양 측면에 직립한 형태이고, 적층형 칩 인덕터의 중앙에는 새들현상 방지용 더미패턴(130)이 더 형성되어 있어서 내부전극패턴(120)과 평행하게 직립되어 있다.
더미패턴(130)은 상하로 직립되어 있어서 페라이트 쉬트(110)를 적층하는 과정에서 압력이 발생해도 적층형 칩 인덕터의 상하면은 일정하게 평평한 상태를 유지할 수 있어서 중앙부에 크랙이 현상하는 것을 방지할 수 있다.
도 4는 전층형 칩 인덕터를 구성하는 다른 일실시예 쉬트 평면도 및 적층체의 단면도이다.
도시된 바와 같이, 더미패턴(131)은 도넛 모양의 박스 튜브형으로 패턴이 형성되어 코어(도면 미도시)를 포획하는 형태로 패턴이 형성될 수 있다.
일반적으로 적층형 칩 인덕터의 페라이트 쉬트(111)의 중앙부에는 홀이 수직하게 관통형성되고, 내부전극패턴(120)이 포획하는 구성으로서 상기 홀에 페라이트 쉬트(111)와 같은 재질이 충진되어 코어를 형성할 수 있다.
코어는 예컨대 페라이트 쉬트(111)와 같은 자성체로 구성될 수 있고, 코어는 레이저 펀칭 또는 기계적 펀칭 방법 등에 의해 해당 시트에 구멍이 천공된 후에 그 구멍에 자성체가 충진됨에 의해 형성될 수 있다.
반면에 박스튜브형의 더미패턴(131)은 펀칭공정을 거쳐도 더미패턴(131)의 중앙부가 제거되는 부분이 없고 코어에 일정간격 이격거리를 형성하여 내부전극패턴(120)의 중앙에 지지되므로 내부의 처침현상 및 중앙의 크랙현상을 방지할 수 있다.
이때, 적층체(141)의 중앙을 구성하는 더미패턴(131)은 코어와 더불어 자속 밀도를 높여 적층형 칩 인덕터의 효율을 향상 즉, 전기적 특성을 개선하는데 일조할 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
110, 111 : 페라이트 쉬트
120 : 내부전극패턴
130, 131 : 더미패턴
140, 141 : 적층체
150 : 절연층

Claims (5)

  1. 페라이트 쉬트;
    상기 페라이트 쉬트에 형성된 내부전극패턴;
    상기 페라이트 쉬트 중앙에 형성된 더미패턴;및
    상기 더미패턴을 포함하는 페라이트 쉬트가 적층되어 형성된 적층체;
    를 포함하는 적층형 칩 인덕터.
  2. 제1항에 있어서,
    상기 더미패턴은 내부전극패턴과 두께가 동일하게 형성된 적층형 칩 인덕터.
  3. 제1항에 있어서,
    상기 내부전극패턴은 동일층 내에서 쇼트를 방지하기 위하여 일단부가 내측으로 절곡되어 단차가 형성된 적층형 칩 인덕터.
  4. 제1항에 있어서,
    상기 적층체 사이에 삽입되며, 비자성체 재질인 절연층을 더 포함하는 적층형 칩 인덕터.
  5. 제1항에 있어서,
    상기 더미패턴은 박스 튜브형인 적층형 칩 인덕터.
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