JP6091838B2 - 積層チップ電子部品 - Google Patents

Description

本発明は、積層チップ電子部品に関する。

積層チップ電子部品の一つであるインダクタ（ｉｎｄｕｃｔｏｒ）は、抵抗、キャパシタと共に、電子回路を形成することでノイズを除去する代表的な受動素子である。

積層チップタイプのインダクタは、磁性体または誘電体にコイルを形成するように導電パターンを印刷した後に積層することで、製造されることができる。このような積層チップインダクタは、導電パターンが形成された磁性体層を多数積層した構造を有し、上記積層チップインダクタ内の内部導電パターンは、チップ内においてコイル構造を形成するために各磁性体層に形成されたビア電極によって順次に接続されることで、目標とするインダクタンス及びインピーダンスなどの特性を具現する。

最近、積層チップインダクタは、小型化及びロープロファイル（Ｌｏｗ−Ｐｒｏｆｉｌｅ）の傾向に伴い、ＤＣバイアスによるインダクタンス（Ｉｎｄｕｃｔａｎｃｅ）の低下が問題になっている。また、小型化された積層チップインダクタを採用したセット（Ｓｅｔ）が高電流化しているため、積層チップインダクタも高電流（Ｈｉｇｈ−ｃｕｒｒｅｎｔ）に対応するものが求められている。

従って、ＤＣバイアス特性に優れると同時に、高電流に対応することができる積層チップインダクタの開発が求められてきた。

日本公開公報 第２００２−０９３６２３号 日本公開公報 第２００４−３４２９６３号 日本公開公報 第２００２−２９９１２３号

本発明の目的は、導電パターンの厚さ及び上記導電パターンの間に形成される磁性体層の厚さを調節することで、小型化してもＤＣバイアス特性に優れ、高電流化のニーズに適した積層チップ電子部品を提供することにある。

本発明の一例による積層チップ電子部品は、２０１６サイズ以下であり、導電パターンと同一層として形成される多数の第１磁性体層を含む積層本体と、上記積層本体内において、積層方向に隣接した導電パターンの間に形成され、上記導電パターンが電気的に接続されて積層方向にコイルパターンをなすようにするビア電極を備える第２磁性体層と、を含み、上記積層本体の幅及び厚さ方向に切開した断面において、上記第２磁性体層の厚さをＴｓ、上記導電パターンの厚さをＴｅと規定するとき、０．１≦Ｔｓ／Ｔｅ≦０．３を満たし、上記積層本体の幅をＷ、上記コイルパターンの内部幅をＦｗと規定するとき、０．６≦Ｆｗ／Ｗ≦０．８を満たすことができる。

他の側面において、本発明の他の例による積層チップ電子部品は、導電パターンが形成される多数の第１磁性体層を含む積層本体と、上記積層本体内において、上記第１磁性体層の間に介在する第２磁性体層と、を含み、上記導電パターンが電気的に接続されて積層方向にコイルパターンを形成し、上記第２磁性体層の厚さをＴｓ、上記導電パターンの厚さをＴｅと規定するとき、０．１≦Ｔｓ／Ｔｅ≦０．３を満たすことができる。

本発明の積層チップ電子部品によると、小型化してもＤＣバイアス特性に優れ、セットの高電流化の傾向にも適する。

本発明の一実施形態による積層チップインダクタの概略部分切開斜視図である。 図１の積層チップインダクタにおける導電パターンと磁性体層が積層される形状を示す概略図である。 図１の積層チップインダクタにおける導電パターンと磁性体層が積層される形状を示す概略図である。 図１の積層チップインダクタにおける導電パターンと磁性体層が積層される形状を示す概略図である。 図１の積層チップインダクタの積層形状を分解して示す概略斜視図である。 図１の磁性体層に形成される導電パターンの形状を示す概略平面図である。 図１のＶ−Ｖ’線に沿った切断面を示す概略図である。 図１のＶＩ−ＶＩ’線に沿った切断面を示す概略図である。 コイルパターンの内部幅Ｆｗ及びマージン幅Ｍｗの寸法を測定するための図６におけるＡの拡大図である。

以下では、図面を参照して本発明の具体的な実施形態について詳細に説明する。但し、本発明の思想は提示される実施形態に制限されず、本発明の思想を理解する当業者は、同じ思想の範囲内で他の構成要素の追加、変更、削除などを通じて、退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施形態を容易に提案することができ、これも本願発明の思想の範囲内に含まれる。

また、各実施形態の図面に示す同一思想の範囲内の機能が同一の構成要素は、同一の参照符号を用いて説明する。

本発明の一実施形態による積層チップ電子部品は、磁性体層上に導電パターンが形成されるチップインダクタ（ｃｈｉｐ ｉｎｄｕｃｔｏｒ）、チップビーズ（ｃｈｉｐ ｂｅａｄｓ）、チップフィルタ（ｃｈｉｐ ｆｉｌｔｅｒ）などに適切に応用されることができる。

以下では、積層チップインダクタを用いて本発明の実施形態について説明する。

積層チップインダクタ

図１は本発明の一実施形態による積層チップインダクタの概略部分切開斜視図であり、図２ａ〜図２ｃは図１の積層チップインダクタにおける導電パターンと磁性体層が積層される形状を示す概略図であり、図３は図１の積層チップインダクタの積層形状を分解して示す概略斜視図である。

また、図４は図１の磁性体層に形成される導電パターンの形状を示す概略平面図である。

図１から図４を参照すると、積層チップインダクタ１０は、積層本体１５と、導電パターン４０と、磁性体層６２、６４と、外部電極２０と、を含むことができる。

上記積層本体１５は、磁性体グリーンシート上に導電パターン４０を印刷し、上記導電パターン４０が形成された磁性体グリーンシートを積層した後に焼結して製造されることができる。

上記積層本体１５は六面体状であることができる。磁性体グリーンシートを積層した後、チップ状に焼結するとき、セラミック粉末の焼結収縮により、上記積層本体１５の外観は完全な直線を有する六面体状ではない可能性がある。但し、上記積層本体１５は、実質的に六面体状を有するものと理解してよい。

本発明の実施形態を明確に説明するため、六面体の方向を定義すると、図１に示されるＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向、厚さ方向を示す。ここで、厚さ方向は、磁性体層が積層された積層方向と同一の概念で用いられることができる。

図１の実施形態は、長さ方向が幅方向または厚さ方向より大きい直六面体状を有するチップインダクタ１０に関するものである。

ここで、本実施形態は、図２ａ〜図２ｃに示されているように、磁性体グリーンシート上に導電パターン４０を印刷した後に上記導電パターン４０の厚さの分だけ磁性物質を塗布または印刷することができる。即ち、上記磁性物質は、焼結後、上記磁性体グリーンシートと区別される別途の磁性体層を形成することができる。焼結後、導電パターン４０と同一層をなす磁性体層を第１磁性体層６４と、積層本体１５内において上記第１磁性体層６４の間に介在する焼結後の上記磁性体グリーンシートは、第２磁性体層６２と規定することができる。

上記積層本体１５を構成する多数の第１及び第２磁性体層６４、６２は焼結された状態で、隣接する第１及び第２磁性体層６４、６２間の境界は、走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど一体化されていることができる。

また、本発明の一実施形態による積層チップインダクタ１０のサイズは、外部電極２０を含んで長さ及び幅がそれぞれ２．０±０．１ｍｍ及び１．６±０．１ｍｍ（２０１６サイズ）の範囲を有することができ、２０１６サイズ以下（即ち、積層本体の長さは２．１ｍｍ以下で、上記積層本体の幅は１．７ｍｍ以下）に形成することもできる。

上記第１及び第２磁性体層６４、６２は、Ｎｉ−Ｃｕ−Ｚｎ系、Ｎｉ−Ｃｕ−Ｚｎ−Ｍｇ系、Ｍｎ−Ｚｎ系のフェライト系材料を用いるが、これに限定されるものではない。

図２ａから図２ｃを参照すると、フェライトグリーンシート６２上に導電パターン４０を印刷して乾燥し（図２ａ）、上記導電パターン４０と同一層を形成するように上記導電パターン４０の隣の空間にフェライトスラリーをペースト（ｐａｓｔｅ）で印刷して上記フェライトグリーンシート６２とは異なる別途の平坦化された磁性体層６４を形成する。上記フェライトグリーンシート６２及び上記導電パターン４０と平坦化された磁性体層６４が一つの積層キャリア６０を形成する（図２ｂ）。また、上記積層キャリア６０は、上記導電パターン４０が積層方向にコイルパターン５０を形成するように多数が積層されることができる（図２ｃ）。

上記導電パターン４０は、銀（Ａｇ）を主成分とする導電ペーストを所定の厚さで印刷して形成されることができる。上記導電パターン４０は、長さ方向の両端部に形成される外部電極２０と電気的に連結されることができる。

上記外部電極２０は、上記セラミック本体１５の長さ方向の両端部に形成され、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ及びＰｄのうち選択された合金を電気めっきして形成されることができるが、特に、これらの材料に制限されるものではない。

上記導電パターン４０は、上記外部電極２０と電気的に接続されるリードを備えることができる。

図３を参照すると、一つの積層キャリア６０ａ上の上記導電パターン４０ａは、長さ方向の導電パターン４２ａと、幅方向の導電パターン４４ａと、を含む。上記導電パターン４０ａは、磁性体層６２ａに形成されるビア電極７２、７４により、磁性体層６２ａを介して配置される他の一つの積層キャリア６０ｂ上の導電パターン４０ｂと電気的に連結され、積層方向にコイルパターン５０を形成する。

本実施形態のコイルパターン５０は、全て９．５回のターン数を有するが、これに限定されるものではない。コイルパターン５０が９．５回のターン数を有するためには、カバー層をなす上部及び下部の磁性体層８０ａ、８０ｂの間に導電パターン４０ａ、４０ｂ、、４０ｍが形成された積層キャリア６０ａ、６０ｂ、・・・、６０ｍを１３個配置する。

本実施形態は、１回のターン数を有するコイルパターン５０を形成するため、２個の積層キャリアを必要とする導電パターン４２ａ、４４ｂが開示されているが、これに限定されず、導電パターンの形状によって導電パターンの形状によって必要な積層キャリアの数が異なることができる。

ここで、上記磁性体層６２ａを介して積層方向に対向する上部の導電パターン４０ａ及び下部の導電パターン４０ｂ間の磁性体層の間隔を減らすことで、制限された積層本体１５内においてＤＣバイアス特性に優れるように製造することができる。磁性体層の間隔を減らすことができると、導電パターン４２ａ、４４ａの厚さを厚くしてコイル内に流れる電流の抵抗を減少させることもできる。

図４を参照して上記コイルパターン５０の１回のターンについて説明すると、同一の磁性体層６０ｂに形成される導電パターン４０ｂにおいて一つのビア電極７２ｂを１と規定し、他のビア電極７４ｂを２と規定し、上記２に対応する積層方向の下部の導電パターン４０ｃの一つのビア電極７２ｃを３と規定し、上記１に対向する磁性体層６０ｃの導電パターン４０ｃの対向地点を４と規定するとき、上記１において反時計回りに１回のターン（１→２→３→４）をなすことを一つのターンと規定することができる。上記４を１’と規定するとき、次の１回のターン（１’→２’→３’→４’）が形成されることができる。

図５は図１のＶ−Ｖ’線に沿った切断面を示す概略図であり、図６は図１のＶＩ−ＶＩ’線に沿った切断面を示す概略図である。

図１の積層チップインダクタを、図５は長さ方向Ｌ及び厚さ方向Ｔに切断し、図６は幅Ｗ及び厚さＴ方向に切断した。

図５及び図６の断面図において、点線部分は、導電パターン４０が形成されたものとみなした上で、導電パターン４０及び磁性体層６０間の厚さなどの寸法関係について説明する。

図５の長さ方向Ｌ及び厚さ方向Ｔに示されているように、導電パターン４０が形成される最上部及び最下部の磁性体層には外部電極２０と電気的に連結されるリード４８が形成される。上記リード４８は、セラミック本体１５の長さ方向の短辺Ｗｓ_１、Ｗｓ_２に露出し、上記外部電極２０と電気的に連結される。

上記導電パターン４０は、第１磁性体層６４と同一層をなし、積層本体１５内において第２磁性体層６２を介して対向配置されることができる。

ここで、上記第１磁性体層６４は、上記導電パターン４０の厚さの分だけ印刷されて形成されることができる。

本実施形態においては、上記第２磁性体層６２の厚さをＴｓ、上記導電パターン４０の厚さをＴｅと規定するとき、上記導電パターン４０の厚さより上記第２磁性体層６２の厚さがさらに小さいことができる。

下記表１は、幅及び厚さ方向に切開された断面において第２磁性体層の厚さをＴｓ、導電パターンの厚さをＴｅとするとき、導電パターンの厚さＴｅに対する第２磁性体層の厚さＴｓの比であるＴｓ／Ｔｅが積層チップインダクタのＤＣ抵抗（Ｒｄｃ）及び許容電流のサイズに及ぼす影響をチップサイズ別に実験した結果である。

ＤＣ抵抗は、Ａｇｉｌｅｎｔ ４３３８Ｂ モデルのｍｉｌｌｉｏｈｍｍｅｔｅｒを用いて測定しており、許容電流は、ＤＣバイアス電流をかけた状態でＬ値が初期値の３０％以下に減少するＤＣバイアス電流値によって測定した。

表１に示されているように、２０１６サイズを超過するチップの場合、チップ内部の空間が相対的に広いため、Ｔｓ／Ｔｅ値が０．３を超過してもＤＣ抵抗（Ｒｄｃ）が１００ｍΩ未満と高くない。また、許容電流値も２５０ｍＡより大きい値を有する。

しかしながら、２０１６サイズ以下のチップにおいて、Ｔｓ／Ｔｅ値が０．３を超過する場合、チップ内部の空間が相対的に狭いため、小さい電極面積によってＤＣ抵抗（Ｒｄｃ）が高くなり、許容電流値も２００ｍＡ未満の小さい値を有することが分かる。

従って、２０１６サイズ以下のチップの場合、十分なインダクタンス容量を確保すると共に、ＤＣ抵抗（Ｒｄｃ）を減らし、許容電流値を高めるためには、本発明の実施形態のようにＴｓ／Ｔｅ値を調節する必要がある。

本発明の一実施形態によると、Ｔｓ／Ｔｅは、０．１≦Ｔｓ／Ｔｅ≦０．３の範囲を満たすことができる。Ｔｓ／Ｔｅが０．１未満の場合は、ショートが発生して不良が生じ、Ｔｓ／Ｔｅが０．３超過の場合は、導電パターン４０の断面積が減少することから、コイルのＤＣ抵抗（Ｒｄｃ）が増加するため、インダクタに高い直流電流を印加することが困難になる可能性がある。

ここで、第２磁性体層６２及び導電パターン４０の厚さは、焼結により、それぞれの層が完全に同一にはならないことから、導電パターン４０の厚さＴｅ及び第２磁性体層６２の厚さＴｓはそれぞれ平均厚さを意味することができる。

上記第２磁性体層６２の厚さは、図６に示されているように、積層本体１５の幅及び厚さ方向による断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。例えば、上記積層本体１５の長さ方向Ｌの中心部から切断した幅及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の積層本体１５に対し、導電パターン４０間の第２磁性体層６２を幅方向に等間隔である５個の地点からその厚さを測定して平均値を測定することができる。導電パターン４０の厚さも幅方向に等間隔である５個の地点からその厚さを測定して平均値を測定することができる。

このような平均値測定を３個以上の第２磁性体層６２及び導電パターン４０に拡大して平均値を測定すると、第２磁性体層６２及び導電パターン４０の厚さをさらに一般化することができる。

また、図５に示されているように、上記第２磁性体層６２及び導電パターン４０の厚さは、幅方向Ｗの中心部から長さ及び厚さ方向Ｌ−Ｔの断面を走査電子顕微鏡でスキャンしたイメージからも測定することができる。

ここで、積層本体１５の幅方向Ｗまたは長さ方向Ｌの中心部は、上記積層本体１５の幅方向Ｗまたは長さ方向Ｌの中心地点から上記積層本体１５の幅または長さの３０％範囲内の地点であると規定することができる。

このような厚さの測定は、図６に示されているように、幅及び厚さ方向に切開した断面における上記導電パターン４０が積層方向に形成されて規定されるアクティブ領域層の厚さＴａ及び最上部または最下部の導電パターン４０の上部または下部に積層されるカバー層８０ａ、８０ｂのそれぞれの厚さＴｃも同一の方法によって測定されることができる。

本発明の一実施形態によると、Ｔｃ／Ｔａは、０．１≦Ｔｃ／Ｔａ≦０．５を満たすことができる。Ｔｃ／Ｔａが０．１未満の場合は、カバー層８０ａが殆どないため、磁気飽和によるＤＣバイアス特性が低下し、表面クラックによる不良が発生する。また、インダクタンスの容量を具現することが容易ではない。

また、Ｔｃ／Ｔａが０．５超過の場合、カバー層８０ａが多層積層されて厚いため、小型化することが困難になる。なお、同一のターン数を確保するためには、導電パターンの厚さを減らさなければならないことから、コイルのＤＣ抵抗（Ｒｄｃ）が増加してインダクタに高い直流電流を印加することが困難になる可能性がある。

本発明の他の実施形態によると、上記積層本体の幅及び厚さ方向に切開した断面において、上記積層本体１５の幅をＷ、上記コイルパターン５０の内部幅をＦｗと規定するとき、Ｆｗ／Ｗは、０．６≦Ｆｗ／Ｗ≦０．８を満たすことができる。

Ｆｗ／Ｗが０．６未満の場合は、導電パターン４０の長さが短くなるため、容量が低下する。また、Ｆｗ／Ｗが０．８超過の場合は、製造工程上、切断偏差によって導電パターン４０が上記積層本体１５の一面に露出する現象が発生する可能性があり、デラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）が発生するおそれが高い。

本発明の他の実施形態によると、上記積層本体の幅及び厚さ方向に切開した断面において、上記積層本体１５の幅をＷ、上記導電パターン４０において上記積層本体１５の幅方向の外側に形成されるマージン幅をＭｗと規定するとき、０．０５≦Ｍｗ／Ｗ≦０．１を満たすことができる。

Ｍｗ／Ｗが０．０５未満の場合は、導電パターン４０が上記積層本体１５の一面に露出する現象が発生する可能性があり、デラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）が発生するおそれが高い。また、Ｍｗ／Ｗが０．１超過の場合は、導電パターン４０の断面積が減少するため、コイルのＤＣ抵抗（Ｒｄｃ）が増加してインダクタに高い直流電流を印加することが困難になる可能性がある。

積層チップインダクタ１０は、圧搾及び焼結の過程を経るため、図５及び図６に示されているように、切断された断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンすると、導電パターンの端部が図７のようにくさび（Ｗｅｄｇｅ）状に変形されるか、またはオフセットされることができる。

図７を参照して導電パターン４０の間に形成される上記コイルパターン５０の内部幅Ｆｗ及び上記導電パターン４０において上記積層本体１５の幅方向の外側に形成されるマージンＭｗを測定する方法について説明する。

図７はコイルパターンの内部幅Ｆｗ及びマージン幅Ｍｗの寸法を測定するための図６におけるＡの拡大図である。

図７を参照すると、導電パターン４０の端部のうちオフセットの変形が最も大きい部分から積層方向に延長した延長線Ｅｍａｘ及びオフセットの変形が最も小さい部分から積層方向に延長した延長線Ｅｍｉｎの中間値Ｅｍを境界にしてＦｗ及びＭｗを測定することができる。

Ｆｗは、Ｅｍを基準に同一層の導電パターン４０のＥｍまでの長さを測定した値であり、Ｍｗは、Ｅｍを基準に上記積層本体１５の幅方向の一面までの長さを測定した値である。

上記磁性体層６２ａを介して積層方向に対向する上部の導電パターン４０ａ及び下部の導電パターン４０ｂ間の磁性体の間隔を減少させることで、ＤＣバイアス特性に優れると共に、高電流化のニーズに適切に対応することができる。

実験例

本発明の実施例及び比較例による積層チップインダクタは、以下の通り製作された。まず、Ｎｉ−Ｚｎ−Ｃｕ系フェライト粉末を含むスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して製造された複数個の磁性体グリーンシートを用意する。

次に、上記磁性体グリーンシート上にスクリーンを用いて銀（Ａｇ）導電性ペーストを塗布し導電パターンを形成する。また、上記導電パターンと同一層になるように、上記導電パターンの周りの上記磁性体グリーンシート上にフェライトスラリーを塗布することで、上記磁性体グリーンシートと共に一つの積層キャリアになるように形成する。

導電パターンが形成された積層キャリアを繰り返して積層し、上記導電パターンが電気的に接続されて積層方向にコイルパターンを有するようにする。ここで、上記磁性体グリーンシートには、ビア電極が形成されて上記磁性体グリーンシートを介して上部導電パターン及び下部導電パターンが電気的に接続されることができる。

次いで、上部及び下部カバー層と共に上記積層キャリアを１０層から２０層の範囲内で積層し、この積層体を８５℃において１０００ｋｇｆ／ｃｍ^２の圧力条件で圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。圧搾が完了したチップ積層体を個別チップの形態に切断し、切断されたチップは大気雰囲気において２３０℃、４０時間維持して脱バインダーを行った。

その後、９５０℃以下の温度雰囲気において焼成した。このとき、焼成後のチップサイズは、２．０ｍｍ×１．６ｍｍ（Ｌ×Ｗ）の２０１６サイズに製作した。

続いて、外部電極の塗布及び電極焼成、めっきなどの工程を経て外部電極を形成した。

ここで、上記積層チップインダクタの試料は、幅及び厚さ方向（Ｗ−Ｔ）の断面における導電パターンの厚さＴｅ、第２磁性体層の厚さＴｓ、アクティブ層の厚さＴａ、カバー層の厚さＴｃ、同一層内における導電パターンの内部幅Ｆｗ及び上記導電パターンにおいて上記積層本体の幅方向の外側に形成されるマージン幅Ｍｗが多様になるように製作された。

上記Ｔｅ、Ｔｓ、Ｔａ、Ｔｃ、Ｆｗ、Ｍｗは、上記積層本体１５の中心部まで研磨して得られた切開された断面を光学顕微鏡によって高倍率イメージ撮影し、撮影されたイメージをシグマスキャンプロ（ＳｉｇｍａＳｃａｎ Ｐｒｏ）などのようなコンピュータプログラムで分析して測定した。

以下では、本発明の実施例及び比較例の実験データを参照して本発明の実施例について具体的に説明する。

下記表２は、幅及び厚さ方向の切開された断面におけるＴｓ／Ｔｅの変化によるショート（ｓｈｏｒｔ）の発生頻度及びＤＣ抵抗、許容電流の変化を測定したものである。

＊比較例

ショート（ｓｈｏｒｔ）の発生は、インダクタンスＬ及びＱ特性（Ｑ ｆａｃｔｏｒ）を測定して判断しており、Ａｇｉｌｅｎｔ ４２８６Ａ モデルのＬＣＲ ｍｅｔｅｒを用いてＬ及びＱを測定した。ここで、測定されたＬ値及びＱ値が平均に対して５０％以下で測定されたものをショートが発生したものとみなした。

ＤＣ抵抗は、Ａｇｉｌｅｎｔ ４３３８Ｂ モデルのｍｉｌｌｉｏｈｍ ｍｅｔｅｒを用いて測定しており、許容電流は、ＤＣバイアス電流をかけた状態でＬ値が初期値の３０％以下に減少するＤＣバイアス電流値によって測定した。

表２を参照すると、Ｔｓ／Ｔｅが０．１未満の試料１及び２は、ショートが発生しており、Ｔｓ／Ｔｅが０．３超過の試料７は、コイルのＤＣ抵抗（Ｒｄｃ）が増加して高い直流電流を印加することが困難であることが分かる。

本発明の実施例である試料３から６は、ＤＣ抵抗が高くなく、許容電流が高くてＤＣバイアス特性に優れていることが分かる。

下記表３は、幅及び厚さ方向の切開された断面におけるＴｓ／Ｔｅ、Ｆｗ／Ｗ、Ｍｗ／Ｗ及びＴｃ／Ｔａの値により、目標のインダクタンスに対して測定されたインダクタンス、デラミネーション、ＤＣ抵抗及び許容電流の変化を測定したものである。

＊比較例

インダクタンス及び許容電流は、Ａｇｉｌｅｎｔ ４２８６Ａ モデルのＬＣＲ ｍｅｔｅｒを用いて測定しており、直流抵抗（Ｒｄｃ）は、上記の通り、Ａｇｉｌｅｎｔ ４３３８Ｂ モデルのｍｉｌｌｉｏｈｍ ｍｅｔｅｒを用いて測定した。

表３を参照すると、Ｆｗ／Ｗが０．６未満の試料８は、インダクタンスが小さく、Ｆｗ／Ｗが０．８超過の試料１３及び１４は、デラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）現象が発生したことが分かる。本発明の実施例である試料９から１２は、ＤＣ抵抗が高くなく、許容電流が高くてＤＣバイアス特性に優れていることが分かる。

また、Ｍｗ／Ｗが０．０５未満の試料１５は、デラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）発生率がかなり高く、Ｍｗ／Ｗが０．１超過の試料２１は、コイルのＤＣ抵抗（Ｒｄｃ）が増加してインダクタに高い直流電流を印加することが困難になる可能性がある。本発明の実施例である試料１６から２０は、ＤＣ抵抗が高くなく、許容電流が高くてＤＣバイアス特性に優れていることが分かる。

また、Ｔｃ／Ｔａが０．１未満の試料２２は、カバー層の表面クラックによる不良が発生する。なお、カバー層が薄くなると磁束が通過できる面積が減少するため、大きな磁束を形成することが困難であることから、インダクタンスの容量値も減少することが分かる。さらに、カバー層に磁気飽和が早く現れるため、許容電流値が減少する。また、Ｔｃ／Ｔａが０．５超過の試料２８は、カバー層８０ａが多層積層されて厚い場合で、インダクタンスを具現するため、狭くなったアクティブ層において定められたターン数のコイルパターンを形成しなければならないことから、コイルパターンの厚さが薄くなることでＤＣ抵抗（Ｒｄｃ）が増加し、小型化が困難である。

本発明の実施例である試料２３から２７は、ＤＣ抵抗が高くなく、許容電流が高くてＤＣバイアス特性に優れていることが分かる。

１０ 積層チップインダクタ
２０ 外部電極
４０ 導電パターン
６０ 磁性体層
８０ａ、８０ｂ カバー層

Claims (12)

1. ２０１６サイズ以下であり、複数の導電パターンの積層構造を有し、且つ前記導電パターンと同一層に形成される多数の第１磁性体層を含む積層本体と、
   前記積層本体内において、積層方向に隣接した導電パターンの間に形成され、前記導電パターンが電気的に接続されて積層方向にコイルパターンをなすようにするビア電極を備える第２磁性体層と、を含み、
   前記積層本体の幅及び厚さ方向に切開した断面において、
   前記第２磁性体層の厚さをＴｓ、前記導電パターンの厚さをＴｅと規定するとき、０．１≦Ｔｓ／Ｔｅ≦０．３を満たし、
   前記積層本体の幅をＷ、前記コイルパターンの内部幅をＦｗと規定するとき、０．６≦Ｆｗ／Ｗ≦０．８を満たし、
   前記複数の導電パターンのうち少なくとも一つは１回のターンをなし、前記１回のターンをなす導電パターンに前記Ｔｓの分だけ離隔して上部及び下部に配置された導電パターンはそれぞれ０．５回のターンをなし、互いに線対称をなすように配置され、
   前記複数の導電パターンは、全体として平面視において角が丸まった長方形をなし、各導電パターンは前記長方形の長辺の途中の位置に形成された前記ビア電極により隣接する導電パターンと接続される、積層チップ電子部品。
2. 前記積層本体の幅及び厚さ方向に切開した断面において、
   前記導電パターンが積層方向に形成されて規定されるアクティブ領域層の厚さをＴａ、最上部または最下部の導電パターンの上部または下部に積層されるカバー層の厚さをＴｃと規定するとき、０．１≦Ｔｃ／Ｔａ≦０．５を満たす、請求項１に記載の積層チップ電子部品。
3. 前記積層本体の幅及び厚さ方向に切開した断面において、
   前記積層本体の幅をＷ、前記導電パターンにおいて前記積層本体の幅方向の外側に形成されるマージン幅をＭｗと規定するとき、０．０５≦Ｍｗ／Ｗ≦０．１を満たす、請求項１に記載の積層チップ電子部品。
4. 前記第１磁性体層は、前記導電パターンの厚さの分だけ印刷されて形成される、請求項１に記載の積層チップ電子部品。
5. 前記積層チップ電子部品の長さ及び幅は、２．０±０．１ｍｍ及び１．６±０．１ｍｍの範囲を有する、請求項１に記載の積層チップ電子部品。
6. 複数の導電パターンの積層構造を有し、且つ前記導電パターンが形成される多数の第１磁性体層を含む積層本体と、
   前記積層本体内において、前記第１磁性体層の間に介在する第２磁性体層と、を含み、
   前記導電パターンが電気的に接続されて積層方向にコイルパターンを形成し、
   前記第２磁性体層の厚さをＴｓ、前記導電パターンの厚さをＴｅと規定するとき、０．１≦Ｔｓ／Ｔｅ≦０．３を満たし、
   前記複数の導電パターンのうち少なくとも一つは１回のターンをなし、前記１回のターンをなす導電パターンに前記Ｔｓの分だけ離隔して上部及び下部に配置された導電パターンはそれぞれ０．５回のターンをなし、互いに線対称をなすように配置され、
   前記複数の導電パターンは、全体として平面視において角が丸まった長方形をなし、各導電パターンは前記長方形の長辺の途中の位置に形成されたビア電極により隣接する導電パターンと接続される、積層チップ電子部品。
7. 前記積層本体の幅及び厚さ方向に切開した断面において、
   前記導電パターンが積層方向に形成されて規定されるアクティブ領域層の厚さをＴａ、最上部または最下部の導電パターンの上部または下部に積層されるカバー層の厚さをＴｃと規定するとき、０．１≦Ｔｃ／Ｔａ≦０．５を満たす、請求項６に記載の積層チップ電子部品。
8. 前記積層本体の幅及び厚さ方向に切開した断面において、
   前記積層本体の幅をＷ、前記コイルパターンの内部幅をＦｗと規定するとき、０．６≦Ｆｗ／Ｗ≦０．８を満たす、請求項６に記載の積層チップ電子部品。
9. 前記積層本体の幅及び厚さ方向に切開した断面において、
   前記積層本体の幅をＷ、前記導電パターンにおいて前記積層本体の幅方向の外側に形成されるマージン幅をＭｗと規定するとき、０．０５≦Ｍｗ／Ｗ≦０．１を満たす、請求項６に記載の積層チップ電子部品。
10. 前記第１磁性体層は、前記第２磁性体層上に印刷された前記導電パターンの厚さの分だけ印刷されて形成される、請求項６に記載の積層チップ電子部品。
11. 前記積層チップ電子部品の長さ及び幅は、２．０±０．１ｍｍ及び１．６±０．１ｍｍの範囲を有する、請求項６に記載の積層チップ電子部品。
12. 前記積層本体の長さは２．１ｍｍ以下であり、前記積層本体の幅は１．７ｍｍ以下である、請求項６に記載の積層チップ電子部品。

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