KR20130134868A - 적층형 인덕터 - Google Patents
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Abstract
본 발명은 적층형 인덕터에 관한 것으로, 내부 도체 패턴을 포함하는 복수 개의 자성체층이 적층된 적층 본체; 상기 적층 본체의 상면 및 하면에 형성된 보호층;을 포함하며, 상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 상기 적층 본체의 상면에 형성된 보호층의 두께를 Tc, 상기 적층 본체의 하면에 형성된 보호층의 두께를 Bc로 규정할 때, 0.1≤Tc/Bc≤1.5를 만족하는 적층형 인덕터를 제공한다.
Description
본 발명은 적층형 인덕터에 관한 것이다.
적층 칩 전자부품 중 하나인 인덕터는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈를 제거하거나, LC 공진회로를 이루는 부품으로 사용되는 대표적인 수동소자이다.
이러한 인덕터는 구조에 따라 페라이트 코어에 코일을 감거나 인쇄를 한 후 그 양단에 전극을 형성하여 제조되는 권선형, 자성체 또는 유전체에 내부전극을 인쇄한 후 이 자성체나 유전체를 복수개 적층하여 제조되는 적층형 등으로 분류할 수 있다.
한편, 근래에는 적층형 인덕터가 널리 보급되어 가고 있는 추세이며, 상기 적층형 인덕터는 앞서 언급한 바와 같이 내부전극이 형성된 복수의 자성체층 또는 유전체층을 적층한 구조를 가지며, 내부전극은 각 층에 형성된 비아전극에 의해 순차적으로 접속되어 전체적으로 코일 구조를 형성함으로써 목표하는 인덕턴스 및 임피던스 등의 특성을 구현할 수 있다.
여기서, 적층형 인덕터가 목표하는 인덕턴스 및 임피던스 등의 특성을 구현하기 위해서는 내부전극과 외부전극이 전기적으로 접속이 되어야 하며, 상기 접속의 안정성 여부가 적층형 인덕터의 성능을 좌우하는 중요한 인자이다.
그러나, 종래에는 적층형 인덕터의 소형화 및 박형화를 추구함에 따라 설계한 대로 적층형 인덕터를 제조하더라도 내부전극과 외부전극간의 접속이 취약해지는 문제가 발생되었으며, 이로 인해 디라미네이션(Delamination) 현상 또는 접속 불량 등이 발생되었다.
즉, 제품이 소형화될수록 성능이 저하되며, 특히 품질인자 (Quality Factor)의 저하가 불가피하다. 품질인자는 제품의 성능을 나타내는 지표로 사용되며, 일반적으로 Q 특성이라고 한다.
본 발명의 목적은 Q 특성이 양호한 적층형 인덕터를 제공하는 것이다.
본 발명의 일 실시예에 따른 적층형 인덕터는 내부 도체 패턴을 포함하는 복수 개의 자성체층이 적층된 적층 본체; 상기 적층 본체의 상면 및 하면에 형성된 보호층;을 포함하며, 상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 상기 적층 본체의 상면에 형성된 보호층의 두께를 Tc, 상기 적층 본체의 하면에 형성된 보호층의 두께를 Bc로 규정할 때, 0.1≤Tc/Bc≤1.5를 만족할 수 있다.
또한, 상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 0.3≤Tc/Bc≤1.3을 만족할 수 있다.
또한, 상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 동일한 층에 형성된 상기 내부 도체 패턴 사이의 폭을 We, 상기 적층 본체의 폭을 Wt라고 규정할 때, 0.2≤We/Wt≤0.7을 만족할 수 있다.
또한, 상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 0.3≤We/Wt≤0.6을 만족할 수 있다.
또한, 상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 상기 내부 도체 패턴의 두께를 Te, 상기 내부 도체 패턴과 인접한 다른 내부 도체 패턴 사이의 두께를 Ts로 규정할 때, 0.5≤Ts/Te≤2.0을 만족할 수 있다.
또한, 상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 0.7≤Ts/Te≤1.8을 만족할 수 있다.
상기 복수 개의 자성체층에 형성된 내부 도체 패턴은 서로 연결되어 하나의 코일을 형성하며, 상기 내부 도체 패턴은 적층 방향을 따라 비아전극에 의해 전기적으로 연결될 수 있다.
본 발명의 다른 실시예에 따른 적층형 인덕터는 내부 도체 패턴을 포함하는 복수 개의 자성체층이 적층된 적층 본체; 상기 적층 본체의 상면 및 하면에 형성된 보호층;을 포함하며, 상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 동일한 층에 형성된 상기 내부 도체 패턴 사이의 폭을 We, 상기 적층 본체의 폭을 Wt라고 규정할 때, 0.2≤We/Wt≤0.7을 만족할 수 있다.
또한, 상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 0.3≤We/Wt≤0.6을 만족할 수 있다.
상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 상기 내부 도체 패턴의 두께를 Te, 상기 내부 도체 패턴과 인접한 다른 내부 도체 패턴 사이의 두께를 Ts로 규정할 때, 0.5≤Ts/Te≤2.0을 만족할 수 있다.
상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 0.7≤Ts/Te≤1.8을 만족할 수 있다.
상기 복수 개의 자성체층에 형성된 내부 도체 패턴은 서로 연결되어 하나의 코일을 형성하며, 상기 내부 도체 패턴은 적층 방향을 따라 비아전극에 의해 전기적으로 연결될 수 있다.
본 발명의 다른 실시예에 따른 적층형 인덕터는 내부 도체 패턴을 포함하는 복수 개의 자성체층이 적층된 적층 본체; 상기 적층 본체의 상면 및 하면에 형성된 보호층;을 포함하며, 상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 상기 적층 본체의 상면에 형성된 보호층의 두께를 Tc, 상기 적층 본체의 하면에 형성된 보호층의 두께를 Bc, 동일한 층에 형성된 상기 내부 도체 패턴 사이의 폭을 We, 상기 적층 본체의 폭을 Wt, 상기 내부 도체 패턴의 두께를 Te, 상기 내부 도체 패턴과 인접한 다른 내부 도체 패턴 사이의 두께를 Ts로 규정할 때, 0.1≤Tc/Bc≤1.5, 0.2≤We/Wt≤0.7 및 0.5≤Ts/Te≤2.0 를 만족할 수 있다.
본 발명에 의하면, Q특성이 양호한 적층형 인덕터를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 인덕터를 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 적층형 인덕터를 도시한 분해 사시도이다.
도 3은 도 1의 A-A' 절단면을 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 적층형 인덕터를 도시한 분해 사시도이다.
도 3은 도 1의 A-A' 절단면을 도시한 단면도이다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상 동일한 도면 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시예에 따른 적층형 인덕터를 개략적으로 나타낸 절개 사시도이며, 도 2는 본 발명의 일 실시예에 따른 적층형 인덕터를 도시한 개략 분해 사시도이다.
본 발명의 실시예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
도 1 및 도 2을 참조하면, 본 발명의 일 실시예에 따른 적층형 인덕터는 적층 본체(15) 및 외부전극(20)을 포함할 수 있다.
상기 적층 본체(15)는 자성체 그린시트(60) 상에 내부 도전 패턴(40)을 인쇄하고, 상기 내부 도전 패턴(40)이 형성된 자성체 그린시트(60)를 적층한 후 소결하여 제조될 수 있다.
여기서, 상기 복수개의 자성체 시트(15a~15j)에 형성되는 내부 도체 패턴(40)은 모두 동일한 도면부호를 사용하여 설명하기로 한다.
상기 적층 본체(15)는 세라믹층, 자성체층, 비자성체 또는 유전체층인 복수개의 시트가 적층된 적층체로 직육면체 또는 이와 유사한 형상을 가질 수 있으며, 내부에 내부 도체 패턴(40)을 구비할 수 있다.
상기 시트(15a~15j)가 자성체로 구현되는 경우에는 페라이트(ferrite)가 사용될 수 있으며, 상기 페라이트는 전자 부품으로서 요구되는 자기 특성에 따라 적절하게 선정될 수 있으나, 비저항이 크고 비교적 저손실인 것이 유리할 수 있다.
구체적으로, 상기 시트(15a~15j)는 Ni-Zu-Cu 계열의 페라이트가 사용될 수 있으며, 유전률이 5 내지 100 정도의 유전체가 사용될 수 있다.
또한, 비자성체인 유전체로 상기 시트(15a~15j)가 구현되는 경우 규산 지르코늄(Zirconium), 지그콘(Zircon)산 칼륨, 지르코늄 등으로 이루어진 세라믹 재료로 이루어질 수 있다.
또한, 자성체나 비자성체로 형성되는 세라믹층으로 적층형 인덕터(100)를 구성하는 경우에는 재료의 선택에 따라서 선팽창 계수의 차이를 작게 할 수도 있다.
한편, 상기 본체(15)를 구성하는 시트(15a~15j)는 내부 도체 패턴(40)이 형성되지 않은 시트(15a, 15j)도 포함될 수 있으며, 내부 도체 패턴(40)이 형성되는 시트(15b~15i)는 최상측에 배치되는 제1 시트(15b), 최하측에 배치되는 제2 시트(15i) 및 상기 제1 시트(15b) 및 상기 제2 시트(15i) 사이에 배치되는 적어도 하나의 내부시트(15c~15h)를 포함할 수 있다.
여기서, 상기 내부시트(15c~15h)는 일정하게 정해지는 것은 아니며 구현하고자 하는 인덕턴스 또는 임피던스의 크기를 고려하여 다양하게 변경될 수 있다.
추가로, 상기 제1 시트(15b)의 상측 및 상기 제2 시트(15i)의 하측에는 커버시트(15a, 15j)가 적층될 수 있으며, 상기 커버시트(15a, 15j)는 본 발명의 일 실시예에 따른 적층형 인덕터(100)의 내부를 보호하는 보호층으로 기능할 수 있다.
여기서, 상기 커버시트(15a, 15j)의 구성요소는 특별히 한정되는 것은 아니며, 내부 도체 패턴(40)이 형성되는 시트(15b~15i)와 동일한 재질로 형성될 수 있다.
내부 도체 패턴(40)은 복수개의 시트(15a~15j)에 형성될 수 있으며, 시트(15a~15j)가 적층되어 형성되는 본체(15) 내에서 코일을 형성할 수 있다.
즉, 각 시트(15a~15j) 상에 형성된 상기 내부 도체 패턴(40)은 비아전극(150)에 서로 전기적으로 연결되어 하나의 코일을 형성할 수 있으며, 이로 인해 인덕턴스 또는 임피던스를 구현할 수 있다.
여기서, 상기 내부 도체 패턴(40)은 도체 재료로 구성될 수 있으며, Ag, Pt, Pd, Cu, Au 및 Ni 중 하나 이상 또는 이들의 합금으로 이루어질 수 있다.
구체적으로, 내부 도체 패턴(40)이 형성된 시트(15b~15i) 중 최상측에 배치되는 제1 시트(15b) 및 최하측에 배치되는 제2 시트(15i)에 형성되는 내부 도체 패턴(40)은 본체(15)의 외면에 형성되는 외부전극(20)과 전기적으로 연결될 수 있으며, 이를 위해 연결전극을 구비할 수 있다.
즉, 상기 연결전극은 상기 제1 시트(15b) 및 상기 제2 시트(15i)에 형성된 내부 도체 패턴(40)의 일 구성일 수 있으며, 본체(15)의 일측 모서리를 따라 연장 형성될 수 있다.
외부전극(20)은 본체(15)의 외면, 즉, 양측면에 형성될 수 있으며, 한 쌍일 수 있다.
상기 외부전극(120)은 제1 시트(112) 및 제2 시트(119)에 형성되는 내부전극(130)과 각각 전기적으로 연결될 수 있다.
여기서, 상기 외부전극(120)은 도전성 페이스트에 본체(110)를 침지하는 방법, 인쇄 방법, 증착 또는 스퍼터링 등에 의해 형성될 수 있다.
이때, 도전성 페이스트는 은(Ag), 은-팔라듐(Ag-Pd), 니켈(Ni) 또는 구리(Cu) 등을 포함할 수 있다.
또한, 외부전극(20)의 표면에는 필요시 니켈(Ni) 도금층 및 주석(Sn) 도금층을 더 형성할 수 있다.
도 3은 도 1의 A-A' 단면도이다.
도 3을 참조하면, 상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 상기 적층 본체의 상면에 형성된 보호층의 두께를 Tc, 상기 적층 본체의 하면에 형성된 보호층의 두께를 Bc로 규정할 때, 0.1≤Tc/Bc≤1.5를 만족할 수 있다.
Tc/Bc 가 0.1 미만인 경우, 내부전극이 노출될 수 있으며, 1.5 를 초과하는 경우 Q 특성이 저하될 수 있다.
상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 동일한 층에 형성된 상기 내부 도체 패턴 사이의 폭을 We, 상기 적층 본체의 폭을 Wt라고 규정할 때, 0.2≤We/Wt≤0.7을 만족할 수 있다.
We/Wt 가 0.2 미만인 경우, 내부전극 간 간격이 가까워 쇼트(short)현상이 발생할 수 있으며, 0.7을 초과하는 경우 내부전극이 노출될 수 있다.
상기 적층 본체의 길이 방향의 중앙부에서 절단한 폭 및 두께 방향 단면에서, 상기 내부 도체 패턴의 두께를 Te, 상기 내부 도체 패턴과 인접한 다른 내부 도체 패턴 사이의 두께를 Ts로 규정할 때, 0.5≤Ts/Te≤2.0을 만족할 수 있다.
Ts/Te 가 0.5 미만인 경우, 내부전극 간 간격이 좁아져 쇼트(short)될 확률이 90% 이상이며, 2.0을 초과하는 경우 Q 특성이 저하될 수 있다.
본 발명의 실시예와 비교예에 따른 적층 칩 인덕터는 하기와 같이 제작되었다.
Ni-Zn-Cu계 페라이트 파우더를 포함하는 슬러리를 캐리어 필름(carrier film) 상에 도포하고 건조하여 제조된 복수 개의 자성체 그린 시트를 마련한다.
다음으로, 상기 자성체 그린 시트 상에 스크린을 이용하여 은(Ag) 도전성 페이스트를 도포하여 도전 패턴들을 형성한다. 그리고, 상기 도전 패턴과 동일한 층이 되도록 상기 도전 패턴 주위의 상기 자성체 그린 시트 상에 페라이트 슬러리를 도포하여 상기 자성체 그린 시트와 함께 하나의 적층 캐리어를 형성한다.
도전 패턴이 형성된 적층 캐리어를 반복하여 적층하되, 상기 도전 패턴이 전기적으로 접속되어 적층 방향으로 코일 패턴을 가지도록 한다. 여기서, 상기 자성체 그린 시트에는 비아 전극이 형성되어 상기 자성체 그린 시트를 사이에 두고 상부 도전 패턴과 하부 도전 패턴은 전기적으로 접속될 수 있다.
여기서, 상부 및 하부 커버층과 함께 상기 적층 캐리어를 10층 내지 20층의 범위 내에서 적층하고, 이 적층체를 85℃에서 1000kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다. 압착이 완료된 칩 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 40시간 유지하여 탈바인더를 진행하였다.
이후, 950℃ 이하 온도의 분위기에서 소성하였다. 다음으로, 외부 전극의 도포 및 전극소성, 도금 등의 공정을 거쳐 외부 전극을 형성하였다.
아래의 표 1은 비교예와 실시예 간, 상면의 형성된 보호층의 두께(Tc) 및 하면에 형성된 보호층의 두께(Bc)의 비에 따른 Q 특성을 비교한 표이며, Q 특성은 각각 100MHz, 500MHz, 1000MHz, 2000MHz에서 측정되었다.
| 시료 번호 |
Tc/Bc |
주파수에 따른 Q 특성 | |||
| 100MHz | 500MHz | 1000MHz | 2000MHz | ||
| 1* | 0.0 | - | - | - | - |
| 2 | 0.1 | 4.646 | 11.26 | 13.24 | 24.1 |
| 3 | 0.2 | 4.713 | 11.13 | 16.06 | 23.86 |
| 4 | 0.3 | 4.38 | 10.85 | 15.64 | 23.4 |
| 5 | 0.4 | 4.876 | 11.67 | 16.42 | 24.29 |
| 6 | 0.5 | 4.524 | 10.74 | 15.39 | 22.73 |
| 7 | 0.6 | 4.332 | 10.94 | 15.83 | 23.51 |
| 8 | 0.7 | 4.44 | 10.85 | 15.72 | 23.47 |
| 9 | 0.8 | 4.77 | 10.36 | 15.19 | 22.89 |
| 10 | 0.9 | 4.876 | 11.67 | 16.42 | 24.29 |
| 11 | 1.0 | 4.524 | 10.74 | 15.39 | 22.73 |
| 12 | 1.1 | 4.332 | 10.94 | 15.83 | 23.51 |
| 13 | 1.2 | 4.44 | 10.85 | 15.72 | 23.47 |
| 14 | 1.3 | 4.363 | 10.921 | 15.841 | 23.591 |
| 15 | 1.4 | 4.732 | 11.271 | 16.071 | 23.791 |
| 16 | 1.5 | 4.667 | 11.281 | 16.261 | 24.121 |
| 17* | 1.6 | 1.594 | 8.011 | 12.941 | 20.741 |
* 비교예
표 1에 따르면, 시료 1의 경우 내부전극이 100% 노출되며, 시료 17 의 경우 Q 특성이 50% 이상 저하되며, 시료 17에 비해 시료 2 내지 16의 Q 특성이 양호함을 알 수 있다.
다만, 시료 1 내지 14에 비해, 시료 15의 경우 Q 특성이 10% 이하 저하되며, 시료 16의 경우 Q 특성이 30% 이하 저하된다.
따라서, Tc/Bc 가 0.1 내지 1.5 일 때 Q 특성이 양호하며, 시료 2 및 3의 경우, Q 특성은 양호하나 각각 내부전극이 50% 이하, 20%이하 노출될 수 있으므로 Tc/Bc가 0.3 내지 1.3인 경우 가장 바람직하다.
아래의 표 2은 비교예와 실시예 간, 동일한 층에 형성된 상기 내부 도체 패턴 사이의 폭(We)과 상기 적층 본체의 폭(Wt) 사이의 비에 따른 Q 특성을 비교한 표이며, Q 특성은 각각 100MHz, 500MHz, 1000MHz, 2000MHz에서 측정되었다.
| 시료 번호 |
We/Wt |
주파수에 따른 Q 특성 | |||
| 100MHz | 500MHz | 1000MHz | 2000MHz | ||
| 1* | 0.1 | 1.62 | 7.21 | 12.04 | 19.74 |
| 2 | 0.2 | 4.646 | 11.26 | 16.24 | 24.1 |
| 3 | 0.3 | 4.713 | 11.13 | 16.06 | 23.86 |
| 4 | 0.4 | 4.38 | 10.85 | 15.64 | 23.4 |
| 5 | 0.5 | 4.876 | 11.67 | 16.42 | 24.29 |
| 6 | 0.6 | 4.524 | 10.74 | 15.39 | 22.73 |
| 7 | 0.7 | 4.332 | 10.94 | 15.83 | 23.51 |
| 8* | 0.8 | - | - | - | - |
* 비교예
표 2에 따르면, 시료 2 내지 7의 경우 Q 특성이 양호한 것을 알 수 있으며, 시료 1의 경우 Q 특성이 현저히 낮은 것을 알 수 있다. 또한, 시료 8의 경우 내부전극이 노출되었다.
따라서, We/Wt 가 0.2 내지 0.7 인 경우 Q 특성이 양호한 적층형 인덕터를 제공할 수 있다.
다만, 시료 2의 경우 내부 도체 패턴 간 거리가 가까워 쇼트 현상이 발생할 수 있으며, 시료 7의 경우 내부 도체 패턴이 적층 본체의 측면에 위치하여 노출될 가능성이 있어, We/Wt가 0.3 내지 0.6인 경우 가장 바람직하다.
아래의 표 3은 비교예와 실시예 간, 내부 도체 패턴의 두께(Te)와 상기 내부 도체 패턴과 인접한 다른 내부 도체 패턴 사이의 두께(Ts) 사이의 비에 따른 Q 특성을 비교한 표이며, Q 특성은 각각 100MHz, 500MHz, 1000MHz, 2000MHz에서 측정되었다.
| 시료 번호 |
Ts/Te |
주파수에 따른 Q 특성 | |||
| 100MHz | 500MHz | 1000MHz | 2000MHz | ||
| 1* | 0.4 | 0.682 | 7.24 | 12.16 | 19.91 |
| 2 | 0.5 | 4.591 | 11.13 | 15.93 | 23.65 |
| 3 | 0.6 | 4.526 | 11.14 | 16.12 | 23.98 |
| 4 | 0.7 | 4.593 | 11.01 | 15.94 | 23.74 |
| 5 | 0.8 | 4.26 | 10.73 | 15.52 | 23.28 |
| 6 | 0.9 | 4.756 | 11.55 | 16.3 | 24.17 |
| 7 | 1.0 | 4.404 | 10.62 | 15.27 | 22.61 |
| 8 | 1.1 | 4.212 | 10.82 | 15.71 | 23.39 |
| 9 | 1.2 | 4.32 | 10.73 | 15.6 | 23.35 |
| 10 | 1.3 | 4.65 | 10.24 | 15.07 | 22.77 |
| 11 | 1.4 | 4.756 | 11.55 | 16.3 | 24.17 |
| 12 | 1.5 | 4.404 | 10.62 | 15.27 | 22.61 |
| 13 | 1.6 | 4.212 | 10.82 | 15.71 | 23.39 |
| 14 | 1.7 | 4.32 | 10.73 | 15.6 | 23.35 |
| 15 | 1.8 | 4.243 | 10.801 | 15.721 | 23.471 |
| 16 | 1.9 | 4.612 | 11.151 | 15.951 | 23.671 |
| 17 | 2.0 | 4.547 | 11.161 | 16.141 | 24.001 |
| 18* | 2.1 | 1.474 | 7.891 | 12.821 | 20.621 |
* 비교예
표 3에 따르면, 시료 2 내지 17의 Q 특성이 시료 1 및 18에 비하여 양호함을 알 수 있다. 즉, Ts/Te 가 0.5 내지 2.0 인 경우 Q 특성이 양호한 적층형 인덕터를 구현할 수 있다.
시료 1의 경우 내부 도체 패턴 간 거리가 가까워 쇼트될 확률이 90% 이상이며, 시료 2 및 3의 경우, 시료 1의 경우보다 낮은 확률이나 내부 도체 패턴 간 쇼트 현상이 발생할 수 있다. 또한, 시료 16 및 17의 경우, 시료 4 내지 15 에 비하여 Q 특성이 저하될 수 있어, 바람직하게는 Ts/Te는 0.7 내지 1.8 인 경우 고성능의 적층형 인덕터를 제공할 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
10: 적층형 인덕터 15: 적층 본체
20: 외부전극 40: 내부전극
60: 자성체층 150: 비아전극
20: 외부전극 40: 내부전극
60: 자성체층 150: 비아전극
Claims (13)
- 내부 도체 패턴을 포함하는 복수 개의 자성체층이 적층된 적층 본체;
상기 적층 본체의 상면 및 하면에 형성된 보호층;을 포함하며,
상기 적층 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면에서,
상기 적층 본체의 상면에 형성된 보호층의 두께를 Tc, 상기 적층 본체의 하면에 형성된 보호층의 두께를 Bc로 규정할 때, 0.1≤Tc/Bc≤1.5를 만족하는 적층형 인덕터.
- 제1항에 있어서,
상기 적층 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면에서, 0.3≤Tc/Bc≤1.3을 만족하는 적층형 인덕터.
- 제1항 또는 제2항에 있어서,
상기 적층 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면에서,
동일한 층에 형성된 상기 내부 도체 패턴 사이의 폭을 We, 상기 적층 본체의 폭을 Wt라고 규정할 때, 0.2≤We/Wt≤0.7을 만족하는 적층형 인덕터.
- 제3항에 있어서,
상기 적층 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면에서, 0.3≤We/Wt≤0.6을 만족하는 적층형 인덕터.
- 제1항 또는 제2항에 있어서,
상기 적층 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면에서,
상기 내부 도체 패턴의 두께를 Te, 상기 내부 도체 패턴과 인접한 다른 내부 도체 패턴 사이의 두께를 Ts로 규정할 때, 0.5≤Ts/Te≤2.0을 만족하는 적층형 인덕터.
- 제5항에 있어서,
상기 적층 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면에서, 0.7≤Ts/Te≤1.8을 만족하는 적층형 인덕터.
- 제1항에 있어서,
상기 복수 개의 자성체층에 형성된 내부 도체 패턴은 서로 연결되어 하나의 코일을 형성하며, 상기 내부 도체 패턴은 적층 방향을 따라 비아전극에 의해 전기적으로 연결되는 적층형 인덕터.
- 내부 도체 패턴을 포함하는 복수 개의 자성체층이 적층된 적층 본체;
상기 적층 본체의 상면 및 하면에 형성된 보호층;을 포함하며,
상기 적층 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면에서,
동일한 층에 형성된 상기 내부 도체 패턴 사이의 폭을 We, 상기 적층 본체의 폭을 Wt라고 규정할 때, 0.2≤We/Wt≤0.7을 만족하는 적층형 인덕터.
- 제7항에 있어서,
상기 적층 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면에서, 0.3≤We/Wt≤0.6을 만족하는 적층형 인덕터.
- 제7항 또는 제8항에 있어서,
상기 적층 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면에서,
상기 내부 도체 패턴의 두께를 Te, 상기 내부 도체 패턴과 인접한 다른 내부 도체 패턴 사이의 두께를 Ts로 규정할 때, 0.5≤Ts/Te≤2.0을 만족하는 적층형 인덕터.
- 제9항에 있어서,
상기 적층 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면에서, 0.7≤Ts/Te≤1.8을 만족하는 적층형 인덕터.
- 제8항에 있어서,
상기 복수 개의 자성체층에 형성된 내부 도체 패턴은 서로 연결되어 하나의 코일을 형성하며, 상기 내부 도체 패턴은 적층 방향을 따라 비아전극에 의해 전기적으로 연결되는 적층형 인덕터.
- 내부 도체 패턴을 포함하는 복수 개의 자성체층이 적층된 적층 본체;
상기 적층 본체의 상면 및 하면에 형성된 보호층;을 포함하며,
상기 적층 본체의 길이 방향에서 절단한 폭 및 두께 방향 단면에서,
상기 적층 본체의 상면에 형성된 보호층의 두께를 Tc, 상기 적층 본체의 하면에 형성된 보호층의 두께를 Bc, 동일한 층에 형성된 상기 내부 도체 패턴 사이의 폭을 We, 상기 적층 본체의 폭을 Wt, 상기 내부 도체 패턴의 두께를 Te, 상기 내부 도체 패턴과 인접한 다른 내부 도체 패턴 사이의 두께를 Ts로 규정할 때,
0.1≤Tc/Bc≤1.5, 0.2≤We/Wt≤0.7 및 0.5≤Ts/Te≤2.0 를 만족하는 적층형 인덕터.
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