KR101771731B1 - 적층 칩 전자부품 - Google Patents

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Abstract

본 발명의 다른 일 실시 형태의 적층 칩 전자부품은 다수의 자성체 층이 적층되어 형성되는 적층 바디; 및 상기 다수의 자성체 층 사이에 배치되고, 적층 방향으로 전기적으로 접속되어 코일 패턴을 형성하는 도전패턴;을 포함하며, 하나의 상기 코일 패턴을 상기 적층 바디의 길이 및 폭 방향으로 투영하여 볼 때, 상기 코일 패턴의 내부에 노출되는 상기 자성체 층의 면적을 Ai로, 상기 코일 패턴의 외부에 노출되는 상기 자성체 층의 면적을 Ao로 규정할 때, 0.40≤Ai/Ao≤1.03을 만족할 수 있다.

Description

적층 칩 전자부품{Multi-layered chip electronic component}
본 발명은 적층 칩 전자부품에 관한 것이다.
적층 칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈를 제거하는 대표적인 수동소자이다.
적층 칩 타입의 인덕터는 자성체 또는 유전체에 코일을 형성하도록 도전 패턴을 인쇄한 후 적층하여 제조될 수 있다. 이와 같은 적층 칩 인덕터는 도전 패턴이 형성된 자성체 또는 유전체 층을 다수 적층한 구조를 가지며, 상기 적층 칩 인덕터 내의 내부 도전 패턴은 칩 내에서 코일 구조를 형성하기 위해 각 자성체층에 형성된 비아 전극에 의해 순차적으로 접속되어 목표하는 인덕턴스 및 임피던스 등의 특성을 구현한다.
최근 적층 칩 인덕터는 소형화 요구가 커지고 있다. 소형화되는 적층 칩 인덕터를 제조하는 경우에도 디라미레이션(Delamination)을 방지하기 위해 칩 사이즈 대비 상대적으로 큰 절단 마진을 형성하는 문제점이 있다.
따라서, 소형화되면서도 고용량 확보가 가능한 적층 칩 인덕터의 개발이 요구되어 왔다.
한국공개공보 제2001-0085376호 일본공개공보 제2005-142389호
본 발명의 일 실시 형태의 목적은 소형화되면서도 고용량 확보가 가능한 적층 칩 전자부품을 제공하는 것이다.
본 발명의 일 실시 형태의 적층 칩 전자 부품은 2016 사이즈 이하이며, 도전 패턴이 형성되는 다수의 자성체 층과 상기 도전 패턴들이 전기적으로 접속되어 적층 방향으로 코일 패턴을 이루도록 하는 비아 전극을 구비하는 적층 바디를 포함하며, 상기 코일 패턴을 상기 적층 바디의 길이 및 폭 방향으로 투영하여 볼 때, 상기 코일 패턴의 내부에 형성되는 면적을 Ai로, 상기 코일 패턴의 외부에 형성되는 면적을 Ao로 규정할 때, 0.40≤Ai/Ao≤1.03을 만족하며, 상기 코일 패턴의 면적을 Ae, 상기 길이 및 폭 방향으로 투영된 상기 적층 바디의 전체 면적을 At로 규정할 때, 0.13≤Ae/At≤0.78을 만족할 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 적층 바디는 상기 도전 패턴과 동일한 층을 이루는 제1 자성체 층 및 상기 제1 자성체 층 사이에 개재되는 제2 자성체 층을 포함할 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 제1 자성체 층은 상기 제2 자성체 층 상에 인쇄된 상기 도전 패턴의 두께만큼 인쇄되어 형성될 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 적층 칩 전자부품의 길이 및 폭은 2.0±0.1mm 및 1.6±0.1mm의 범위를 가질 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 Ai는 상기 코일 패턴의 내부를 차지하는 상기 자성체 층의 면적일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 Ao는 상기 코일 패턴의 외부를 차지하는 상기 자성체 층의 면적일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 코일 패턴은 폭 방향의 도전 패턴과 길이 방향의 도전 패턴을 포함하며, 상기 길이 방향의 도전 패턴에서 폭 방향으로 형성되는 마진부의 폭은 상기 폭 방향의 도전 패턴에서 길이 방향으로 형성되는 마진부의 폭보다 좁을 수 있다.
다른 한편, 본 발명의 다른 일 실시 형태의 적층 칩 전자 부품은 다수의 자성체 층이 적층되어 형성되는 적층 바디; 및 상기 다수의 자성체 층 사이에 배치되고, 적층 방향으로 전기적으로 접속되어 코일 패턴을 형성하는 도전패턴;을 포함하며, 하나의 상기 코일 패턴을 상기 적층 바디의 길이 및 폭 방향으로 투영하여 볼 때, 상기 코일 패턴의 내부에 노출되는 상기 자성체 층의 면적을 Ai로, 상기 코일 패턴의 외부에 노출되는 상기 자성체 층의 면적을 Ao로 규정할 때, 0.40≤Ai/Ao≤1.03을 만족할 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품에서, 상기 코일 패턴의 면적을 Ae, 상기 길이 및 폭 방향으로 투영된 상기 적층 바디의 전체 면적을 At로 규정할 때, 0.13≤Ae/At≤0.78을 만족할 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 자성체층은 자성체 그린 시트가 소성된 제2 자성체 층; 및 상기 제2 자성체 층 상에 인쇄되는 상기 도전 패턴의 두께만큼 자성물질이 도포되어 소성된 제1 자성체 층;을 포함할 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 코일 패턴은 폭 방향의 도전 패턴과 길이 방향의 도전 패턴을 포함하며, 상기 길이 방향의 도전 패턴에서 폭 방향으로 형성되는 마진부의 폭은 상기 폭 방향의 도전 패턴에서 길이 방향으로 형성되는 마진부의 폭보다 좁을 수 있다.
또한, 본 발명의 일 실시 형태의 상기 적층 칩 전자부품의 길이 및 폭은 2.0±0.1mm 및 1.6±0.1mm의 범위를 가질 수 있다.
본 발명의 일 실시 형태의 적층 칩 전자부품에 의하면, 소형화되어도 용량을 높일 수 있고 디라미네이션 불량을 현저하게 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 칩 인덕터의 개략 부분 절개 사시도.
도 2는 도 1의 적층 칩 인덕터의 도전 패턴과 자성체 층이 적층되는 모습을 도시한 개략도.
도 3은 도 1의 적층 칩 인덕터의 적층 모습을 분해하여 도시한 개략 사시도.
도 4는 도 1의 자성체 층에 형성되는 도전 패턴의 모습을 도시한 개략 평면도.
도 5는 도 1의 Ⅴ-Ⅴ' 라인의 절단면을 도시한 개략도.
도 6은 도 1의 Ⅵ-Ⅵ' 라인의 절단면을 도시한 개략도.
도 7은 도 1의 적층 칩 인덕터를 길이 및 폭 방향으로 연마하여 도전 패턴이 1회 턴을 형성하는 모습을 투영하여 도시한 개략 평면도.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 일 실시예에 따른 적층 칩 전자 부품은 자성체 층 상에 도전 패턴이 형성되는 칩 인덕터(chip inductor), 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
이하에서는 적층 칩 인덕터를 이용하여 본 발명의 실시예를 설명하고자 한다.
적층 칩 인덕터
도 1은 본 발명의 일 실시예에 따른 적층 칩 인덕터의 개략 부분 절개 사시도이며, 도 2는 도 1의 적층 칩 인덕터의 도전 패턴과 자성체 층이 적층되는 모습을 도시한 개략도이며, 도 3은 도 1의 적층 칩 인덕터의 적층 모습을 분해하여 도시한 개략 사시도이다.
또한, 도 4는 도 1의 자성체 층에 형성되는 도전 패턴의 모습을 도시한 개략 평면도이다.
도 1 내지 도 4를 참조하면, 적층 칩 인덕터(10)는 적층 바디(15), 도전 패턴(40), 자성체 층(62, 64) 및 외부 전극(20)을 포함할 수 있다.
상기 적층 바디(15)는 자성체 그린시트 상에 도전 패턴(40)을 인쇄하고, 상기 도전 패턴(40)이 형성된 자성체 그린시트를 적층한 후 소결하여 제조될 수 있다.
상기 적층 바디(15)는 육면체 형상일 수 있다. 자성체 그린 시트를 적층한 후 칩 형상으로 소결할 때, 세라믹 분말의 소결 수축으로 인하여 상기 적층 바디(15)의 외관은 완전한 직선을 가진 육면체 형상이 아닐 수 있다. 다만, 상기 적층 바디(15)는 실질적으로 육면체 형상을 가진 것으로 볼 수 있다.
본 발명의 실시예를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 여기서, 두께 방향은 자성체 층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1의 실시예는 길이 방향이 폭이나 두께 방향보다 큰 직육면체 형상을 가진 칩 인덕터(10)이다.
여기서, 본 실시예는 도 2에 도시된 바와 같이 자성체 그린시트 상에 도전 패턴(40)을 인쇄한 후 상기 도전 패턴(40)의 두께만큼 자성물질을 도포 또는 인쇄할 수 있다. 즉, 상기 자성물질은 소결 후 상기 자성체 그린시트와 구별되는 별도의 자성체 층을 형성할 수 있다. 소결 후 도전 패턴(40)과 동일한 층을 이루는 자성체 층을 제1 자성체 층(64)으로, 적층 바디(15) 내에서 상기 제1 자성체 층(64) 사이에 개재되는 소결 후의 상기 자성체 그린시트는 제2 자성체 층(62)으로 규정할 수 있다.
상기 적층 바디(15)를 구성하는 다수의 제1 및 제2 자성체 층(64, 62)은 소결된 상태로써, 인접하는 제1 및 제2 자성체 층(64, 62) 끼리의 경계는 주사전자현미경(SEM, Scanning Eletron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
한편, 본 발명의 일 실시예에 따른 적층 칩 인덕터(10)의 사이즈는 외부 전극(20)을 포함한 상기 적층 바디(15)의 길이 및 폭을 각각 2.0±0.1mm 및 1.6±0.1mm(2016 사이즈)의 범위를 가질 수 있으며, 2016 사이즈 이하(즉, 적층 바디의 길이는 2.1mm 이하이고, 상기 적층 바디의 폭은 1.7mm 이하)로도 형성할 수 있다.
상기 제1 및 제2 자성체 층(64, 62)은 Ni-Cu-Zn계, Ni-Cu-Zn-Mg계, Mn-Zn계 페라이트 재료를 이용하며, 이에 제한되는 것은 아니다.
도 2의 (a) 내지 (c)를 참조하면, 페라이트 그린 시트(62) 상에 도전 패턴(40)을 인쇄하고 건조하고(도 2(a)), 상기 도전 패턴(40)과 동일한 층을 형성하도록 상기 도전 패턴(40)의 옆 공간에 페라이트 슬러리를 페이스터(paste)로 인쇄하여 상기 페라이트 그린 시트(62)와 다른 별도의 평탄화된 자성체 층(64)를 형성한다. 상기 페라이트 그린 시트(62)와 상기 도전 패턴(40)과 평탄화된 자성체 층(64)이 하나의 적층 캐리어(60)를 형성한다(도 2(b)). 그리고, 상기 적층 캐리어(60)는 상기 도전 패턴(40)이 적층 방향으로 코일 패턴(50, 도 4)을 형성하도록 다수가 적층될 수 있다(도 2(c)).
이와 같이 적층 칩 인덕터(10)를 형성하면, 도전 패턴(40)과 적층 캐리어(60) 사이에 단차가 없으므로, 압착이나 소결과 같은 공정을 거치더라도 도전 패턴(40)이 자성체 층(60)으로 함몰되고 변형되는 현상이 현저하게 줄어든다.
도 7과 같이 길이 및 폭 방향으로 연마하여 자성체 층(60)이 노출되어도, 도전 패턴(40)의 형상이 동일한 두께에서 도전 패턴(40)의 단절현상이 없고 그린 시트에 인쇄한 도전 패턴(40)의 형상을 그대로 유지할 수 있다.
상기 도전 패턴(40)은 은(Ag)을 주성분으로 하는 도전 페이스트를 소정 두께로 인쇄하여 형성될 수 있다. 상기 도전 패턴(40)은 길이 방향 양 단부에 형성되는 외부 전극(20)에 전기적으로 연결될 수 있다.
상기 외부 전극(20)은 상기 세라믹 바디(15)의 길이 방향 양 단부에 형성되며, Cu, Ni, Sn, Ag 및 Pd 중에서 선택한 합금을 전기 도금하여 형성될 수 있으며, 재료는 특별히 이들로 제한되는 것은 아니다.
상기 도전 패턴(40)은 상기 외부 전극(20)과 전기적으로 접속되는 리드를 구비할 수 있다.
도 3을 참조하면, 하나의 적층 캐리어(60a) 상의 상기 도전 패턴(40a)은 길이 방향의 도전 패턴(42a)와 폭 방향 도전 패턴(44a)을 포함한다. 상기 도전 패턴(40a)은 자성체 층(62a)를 사이에 두고 배치되는 다른 하나의 적층 캐리어(60b) 상의 도전 패턴(40b)과 자성체 층(62a)에 형성되는 비아 전극(72, 74)으로 전기적으로 연결되어, 적층 방향으로 코일 패턴(50)을 형성한다.
본 실시예의 코일 패턴(50)은 모두 9.5회의 턴 수를 가지지만, 이에 한정되는 것은 아니다. 코일 패턴(50)이 9.5회의 턴 수를 가지기 위해, 커버 층을 이루는 상부 및 하부의 자성체 층(80a, 80b) 사이에 도전 패턴(40a, 40b, ... , 40n)이 형성된 적층 캐리어(60a, 60b, ..., 60n)가 13개가 배치된다.
본 실시예는 1회의 턴 수를 가지는 코일 패턴(50)을 형성하기 위해 2개의 적층 캐리어가 필요한 도전 패턴(42a, 44b)이 개시되지만, 이에 한정되는 것은 아니며, 도전 패턴의 형상에 따라 다른 수의 적층 캐리어가 필요할 수 있다.
도 4를 참조하여, 상기 코일 패턴(50)의 1회턴을 설명을 하면, 동일한 자성체 층(60b)에 형성되는 도전 패턴(40b)에서 하나의 비아 전극(72b)을 1로 규정하고, 다른 비아 전극(74b)를 2로 규정하고, 상기 2와 대응되는 적층 방향 하부의 도전 패턴(40c)의 하나의 비아 전극(72c)를 3으로 규정하고, 상기 1에 대향하는 자성체 층(60c)의 도전 패턴(40c)의 대향 지점을 4로 규정할 때, 상기 1에서 반시계 방향으로 1회의 턴(1→2→3→4)을 이룰 때 하나의 턴으로 규정할 수 있다. 상기 4를 1'로 규정할 때, 다음 1회의 턴(1'→2'→3'→4')이 형성될 수 있다.
도 5는 도 1의 Ⅴ-Ⅴ' 라인의 절단면을 도시한 개략도이며, 도 6은 도 1의 Ⅵ-Ⅵ' 라인의 절단면을 도시한 개략도이다.
도 1의 적층 칩 인덕터를 도 5는 길이 방향(L) 및 두께 방향(T)으로 절단하였고, 도 6은 폭(W) 및 두께(T) 방향으로 절단하였다.
도 5 및 도 6의 단면도에서, 도전 패턴(40)이 형성되지 않은 부분은 점선 부분으로 도시하였다.
도 5에서와 같이 길이 방향(L) 및 두께 방향(T)에서 보는 바와 같이, 도전 패턴(40)이 형성되는 최상부 및 최하부 자성체 층에는 외부 전극(20)과 전기적으로 연결되는 리드(48)가 형성된다. 상기 리드(48)는 세라믹 바디(15)의 길이 방향의 단변(Ws1, Ws2)으로 노출되며 상기 외부 전극(20)과 전기적으로 연결된다.
상기 도전 패턴(40)은 제1 자성체 층(64)과 동일한 층을 이루며, 적층 바디(15) 내에서 제2 자성체 층(62)을 사이에 두고 대향하여 배치될 수 있다.
여기서, 상기 제1 자성체 층(64)은 상기 도전 패턴(40)의 두께만큼 인쇄되어 형성될 수 있다.
도 7은 도 1의 적층 칩 인덕터를 길이 및 폭 방향으로 연마하여 도전 패턴이 1회 턴을 형성하는 모습을 투영하여 도시한 개략 평면도이다.
도 7을 참조하면, 도전 패턴(40)이 하나의 코일 패턴(50)이 형성된 자세한 모습을 알 수 있다. 상기 코일 패턴(50)은 폭 방향의 도전 패턴(44)과 길이 방향의 도전 패턴(42)이 비아 전극(72, 74)를 통하여 전기적으로 접속된다.
여기서, 상기 길이 방향의 도전 패턴(42)에서 폭 방향으로 형성되는 마진부의 폭(Wl)은 상기 폭 방향의 도전 패턴(44)에서 길이 방향으로 형성되는 마진부의 폭(Ll)보다 좁게 형성할 수 있다. 이는 도 5에 도시된 바와 같이 최상부 및 최하부를 이루는 도전 패턴(40)에서 외부 전극(20)으로 연장되는 리드(48)의 길이를 확보하기 위한 것이다.
아래의 표 1은 코일 패턴의 외부에 형성되는 면적(Ao)에 대한 코일 패턴의 내부에 형성되는 면적(Ai)의 비 Ai/Ao가 적층 칩 인덕터의 DC 저항(Rdc) 및 디라미네이션(Delamination) 불량에 미치는 영향을 칩 사이즈 별로 실험한 결과이다.
표 1의 칩들은 인덕턴스 용량을 높이기 위해서 코일 패턴의 외부에 형성되는 면적(예컨대, 도 7의 ”Ao”)을 코일 패턴의 내부에 형성되는 면적(예컨대, 도 7의 ”Ai”)보다 작게 설계하였다. (즉, Ai/Ao>1)
시료 NO. size Ai
(㎟)		 Ao
(㎟)		 Ai/Ao 인덕턴스(목표 인덕턴스 대비)(%) Rdc
(mΩ)		 디라미네이션 불량 여부
101 3216 2.38 2.19 1.09 108 102 양호
102 2520 2.32 2.15 1.08 106 98 양호
103 2016 1.52 1.36 1.12 89 150 불량
104 2012 1.11 1.04 1.07 92 165 불량
105 1608 0.61 0.56 1.09 89 173 불량
106 1005 0.23 0.21 1.08 89 171 불량
107 0603 0.082 0.075 1.09 87 170 불량
표 1에 나타난 바와 같이, 2016 사이즈를 초과하는 칩의 경우, 코일 패턴의 외부에 형성되는 면적(Ao)이 충분히 크기 때문에, Ai/Ao 값이 1.03을 초과하더라도 DC 저항(Rdc)이 높지 않으며, 디라미네이션(Delamination) 불량이 일어나지 않았다.
그러나, 2016 사이즈 이하인 칩에서 Ai/Ao 값이 1.03을 초과할 경우, 코일 패턴의 외부에 형성되는 면적(Ao)이 상대적으로 작기 때문에, 작은 전극 면적으로 인해 DC 저항(Rdc)이 높아지고, 디라미네이션(Delamination) 불량이 일어남을 알 수 있었다.
따라서, 2016 사이즈 이하인 칩의 경우, 충분한 인덕턴스 용량을 확보하면서, DC 저항(Rdc)을 낮추고, 디라미네이션(Delamination) 불량을 방지하기 위해서, 본 발명의 실시예들과 같이 Ai/Ao 값을 조절할 필요가 있다.
본 발명의 실시예에서, 상기 코일 패턴(50)을 상기 적층 바디(15)의 길이 및 폭 방향으로 투영하여 볼 때, 상기 코일 패턴의 내부에 형성되는 면적을 Ai로, 상기 코일 패턴의 외부에 형성되는 면적을 Ao로 규정할 때, Ai/Ao는 0.40≤Ai/Ao≤1.03의 범위를 만족할 수 있다.
Ai/Ao가 0.40 미만인 경우는 코일 패턴(50)의 내부 면적이 작은 경우이므로, 인덕턴스 용량을 구현하기가 어렵고, Ai/Ao가 1.03을 초과하는 경우 코일 패턴(50)이 길어지는 경우이므로 DC 저항(Rdc)가 증가하며 전극 노출로 디라미네이션(Delamination) 불량이 발생할 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 상기 코일 패턴의 면적을 Ae, 상기 길이 및 폭 방향으로 투영된 상기 적층 바디의 전체 면적을 At로 규정할 때, Ae/At는 0.13≤Ae/At≤0.78을 만족할 수 있다.
Ae/At가 0.13 미만인 경우는 도전 패턴(40)의 단면적이 감소하므로 DC 저항(Rdc)이 증가하며, 도전 패턴(40)이 이루는 코일 패턴(50)이 끊어져 오픈(open)이 발생할 수 있다. 또한, Ae/At가 0.78을 초과하는 경우면 디라미네이션 불량이 발생할 수 있다.
실험예
본 발명의 실시예와 비교예에 따른 적층 칩 인덕터는 하기와 같이 제작되었다. Ni-Zn-Cu계 페라이트 파우더를 포함하는 슬러리를 캐리어 필름(carrier film) 상에 도포하고 건조하여 제조된 복수 개의 자성체 그린 시트를 마련한다.
다음으로, 상기 자성체 그린 시트 상에 스크린을 이용하여 은(Ag) 도전성 페이스트를 도포하여 도전 패턴들을 형성한다. 그리고, 상기 도전 패턴과 동일한 층이 되도록 상기 도전 패턴 주위의 상기 자성체 그린 시트 상에 페라이트 슬러리를 도포하여 상기 자성체 그린 시트와 함께 하나의 적층 캐리어를 형성한다.
도전 패턴이 형성된 적층 캐리어를 반복하여 적층하되, 상기 도전 패턴이 전기적으로 접속되어 적층 방향으로 코일 패턴을 가지도록 한다. 여기서, 상기 자성체 그린 시트에는 비아 전극이 형성되어 상기 자성체 그린 시트를 사이에 두고 상부 도전 패턴과 하부 도전 패턴은 전기적으로 접속될 수 있다.
여기서, 상기 적층 캐리어를 10층 내지 20층의 범위 내에서 적층하고, 이 적층체를 85℃에서 1000kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다. 압착이 완료된 칩 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 40시간 유지하여 탈바인더를 진행하였다.
이후, 950℃ 이하의 대기 분위기에서 소성하였다. 이 때, 소성 후 칩 사이즈는 2.0 mm×1.6mm(L×W), 2016 사이즈로 제작하였다.
다음으로, 외부전극의 도포 및 전극 소성, 도금 등의 공정을 거쳐 외부 전극을 형성하였다.
여기서, 상기 적층 칩 인덕터의 시료들은 하나의 코일 패턴을 상기 적층 바디의 길이 및 폭 방향으로 투영하여 볼 때, 상기 코일 패턴의 내부에 형성되는 면적 Ai, 상기 코일 패턴의 외부에 형성되는 면적 Ao, 코일 패턴의 면적 Ae 및 상기 길이 및 폭 방향으로 투영된 상기 적층 바디의 전체 면적 At가 다양하게 변경되도록 제작되었다.
상기 Ai, Ao, Ae 및 At는 상기 적층 바디(15)의 길이 및 폭 방향으로 연마하여 얻은 절개된 단면을 광학 현미경으로 고배율 이미지 촬영을 하고, 촬영된 고배율 이미지를 시그마 스캔 프로(SigmaScan Pro) 등과 같은 컴퓨터 프로그램으로 분석하여 측정하였다.
이하에서는 본 발명의 실시예와 비교예의 실험 데이터를 참조하여 본 발명의 실시예를 보다 구체적으로 설명하기로 한다.
아래의 표 2는 길이 및 폭 방향의 절개된 단면에서 Ai/Ao에 따른 인덕턴스, DC 저항 및 디라미네이션 발생 빈도를 측정한 것이며, 표 3은 Ai/Ae 및 Ae/At에 따른 인덕턴스와 DC 저항 및 디라미네이션 발생 빈도를 측정한 것이다.
인덕턴스의 측정은 Agilent 4286A 모델의 LCR meter를 이용하여 측정하였고, 직류저항(Rdc)는 Agilent 4338B 모델의 milliohm meter를 이용하여 측정하였다.
시료 NO. size Ai
(㎟)		 Ao
(㎟)		 Ai/Ao 인덕턴스(목표 인덕턴스 대비)(%) Rdc
(mΩ)		 Delamination 발생 빈도
(개수/100)
1*


2016		 0.73 2.05 0.37 77 81 0
2 0.80 1.99 0.40 81 87 0
3 0.90 1.90 0.47 84 99 0
4 1.02 1.79 0.57 87 109 0
5 1.14 1.69 0.67 90 118 0
6 1.25 1.59 0.79 93 129 0
7 1.37 1.48 0.92 96 132 0
8 1.45 1.41 1.03 99 146 0
9* 1.52 1.36 1.12 89 150 5
10* 1.57 1.31 1.21 85 153 15
* 비교예
표 2를 참조하면, Ai/Ao가 0.40 미만인 시료 1의 경우는 인덕턴스 용량이 낮으며, Ai/Ao가 1.03을 초과하는 시료 9 및 10의 경우 DC 저항(Rdc)가 증가하며 특히 시료 9 및 10의 경우는 전극 노출로 인한 디라미네이션(Delamination) 불량이 발생하였다. 본 발명의 실시예인 시료 2 내지 8의 경우는 충분한 인덕턴스 용량을 확보할 수 있고, 디라미네이션이 발생하지 않는다.
시료 NO. size Ai/Ae
 Ae/At Fl/L 인덕턴스(목표 인덕턴스 대비)(%) Rdc
(mΩ)		 허용전류
(mA)		 Delamination 발생 빈도
(개수/100)
11*


2016		 4.80 0.09 0.78 106 154 189 0
12 3.48 0.13 0.76 105 135 191 0
13 1.79 0.22 0.70 101 101 198 0
14 1.00 0.33 0.64 95 71 211 0
15 0.57 0.46 0.55 92 54 217 0
16 0.42 0.54 0.50 88 49 227 0
17 0.24 0.67 0.43 83 41 241 0
18 0.14 0.78 0.36 81 34 256 1
19* 0.10 0.83 0.33 77 31 260 25
* 비교예
표 3을 참조하면, Ae/At가 증가함에 따라, 상기 코일 패턴의 내부에 형성되는 면적에 대한 코일 패턴의 면적, Ai/Ae과 길이 방향에서의 코일 패턴의 내부 길이에 대한 외부 전극을 포함하는 적층 칩 인덕터의 길이 방향 길이 Fl/L이 감소하는 것을 알 수 있다.
또한, Ae/At가 0.13 미만인 시료 11의 경우는 DC 저항(Rdc)이 증가하며, 회로 상 오픈(open)이 발생하기도 하였다. 또한, Ae/At가 0.78을 초과하는 시료 19의 경우에는 전극이 차지하는 면적이 너무 커지면서 코일의 내부 및 외부 면적이 매우 감소하게 되므로, 이에 따라 용량의 저하 및 디라미네이션 불량이 발생하였다.
10: 적층 칩 인덕터 20: 외부전극
40: 도전 패턴 60: 자성체 층

Claims (13)

  1. 2016 사이즈 이하이며, 도전 패턴이 형성되는 다수의 자성체 층과 상기 도전 패턴들이 전기적으로 접속되어 적층 방향으로 코일 패턴을 이루도록 하는 비아 전극을 구비하는 적층 바디를 포함하며,
    상기 코일 패턴을 상기 적층 바디의 길이 및 폭 방향으로 투영하여 볼 때, 상기 코일 패턴의 내부에 형성되는 면적을 Ai로, 상기 코일 패턴의 외부에 형성되는 면적을 Ao로 규정할 때,
    0.40≤Ai/Ao≤1.03을 만족하며,
    상기 코일 패턴의 면적을 Ae, 상기 길이 및 폭 방향으로 투영된 상기 적층 바디의 전체 면적을 At로 규정할 때,
    0.13≤Ae/At≤0.78을 만족하는 적층 칩 전자부품.
  2. 제1항에 있어서,
    상기 적층 바디는 상기 도전 패턴과 동일한 층을 이루는 제1 자성체 층 및 상기 제1 자성체 층 사이에 개재되는 제2 자성체 층을 포함하는 적층 칩 전자부품.
  3. 제2항에 있어서,
    상기 제1 자성체 층은 상기 제2 자성체 층 상에 인쇄된 상기 도전 패턴의 두께만큼 인쇄되어 형성되는 적층 칩 전자부품.
  4. 제1항에 있어서,
    상기 적층 칩 전자부품의 길이 및 폭은 2.0±0.1mm 및 1.6±0.1mm의 범위를 가지는 적층 칩 전자부품.
  5. 제1항에 있어서,
    상기 Ai는 상기 코일 패턴의 내부를 차지하는 상기 자성체 층의 면적인 적층 칩 전자부품.
  6. 제1항에 있어서,
    상기 Ao는 상기 코일 패턴의 외부를 차지하는 상기 자성체 층의 면적인 적층 칩 전자부품.
  7. 제1항에 있어서,
    상기 코일 패턴은 폭 방향의 도전 패턴과 길이방향의 도전 패턴을 포함하며,
    상기 길이방향의 도전 패턴에서 폭 방향으로 형성되는 마진부의 폭은 상기 폭 방향의 도전 패턴에서 길이 방향으로 형성되는 마진부의 폭보다 좁은 적층 칩 전자부품.
  8. 다수의 자성체 층이 적층되어 형성되는 적층 바디; 및
    상기 다수의 자성체 층 사이에 배치되고, 적층 방향으로 전기적으로 접속되어 코일 패턴을 형성하는 도전패턴;을 포함하며,
    하나의 상기 코일 패턴을 상기 적층 바디의 길이 및 폭 방향으로 투영하여 볼 때, 상기 코일 패턴의 내부에 노출되는 상기 자성체 층의 면적을 Ai로, 상기 코일 패턴의 외부에 노출되는 상기 자성체 층의 면적을 Ao로 규정할 때, 0.4≤Ai/Ao≤1.03을 만족하고,
    상기 코일 패턴의 면적을 Ae, 상기 길이 및 폭 방향으로 투영된 상기 적층 바디의 전체 면적을 At로 규정할 때, 0.13≤Ae/At≤0.78을 만족하는 적층 칩 전자부품.
  9. 삭제
  10. 제8항에 있어서,
    상기 자성체층은 자성체 그린 시트가 소성된 제2 자성체 층; 및
    상기 제2 자성체 층 상에 인쇄되는 상기 도전 패턴의 두께만큼 자성물질이 도포되어 소성된 제1 자성체 층;을 포함하는 적층 칩 전자부품.
  11. 제8항에 있어서,
    상기 코일 패턴은 폭 방향의 도전 패턴과 길이방향의 도전 패턴을 포함하며,
    상기 길이방향의 도전 패턴에서 폭 방향으로 형성되는 마진부의 폭은 상기 폭 방향의 도전 패턴에서 길이 방향으로 형성되는 마진부의 폭보다 좁은 적층 칩 전자부품.
  12. 제8항에 있어서,
    상기 적층 칩 전자부품의 길이 및 폭은 2.0±0.1mm 및 1.6±0.1mm의 범위를 가지는 적층 칩 전자부품.
  13. 제8항에 있어서,
    상기 적층 바디의 길이는 2.1mm 이하이고, 상기 적층 바디의 폭은 1.7mm 이하인 적층 칩 전자부품.
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