CN103680815B - 多层芯片电子元件 - Google Patents

Abstract

提供一种多层芯片电子元件，该多层芯片电子元件包括：多层本体，该多层本体通过堆叠多个磁性层而形成；和导电图案，该导电图案布置在所述多个磁性层之间并且沿层压方向电连接以形成线圈图案，其中在所述线圈图案中的单个线圈图案沿所述多层本体的长度方向和宽度方向投影的情况中，当所述线圈图案内侧的所述磁性层的面积被定义为Ai并且所述线圈图案外侧的所述磁性层的面积被定义为Ao时，满足0.40≤Ai：Ao≤1.03。

Description

多层芯片电子元件

相关申请的交叉引用

本申请要求于2012年8月28日在韩国知识产权局申请的韩国专利申请No.10-2012-0094540的优先权，在此通过引用将该申请的全部内容并入本申请中。

技术领域

本发明涉及一种多层芯片电子元件。

背景技术

电感器（一种多层芯片元件）是一种能够通过设置电子电路、电阻器和电容器以消除噪音的代表性无源元件。

通过印刷和堆叠导电图案以在磁性物质或电介质物质中形成线圈，可以制造多层芯片型电感器。多层芯片型电感器具有多个形成有导电图案的磁性层堆叠于其中的结构。多层芯片电感器内的内部导电图案通过形成在各磁性层中的转接电极（via electrode）顺序地连接，以便在芯片内形成线圈结构从而实现目标电感和阻抗特性。

最近，对多层芯片电感器的小型化的需要已经增加。即使在制造小型化多层芯片电感器的情况中，存在用于抑制分层（delamination）形成的切割边缘相对于芯片尺寸而言相对较大的缺陷。

因此，需要开发能够保证高容量同时实现小型化的多层芯片电感器。

[现有技术文献]

韩国专利公开No.2001-0085376

日本专利公开No.2005-142389

发明内容

本发明的一个方面提供一种多层芯片电子元件，该多层芯片电子元件能够在被小型化的同时保证高容量。

根据本发明的一个方面，提供一种多层芯片电子元件，该多层芯片电子元件包括：多层本体，所述多层本体形成为2016尺寸或更小并且包括：多个磁性层，该多个磁性层上形成有导电图案；和转接电极，该转接电极电连接所述导电图案以沿层压方向形成线圈图案，其中在所述线圈图案沿所述多层本体的长度方向和宽度方向的方向投影的情况中，当形成在所述线圈图案的内侧中的面积被定义为Ai并且形成在所述线圈图案的外侧的面积被定义为Ao时，满足0.40≤Ai：Ao≤1.03，并且当所述线圈图案的面积被定义为Ae并且所述多层本体的沿所述长度和宽度方向的总面积被定义为At时，满足0.13≤Ae：At≤0.78。

所述多层本体可以包括：第一磁性层，该第一磁性层与所述导电图案形成通用层；和第二磁性层，该第二磁性层插设在所述第一磁性层之间。

所述第一磁性层可以被印刷成具有等于印刷在所述第二磁性层上的所述导电图案的厚度的厚度。

所述多层芯片电子元件的长度和宽度可以分别具有2.0±0.1mm和1.6±0.1mm的范围。

所述Ai可以是所述磁性层的占据所述线圈图案的内侧的面积。

所述Ao可以是所述磁性层的占据所述线圈图案的外侧的面积。

所述线圈图案可以包括沿所述宽度方向的导电图案和沿所述长度方向的导电图案，并且沿所述宽度方向形成的边缘部分的相对于沿所述长度方向的导电图案的宽度可以窄于沿所述长度方向形成的边缘部分的相对于沿所述宽度方向的导电图案的宽度。

根据本发明的另一方面，提供一种多层芯片电子元件，该多层芯片电子元件包括：多层本体，该多层本体通过堆叠多个磁性层而形成；和导电图案，该导电图案布置在所述多个磁性层之间并且沿层压方向电连接以形成线圈图案，其中在所述线圈图案中的单个线圈图案沿所述多层本体的长度方向和宽度方向投影的情况中，当所述线圈图案内侧的所述磁性层的面积被定义为Ai并且所述线圈图案外侧的所述磁性层的面积被定义为Ao时，满足0.40≤Ai：Ao≤1.03。

当所述线圈图案的面积被定义为Ae并且所述多层本体的沿所述长度方向和宽度方向投影的总面积被定义为At时，可以满足0.13≤Ae：At≤0.78。

所述磁性层可以包括：第二磁性层，在该第二磁性层中烧制有磁性基板；和

第一磁性层，该第一磁性层通过烧制而成，并且所述第一磁性层具有施加到所述第一磁性层上的磁性物质，以使得所述第一磁性层具有等于印刷在所述第二磁性层上的所述导电图案的厚度的厚度。

所述线圈图案可以包括沿所述宽度方向的导电图案和沿所述长度方向的导电图案，并且沿所述宽度方向形成的边缘部分的相对于沿所述长度方向的导电图案的宽度可以窄于相对于沿所述宽度方向的导电图案沿所述长度方向形成的边缘部分的相对于沿所述宽度方向的导电图案的宽度。

所述多层芯片电子元件的长度和宽度可以分别具有2.0±0.1mm和1.6±0.1mm的范围。

附图说明

通过以下结合附图的详细描述，将更清楚地理解本发明的上述和其它方面、特征和其它优点，其中：

图1是根据本发明的实施例的多层芯片电感器的局部剖视立体图；

图2A至图2C是示意性地示出层叠图1的多层芯片电感器的导电图案和磁性层的情况的图；

图3是图1的多层芯片电感器的分解立体图；

图4是示出形成在图1的磁性层上的导电图案的外观的示意性平面图；

图5是沿图1的线V-V’截取的示意性剖视图；

图6是沿图1的线VI-VI’截取的示意性剖视图；以及

图7是通过沿长度和宽度方向磨光图1的多层芯片电感器而显示导电图案回转一次的情况的示意性平面图。

具体实施方式

现在将参考附图详细描述本发明的实施例。然而，应当注意，本发明的精神不限于此处所给出的实施例，并且本领域技术人员和理解本发明的人可以通过在相同的精神内添加、修改和移除部件而容易地实现包含在本发明的精神内的倒退的发明（retrogressiveinvention）或其它实施例，但上述倒退的发明或其他实施例被视为包括在本发明的精神内。

此外，本发明的范围内的全部附图中，相同附图标记将用于标示具有相同功能的相同部件。

根据本发明的实施例的多层芯片电子元件可以被适当地用作芯片电感器，在该芯片电感器中，导电图案形成在磁性层、贴片磁珠（chip bead）、芯片过滤器（chip filter）等上。

下面，将参考多层芯片电感器描述本发明的实施例。

多层芯片电感器

图1是根据本发明的实施例的多层芯片电感器的局部剖视立体图，图2A至图2C是示意性地示出层叠图1的多层芯片电感器的导电图案和磁性层的情况的视图，以及图3是图1的多层芯片电感器的分解立体图。

此外，图4是示出形成在图1的磁性层上的导电图案的外观的示意性平面图。

参考图1到图4，多层芯片电感器10可以包括多层本体15、导电图案40、磁性层62和64、和外部电极20。

通过将导电图案40印刷在磁性基板（magnetic green sheets）上并且堆叠和烧结其上形成有导电图案40的磁性基板，可以制造多层本体15。

多层本体15可以具有六面体形状。当磁性基板是多层的并且被烧结成片式形状时，由于陶瓷粉末颗粒的烧结收缩，多层本体15可能不形成为具有完全直的边的六面体形状。然而，多层本体15可以形成为具有基本为六面体的形状。

当定义六面体方向以便清楚地描述本发明的实施例时，图1中示出的L、W和T分别代表长度方向、宽度方向和厚度方向。在这里，厚度方向可以适用于具有与磁性层的堆叠方向相同的含义。

图1的实施例示出芯片电感器10，该芯片电感器具有长方体形状，其中长度方向长于宽度或厚度方向。

在这里，如图2中所示，在本实施例中，导电图案40可以印刷在磁性基板上，并且然后，可以向该磁性基板施加磁性物质并且将该磁性物质印刷在所述磁性基板上以具有等于导电图案40的厚度的厚度。就是说，在烧结之后，可以形成不同于磁性基板的单独的磁性层。在烧结之后，与导电图案40形成通用层（common layer）的磁性层可以被定义为第一磁性层64，并且在多层本体15内插在第一磁性层64之间的烧结的磁性基板可以被定义为第二磁性层62。

构造多层本体15的多个第一磁性层64和第二磁性层62处于烧结状态中，并且相邻的第一磁性层64和第二磁性层62可以成一体，从而使得该第一磁性层64和第二磁性层62之间的边界在不使用扫描电子显微镜（SEM）的情况下难以容易地确认。

同时，根据本发明的实施例的多层芯片电感器10（包括外部电极20）的尺寸可以为长度和宽度分别具有2.0±0.1mm和1.6±0.1mm的范围（2016-尺寸），并且可以形成为2016-尺寸或更小（即，多层本体的长度可以是2.1mm或更小，并且多层本体的宽度可以是1.7mm或更小）。

第一磁性层64和第二磁性层62由Ni-Cu-Zn基铁素体物质、Ni-Cu-Zn-Mg基铁素体物质，或Mn-Zn基铁素体物质形成，但本发明的实施例不限于这些物质。

参考图2A到图2C，导电图案40印刷在铁素体基板62上并且干燥（图2A），并且不同于铁素体基板62的单独的平面磁性层64通过将铁素体浆料作为浆料印刷在邻近导电图案40的空间中而形成，以便与导电图案40形成通用层。铁素体基板62和与导电图案40齐平的磁性层64形成单个多层载体60（图2B）。此外，可以堆叠多个多层载体60，以使导电图案40沿层压方向（图2C）形成线圈图案50（图4）。

当形成如上所述的多层芯片电感器10时，在导电图案40和多层载体60之间不存在台阶，这显著减小导电图案40被压下到磁性层60并且变形的现象（即使在诸如实施挤压或烧结的过程的情况中）。

如图7中所示，即使当磁性层60通过沿长度和宽度方向磨光多层芯片电感器而暴露时，导电图案的形状也以相同的厚度连续，但印刷在基板上的导电图案40的形状可以被维持原样。

导电图案40可以通过印刷使用银（Ag）作为主要成分的导电浆体而形成为具有预定厚度。导电图案40可以电连接到形成在两个端部的外部电极20。

外部电极20形成在陶瓷本体15的两个端部并且可以通过电镀选自Cu、Ni、Sn、Ag和Pd的合金而形成。然而，本发明的实施例不限于这些物质。

导电图案40可以包括引线（leads），该引线电连接到外部电极20。

参考图3，单个多层载体60a上的导电图案40a包括沿长度方向的导电图案42a和沿宽度方向的导电图案44a。导电图案40a通过形成在磁性层62a上的转接电极72和74电连接到另一多层载体60b上的导电图案40b（磁性层62a布置在导电图案40a和40b之间）以沿层压方向形成线圈图案50。

根据本发明的实施例，所有线圈图案50具有9.5次的匝数，但本发明的实施例不限于此。为了使线圈图案50具有9.5次的匝数在形成为覆盖层的顶和底的磁性层80a和80b之间设置十三个多层载体60a、60b、…、60m，在该十三个多层载体60a、60b、…、60m中，形成有导电图案40a、40b、…、40m。

本发明的实施例提供导电图案42a和44b，该导电图案42a和44b需要两个多层载体以形成一匝的线圈图案50，但本发明不限于此，并且因此，可以根据导电图案的形状需要不同数量的多层载体。

参考图4描述线圈图案50的一匝，当在形成在相同的磁性层60b上的导电图案40b中一个单个转接电极72b被定义为1并且另一转接电极74b被定义为2，导电图案40c的在层压方向上对应于2的转接电极72c被定义为3，并且磁性层60c的导电图案40c的面向1的相对点被定义为4，从1逆时针地形成一个回转（1→2→3→4），该回转可以定义为一匝。当4被定义为1’时，可以形成下一个回转（1’→2’→3’→4’）。

图5是沿图1的线V-V’截取的示意性剖视图，并且图6是沿图1的线VI-VI’截取的示意性剖视图。

图5示出图1的多层芯片电感器沿长度方向L和厚度方向T被切割，而图6示出图1的多层芯片电感器沿宽度方向W和厚度方向T被切割。

在图5和图6中的剖视图中，其中没有形成导电图案40的部分由虚线部分示出。

如图5中所示，当沿长度方向L和厚度方向T观察时，电连接到外部电极20的引线48形成在形成有导电图案40的顶部磁性层和底部磁性层上。引线48沿陶瓷本体15的长度方向暴露到短侧Ws1和Ws2并且电连接到外部电极20。

导电图案40与第一磁性层64形成通用层，并且导电图案40可以布置成在多层本体15内彼此面对，第二磁性层62位于导电图案40之间。

在这里，第一磁性层64可以印刷成具有等于导电图案40的厚度的厚度。

图7是示意性平面图，通过沿长度和宽度方向磨光图1的多层芯片电感器而显示导电图案回转一次的情况。

从图7可以理解单个线圈图案50形成在导电图案40中的详细外观。在线圈图案50中，沿宽度方向的导电图案44和沿长度方向的导电图案42通过转接电极72和74电连接。

在这里，沿多层本体15的宽度方向形成的边缘部分的相对于沿多层本体15的长度方向的导电图案42的宽度Wl可以形成为窄于沿多层本体15的长度方向形成的边缘部分的相对于沿多层本体15的宽度方向的导电图案44的宽度Ll。如图5中所示，这是为了确保位于最上方和最下方导电图案40中的延伸到外部电极20的引线48的长度。

下面的表1代表对于每一个芯片尺寸的实验结果，该实验结果关于形成在线圈图案内侧的面积Ai与形成在线圈图案外侧的面积Ao的比值Ai:Ao对多层芯片电感器的直流电阻Rdc和分层缺陷的影响。

下面的表1的芯片被设计成使得形成在线圈图案的外侧的面积（例如，图7的“Ao”）小于形成在线圈图案的内侧的面积（例如，图7的“Ai”）（即，Ai:Ao>1）以便增加电感容量。

[表1]

如表1中示出的，当芯片超过2016尺寸时，由于形成在线圈图案的外侧的面积Ao足够大，因此直流电阻Rdc不大并且不出现分层缺陷，即使是在Ai:Ao的值超过1.03的情况中。

然而，当在2016-尺寸的或更小的芯片中Ai:Ao的值超过1.03时，由于形成在线圈图案的外侧的面积Ao相对小，由于电极面积较小，直流电阻Rdc可能增大并且可能产生分层缺陷。

因此，在2016-尺寸的或更小的芯片的情况中，如同本发明的发明例，需要调节Ai:Ao的值以便降低直流电阻Rdc且防止分层缺陷，同时保证充足的电感。

在本发明的发明例中，当沿多层本体15的长度和宽度方向投影线圈图案50时，当形成在线圈图案内侧中的面积被定义为Ai并且形成在线圈图案外侧的面积被定义为Ao时，Ai:Ao可以满足0.40≤Ai:Ao≤1.03的范围。

由于Ai:Ao的值小于0.40的情况对应于线圈图案50的内部面积较小的情况，因此难以实现电感容量，而由于Ai:Ao超过1.03的情况对应于线圈图案50相对长的情况，因此直流电阻Rdc增加，并且因此，由于电极暴露而可能出现分层缺陷。

此外，根据本发明的另一发明例，当线圈图案的面积被定义为Ae并且多层本体的沿长度和宽度方向的总面积被定义为At时，Ae:At可以满足0.13≤Ae:At≤0.78。

当Ae:At小于0.13时，导电图案40的横截面积减小，并且因此，直流电阻Rdc增加，并且由导电图案40形成的线圈图案50可以分离而产生开口。此外，当Ae:At超过0.78时，可能出现分层缺陷。

实验例

根据本发明的发明例和对比例的多层芯片电感器被如下制造。准备多个磁性基板，该多个磁性基板通过将包括Ni-Zn-Cu基铁素体粉末的浆料施用到载体膜上并且干燥该浆料而制造。

接下来，通过使用格网（screen）将银（Ag）导电浆料施用到磁性基板，形成导电图案。此外，通过在导电图案周围将铁素体浆料施用到磁性基板，单个多层载体与磁性基板形成在一起以使得成为具有导电图案的通用层。

形成有导电图案的多层载体重复地层压，并且导电图案电连接，从而沿层压方向形成线圈图案。在这里，转接电极形成在磁性基板上以将上导电图案与下导电图案电连接，磁性基板在上导电图案和下导电图案之间。

在这里，多层载体为多层的并且范围在10层到20层之间，该多层载体在85℃的温度、1000kgf:cm²的压力状态下均匀地挤压。压制的芯片层合板被切割成单个芯片的形式，并且被切割的芯片通过在230℃下的空气气氛中维持40小时而经受脱粘处理（debinderprocess）。

接下来，在950℃或更低的温度下在空气气氛中烧制芯片层压件。在这种情况中，烧制的芯片的尺寸是2.0mm×1.6mm（L×W）（2016-尺寸）。

接下来，通过诸如施用外部电极，电极烧制，电镀等的过程形成外部电极。

在这里，制造多层芯片电感器的样品，从而使当沿多层本体的长度和宽度方向投影单个线圈图案时，形成在线圈图案内侧中的面积Ai、形成在线圈图案外侧的面积Ao、线圈图案的面积Ae、和沿长度和宽度方向的多层本体的总面积At多样地改变。

通过使用光学显微镜在通过沿多层本体15的长度和宽度方向磨光获得的切割横截面上实施高倍率图像拍摄并且使用计算机程序（诸如SigmaScanPro等等）分析拍摄到的高倍率图像而测得Ai,Ao,Ae和At。

下面，将参考本发明的发明例和对比例的实验数据更详细地描述本发明的实施例。

下面的表2示出通过测量根据沿长度和宽度方向切割的横截面中的Ai:Ao值的电感、直流电阻和出现分层的频率获得的结果，并且表3示出通过测量根据Ai:Ae值和Ae:At值的电感、直流电阻和出现分层的频率而获得的结果。

使用安捷伦（Agilent）4286A型电感电容电阻测量仪（LCR meter）测量电感，而使用安捷伦（Agilent）4338B型毫欧姆表（millohm meter）测量直流电阻Rdc。

[表2]

*对比例

参考表2，在Ai:Ao的值小于0.40的样品1的情况中，电感容量较低，并且在Ai:Ao的值超过1.03的样品9和10的情况中，直流电阻Rdc增加。特别地，在样品9和10的情况中，由于电极暴露而出现分层缺陷。在样品2到8（本发明的发明例）的情况中，可以保证足够的电感容量并且不发生分层。

[表3]

*对比例

参考表3，可以理解，Ae:At增加，形成在线圈图案内侧中的面积与线圈图案的面积的比值Ai:Ae和线圈图案的沿长度方向的内部长度与包括外部电极的多层芯片电感器的沿长度方向的长度的比值Fl:L减小。

此外，在Ae:At的值小于0.13的样品11的情况中，直流电阻Rdc增加并且电路中出现开口。此外，在Ae:At的值超过0.78的样品19的情况中，由电极占据的面积过度地增加，而线圈的内部面积和外部面积大大减小，这导致容量降级和分层缺陷。

如上所述，根据本发明的实施例的多层芯片电子元件，可以显著减小分层缺陷，同时增加容量（即使当其被小型化时）。

虽然已经结合实施例示出且描述了本发明，但对本领域技术人员来说将显然的是，可以做出修改和改变而不偏离如所附权利要求限定的本发明的精神和范围。

Claims (12)

1.一种多层芯片电子元件，该多层芯片电子元件包括：

多层本体，所述多层本体包括：多个磁性层，该多个磁性层上形成有导电图案；和转接电极，该转接电极电连接所述导电图案以沿层压方向形成线圈图案，所述多个磁性层包括：多个第一磁性层，该第一磁性层与所述导电图案形成通用层；和多个第二磁性层，该第二磁性层插设在所述第一磁性层之间，其中：

所述导电图案中的单个的导电图案的厚度大于所述第二磁性层中的单个的第二磁性层的厚度；

在所述线圈图案沿所述多层本体的长度方向和宽度方向投影，

所述线圈图案的内侧形成的面积被定义为Ai并且所述线圈图案的外侧形成的面积被定义为Ao，满足0.40≤Ai：Ao≤1.03，并且

所述线圈图案的面积被定义为Ae并且所述多层本体的沿所述长度方向和宽度方向的总面积被定义为At，满足0.13≤Ae：At≤0.78。

2.根据权利要求1所述的多层芯片电子元件，其中，所述第一磁性层被印刷成具有等于印刷在所述第二磁性层上的所述导电图案的厚度的厚度。

3.根据权利要求1所述的多层芯片电子元件，其中，所述多层芯片电子元件的长度和宽度分别具有2.0±0.1mm和1.6±0.1mm的范围。

4.根据权利要求1所述的多层芯片电子元件，其中，所述Ai是占据所述线圈图案的内侧的所述磁性层的面积。

5.根据权利要求1所述的多层芯片电子元件，其中，所述Ao是占据所述线圈图案的外侧的所述磁性层的面积。

6.根据权利要求1所述的多层芯片电子元件，其中，所述线圈图案包括沿所述宽度方向的导电图案和沿所述长度方向的导电图案，并且沿所述宽度方向形成的边缘部分的相对于沿所述长度方向的导电图案的宽度窄于沿所述长度方向形成的边缘部分的相对于沿所述宽度方向的导电图案的宽度。

7.一种多层芯片电子元件，所述多层芯片电子元件包括：

多层本体，该多层本体通过堆叠多个磁性层而形成；和

导电图案，该导电图案布置在所述多个磁性层之间并且沿层压方向电连接以形成线圈图案，所述多个磁性层包括：多个第一磁性层，该第一磁性层与所述导电图案形成通用层；和多个第二磁性层，该第二磁性层插设在所述第一磁性层之间，其中：

所述导电图案中的单个的导电图案的厚度大于所述第二磁性层中的单个的第二磁性层的厚度，

所述线圈图案中的单个线圈图案沿所述多层本体的长度方向和宽度方向投影，所述线圈图案内侧的所述磁性层的面积被定义为Ai并且所述线圈图案外侧的所述磁性层的面积被定义为Ao，满足0.40≤Ai：Ao≤1.03。

8.根据权利要求7所述的多层芯片电子元件，其中，当所述线圈图案的面积被定义为Ae并且所述多层本体的沿所述长度方向和宽度方向投影的总面积被定义为At时，满足0.13≤Ae：At≤0.78。

9.根据权利要求7所述的多层芯片电子元件，其中，所述磁性层包括：

第二磁性层，在该第二磁性层中烧制有磁性基板；和

第一磁性层，该第一磁性层通过烧制而成，并且所述第一磁性层具有施加到所述第一磁性层上的磁性物质，以使得所述第一磁性层具有等于印刷在所述第二磁性层上的所述导电图案的厚度的厚度。

10.根据权利要求7所述的多层芯片电子元件，其中，所述线圈图案包括沿所述宽度方向的导电图案和沿所述长度方向的导电图案，并且沿所述宽度方向形成的边缘部分的相对于沿所述长度方向的导电图案的宽度窄于沿所述长度方向形成的边缘部分的相对于沿所述宽度方向的导电图案的宽度。

11.根据权利要求7所述的多层芯片电子元件，其中，所述多层芯片电子元件的长度和宽度分别具有2.0±0.1mm和1.6±0.1mm的范围。

12.根据权利要求7所述的多层芯片电子元件，其中，所述多层本体的长度是2.1mm或更小，并且所述多层本体的宽度是1.7mm或更小。