KR20120023689A - 적층 인덕터 - Google Patents

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KR20120023689A
KR20120023689A KR1020117027919A KR20117027919A KR20120023689A KR 20120023689 A KR20120023689 A KR 20120023689A KR 1020117027919 A KR1020117027919 A KR 1020117027919A KR 20117027919 A KR20117027919 A KR 20117027919A KR 20120023689 A KR20120023689 A KR 20120023689A
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coil
magnetic
layer
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nonmagnetic
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KR1020117027919A
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켄이치로 노기
요시아키 카미야마
켄지 오카베
마사타카 코하라
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다이요 유덴 가부시키가이샤
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Abstract

직류 중첩 특성을 손상하지 않고, 인덕턴스 값(L)을 올리고, Q값의 저하를 방지하는 것이 가능한 적층 인덕터를 제공한다. 적층 인덕터(10)는, 직방체 형상의 적층체 칩(12)과 적층체 칩의 단면(端面)에 형성된 한 쌍의 외부 전극(17)을 포함하고 있다. 적층체 칩은 복수의 자성체층(13)과, 코일 도체(15)와, 비자성체층(14)을 구비한다. 비자성체층은 인접하는 자성체층의 층간으로서, 나선상 코일(118)의 외측의 영역에 외주의 4개의 각부에 4각형의 절흠부(115)가 형성되고, 절흠부에는 자성체층만으로 이루어지는 주상의 영역(112)이 형성되어 있다. 이 구성에 의해, 주상의 영역에 자속이 유도되기 때문에 자기 포화는 일어나기 어렵고, 직류 중첩 특성을 손상하지 않는다. 또한 비자성체에 형성되는 절흠부를 외부 전극에 접하게 배설하는 것으로 Q값의 개선이 수행된다.

Description

적층 인덕터{MULTILAYER INDUCTOR}
본 발명은, 예컨대 전원 회로 등의 초크 코일로서 이용할 수 있는 적층 인덕터에 관한 것이다.
예컨대, 도 12[(a): 사시도, (b): (a)의 L5-L5'의 단면도]에 도시하는 바와 같이, 적층 인덕터(29)는, 적층체 칩(22)과, 상기 적층체 칩(22)의 단면(端面)에 형성된 한 쌍의 외부 전극(27)을 포함한다. 적층체 칩(22)은, 예컨대 도 13에 요소 구성도에 도시하는 바와 같이, 평면 형상의 사각형으로 두께 방향으로 적층된 복수의 자성체층(23)과, 인접하는 자성체층(23)과 자성체층(23)의 사이에 각각 배설(配置)된 복수의 코일 패턴(213)을 포함한다. 상기 코일 패턴(213)은 서로 접속되어, 나선상(螺旋狀)의 코일(218)을 형성하고 있다. 또한 상기 코일(218)의 시단(始端) 및 종단(終端)에는 자성체층(23)의 연부(緣部)에 도달하는 인출부가 접속되어서 코일 도체를 형성하고 있다. 또한, 한 쌍의 외부 전극(27)은, 도 12에 도시하는 바와 같이, 적층체 칩(22)의 서로 대향하는 단면(端面)에 형성되어, 코일(218)의 시단 인출부(28) 및 종단 인출부(210)에 각각 접속되어 있다.
휴대형 전자 기기나 박형(薄型)의 전자 기기의 요구의 확대에 따라, 이들의 전자 기기의 전원 회로 등의 초크 코일로서 적층 인덕터가 이용되는 기회가 증가하고 있다. 그러나 종래의 적층 인덕터는, 권선(卷線) 인덕터에 비해 직류 중첩 특성이 나쁘다는 문제가 있다. 이 적층 인덕터의 직류 중첩 특성의 악화란, 통전하는 직류 전류값의 증대에 따라, 초크 코일을 구성하는 자성체에 자속 밀도의 포화가 생기는 것에 의해 인덕턴스 값이 대폭 저하해버리는 현상이다.
그로부터, 이러한 적층 인덕터에 있어서의 과제를 해결하기 위해서, 몇 개의 제안이 수행되고 있다. 예컨대, 특허문헌 1에는, 적층 인덕터에 있어서, 코일 패턴을 둘러싸는 외측 영역의 전부 혹은 일부를 비자성체로 하는 것이 기재되어 있다. 또한, 특허문헌 2에서는, 적층 인덕터에 있어서, 코일에 둘러싸여진 자로(磁路) 부분의 적어도 일부를 비자성체로 하는 것으로 자속을 감소시켜서, 인덕턴스의 중첩 특성을 개선하고, 고전류 시에 높은 인덕턴스 값을 가지는 것이 기재되어 있다.
1. 일본 공개 특허 2007-281379호 공보
2. 일본 공개 특허 평11-97245호 공보
그렇지만, 특허문헌 1의 기재와 같이, 코일 패턴의 외주의 모두를 비자성체로 한 경우나, 특허문헌 2의 기재와 같이, 코일에 둘러싸여진 자로 부분을 비자성체 세라믹스로 한 경우에는, 초기의 인덕턴스 값의 대폭적인 저하를 초래한다는 문제가 있는 것을 알았다. 또한, 인덕턴스 값을 높게 하기 위해서 특허문헌 1에 기재와 같이, 일부의 비자성체를 제거하면 상기 제거 영역에 자속이 집중하여 자기(磁氣) 포화하기 쉬워져, 직류 중첩 특성이 저하하는 경우가 있다.
본 발명은, 이러한 종래의 적층 인덕터에 있어서의 과제를 해결한다. 즉, 본 발명은 직류 중첩 특성을 손상하지 않고, 인덕턴스 값을 올리고, Q값의 저하를 방지하는 것이 가능한 적층 인덕터를 제공하는 것을 목적으로 하는 것이다.
본 발명자들은, 상기 목적을 달성하기 위해 예의 연구를 거듭한 결과, 특허문헌 1의 기재와 같이, 적층 인덕터의 주회(周回)하는 코일의 외주의 전(全) 영역에 비자성체를 넣은 상태에 있어서, 적층체 칩 안에서는 자속 밀도가 높은 영역과 낮은 영역이 생긴 것을 발견하였다. 특허문헌 1의 인덕턴스 값(L)을 높게 하기 위해서 일부의 일정 면적의 비자성체를 제거하는 것을 생각해 본다. 만일 자속 밀도가 높은 영역의 비자성체를 제거하면, 해당 영역에서는 더욱 자속 밀도가 집중하여 자기 포화 상태가 되어 쉬워져, 직류 중첩 특성은 크게 저하한다. 그러나 자속 밀도가 낮은 영역의 비자성체를 제거하면, 해당 영역에서는 자기 포화는 일어나기 어렵고, 따라서 직류 중첩 특성을 손상하지 않는다. 또한, 비자성체를 제거한 절흠부의 영역을 외부 전극에 접하도록 형성하는 것으로 Q값이 개선되는 것도 밝혀졌다.
본 발명은 이들의 지견에 기초를 두어 완성에 이른 것으로서, 본 발명에 따르면 이하의 발명이 제공된다.
[1] 전원 회로 등의 초크 코일로서 이용할 수 있는 적층 인덕터로서,
평면 형상이 4각형으로 두께 방향으로 적층된 복수의 자성체층과,
인접하는 당해[該] 자성체층 간에 각각 배설(配設)된 복수의 코일 패턴이 서로 접속되어, 나선상(螺旋狀)의 코일을 형성하는 것과 함께, 코일의 시단(始端) 및 종단(終端)에 자성체층의 연부(緣部)에 달하는 인출부(引出部)를 포함하는 코일 도체와,
인접하는 당해 자성체층의 상기 코일 패턴이 배설되는 층간(層間)으로서 나선상 코일의 외측의 영역에 배설되고, 최외주(最外周)의 4개의 각부(角部)에 절흠부(切欠部)가 형성된 비자성체층
을 포함하는 적층체 칩; 및
상기 적층체 칩의 단면(端面)에 형성되어 코일 도체의 시단 및 종단에 각각 접속된 한 쌍의 외부 전극;
을 구비하고,
상기 자성체의 적층 방향으로 평행한 변부(邊部)를 각각 포함하며 자성체층만으로 구성된 주상(柱狀)의 영역이, 코일 도체와 접촉하지 않도록, 상기 결흠부에 각각 배설되어 있는 것을 특징으로 하는 적층 인덕터.
[2] 상기 주상의 영역이 외부 전극과 접하고 있는 것을 특징으로 하는 적층 인덕터.
본 발명의 구조에 의해 적층체 칩의 4개의 각부의 자성체층 만으로 구성된 주상의 영역에는 자속이 발생하기 쉬워진다. 즉, 적층체 칩 중에서 가장 자속이 발생하기 어려운 상기 주상의 영역의 자성체 특성을 활용할 수 있게 된다. 그 결과로서 코일의 외주의 전부에 비자성체층을 배치한 종래의 적층 인덕터에 비해서 인덕턴스 값이 향상하고, 직류 중첩 특성의 저하가 거의 없고, Q값을 개선하는 것이 가능해진다.
도 1은 본 발명의 제1 실시 형태인, 최외주의 4개의 각부에 사각 형상의 절흠부가 형성된 비자성체층을 포함하는 적층 인덕터의 사시도이다.
도 2는 도 1에 도시하는 적층 인덕터의 단면도로서, 도 2의 (a)는 도 1의 L1-L1'의 단면도, 도 2의 (b)는 도 1의 L2-L2'의 단면도이다.
도 3은 도 1에 도시하는, 비자성체층의 최외주의 4개의 각부에 정방형의 절흠이 형성된 비자성체층을 포함하는 적층 인덕터의 요소 구성도이다.
도 4는 본 발명의 제2 실시 형태인, 최외주의 4개의 각부에 이등변 삼각형의 절흠이 형성된 비자성체층을 포함하는 적층 인덕터의 요소 구성도이다.
도 5는 본 발명에 대한 종래예의 하나인, 코일의 전(全) 외주에 비자성체층이 배설된 적층 인덕터의 사시도이다.
도 6은 도 5에 도시하는 적층 인덕터의 단면도로서, 도 6의 (a)는 도 5의 L3-L3'의 단면도, 도 5의 (b)는 도 5의 L4-L4'의 단면도이다.
도 7은 도 5에 도시하는, 코일의 전 외주에 비자성체층이 배설된 적층 인덕터의 요소 구성도이다.
도 8은 도 7에 도시하는 적층 인덕터의 적층면(216)에 있어서의 자속 밀도 분포를 시뮬레이션한 결과를 나타내는 도면이다.
도 9는 본 발명의 실시예, 비교예 및 종래예를, 각각의 형태를 대표하는 적층면에서 나타낸 것이며, 도 9의 (a)는 실시예 1[도 3의 적층면(116)], 도 9의 (b)는 실시예 2[도 4의 적층면(117)], 도 9(c)는 비교예 1, 도 9(d)는 종래예 1이다.
도 10은 각 형태예의 적층 인덕터에 전류를 첨가했을 때의 인덕턴스 변화율을 도시하는 도면이다.
도 11은 각 형태예의 적층 인덕터에 전류를 첨가했을 때의 인덕턴스 값을 도시하는 도면이다.
도 12는 본 발명에 대한 종래예의 하나인, 비자성체층이 배설되어 있지 않은 적층 인덕터를 도시하는 도면이며, 도 12의 (a)는 사시도, 도 12의 (b)는 도 12의 (a)의 L5-L5'의 단면도이다.
도 13은 도 12에 도시하는, 비자성체층이 배설되어 있지 않은 적층체 칩의 요소 구성도이다.
본 발명의 실시 형태의 적층 인덕터에 대해서, 도 1?도 4를 이용하여 설명한다.
(제1 실시 형태)
본 발명의 제1 실시 형태를 도 1?도 3에 도시한다. 도 1은 사시도이며, 도 2는 단면도이며, 도 2의 (a)는 도 1의 L1-L1'의 단면도, 도 2의 (b)는 도 1의 L2-L2'의 단면도이다. 도 3은 도 1에 도시하는 적층체 칩의 요소 구성도이다. 본 발명의 적층 인덕터의 제1 실시 형태는, 도 1 및 도 3에 도시하는 바와 같이, 직방체 형상의 적층체 칩(12)과 상기 적층체 칩의 단면(端面)에 형성된 한 쌍의 외부 전극(17)을 포함한다. 구체적으로는, 적층체 칩(12)은 평면 형상이 4각형으로 두께 방향으로 적층된 복수의 자성체층(13)과, 인접하는 자성체층 간(間)에 각각 배설된 복수의 코일 패턴(113)을 포함한다. 상기 코일 패턴(113)은 서로 접속되어, 나선상의 코일(118)을 형성한다. 또한 상기 코일(118)의 시단 및 종단에는 자성체층의 연부에 도달하는 인출부(18, 110)가 접속되어서 코일 도체(15)를 형성하고 있다. 그리고, 적층체 칩(12) 내의 인접하는 자성체층(13)의 상기 코일 패턴(113)이 배설되는 층간(層間)으로서, 나선상 코일(118)의 외측의 영역에는, 비자성체층(14)이 배설되어 있다. 상기 비자성체층(14)은, 자성체층과 거의 동일한 외형 크기를 가지고, 외주의 4개의 각부에 4각형의 절흠부(115)가 형성된 환상(環狀)의 형상을 하고 있다. 이 때 절흠부(115)에는 도 2의 (b)에 도시하는 바와 같이 자성체층만으로 이루어지는 주상의 영역(112)이 형성되어 있다.
적층체 칩(12)이 대향하는 2측면에는 은(銀) 페이스트의 도포에 의해 외부 전극(17)이 각각 코일의 시단와 종단과 도통하도록 설치되어 있다. 외부 전극의 표면은 2층 도금이 실시되어 있다. 적층체 칩의 주요 부분은 Ni-Zn-Cu계 페라이트 등으로 이루어지는 자성체층이며, 자성체층은 사각 형상의 자성체층의 시트를 복수 중첩하여 형성된다. 적층체 칩의 내부에는 나선상의 코일이 형성되고, 코일의 외주에 재질 Zn-Cu계 페라이트 등으로 결정되는 비자성체층이 배설되어 있다. 코일을 형성하기 위해서는, 우선 도 3과 같이 자성체층의 시트 상에 코일의 주회를 분할한 형의 코일 패턴 도체를 스크린 인쇄한다. 다음으로 자성체 시트 상의 코일 패턴을 스루홀(through hole)을 경유하여 두께 방향에 도통하여 적층해 가는 것으로, 코일이 형성된다. 코일은 거의 장방형(長方形)으로 주회하고 있다. 비자성체층은 자성체층의 시트 상의 코일 패턴의 외측 영역에 스크린 인쇄를 하여 형성한다. 코일 패턴의 외주부에는 비자성체층이 접하고 있고, 비자성체층의 외형 크기는 자성체층과 거의 동일하다. 또한 비자성체층에는 외주의 4개의 각부에 각각 정방형(正方形)의 절흠부(115)가 형성되어 있고, 이 절흠부(115)는 코일 패턴과 접하지는 않는다. 도 2의 (b)에 도시하는 바와 같이 비자성체(14)에 형성된 절흠부(115)에는, 적층체 칩에 있어서의 자성체층의 적층 방향에 평행한 변부를 포함하도록 자성체층만으로 구성된 단면(斷面) 4각형의 주상의 영역(112)이 형성되어 있다. Q값을 개선하기 위해서는, 외부 전극을 통하는 자속을 적게 하는 것이 유효한 수단이므로 외부 전극을 통하는 자속을 상기 주상의 영역에 유도할 수 있도록, 상기 주상의 영역(112)은 적어도 하나의 면에서 외부 전극과 접하도록 형성된다. 이와 같이 Q값의 개선에는, 상기 주상의 영역(112)과 외부 전극이 보다 넓은 면적으로 접하여 형성되는 것이 바람직하다고 말할 수 있다.
(제2 실시 형태)
본 발명의 제2 실시 형태를 도 4에 도시한다. 본 발명의 적층 인덕터의 제2의 실시 형태는, 도 4에 도시하는 바와 같이, 직방체 형상의 적층체 칩(12)과 상기 적층체 칩의 단면(端面)에 형성된 한 쌍의 외부 전극(17)을 포함한다. 구체적으로는, 적층체 칩(12)은, 평면 형상이 4각형으로서 두께 방향으로 적층된 복수의 자성체층(13)과, 인접하는 자성체층 간에 각각 배설된 복수의 코일 패턴(113)을 포함한다. 상기 코일 패턴(113)은 서로 접속되어, 나선상의 코일을 형성한다. 또한 상기 코일의 시단 및 종단에는 자성체층의 연부에 도달하는 인출부(18, 110)가 접속되어서 코일 도체를 형성하고 있다. 그리고, 적층체 칩(12) 내의 인접하는 자성체층(13)의 상기 코일 패턴(113)이 배설되는 층간으로서 나선상 코일의 외측의 영역에는 비자성체층(14)이 배설되어 있다. 비자성체층(14)은 자성체층과 거의 동일한 외형 크기를 가지고, 외주의 4개의 각부에 각각 삼각형의 절흠부(115)가 형성된 환상의 형상을 하고 있다. 이 때 절흠부(115)에는 자성체층만으로 이루어지는 단면(斷面) 삼각형의 주상의 영역(16)이 형성되어 있다.
적층체 칩이 대향하는 2측면에는 은 페이스트의 도포에 의해 외부 전극(17)이 각각 코일의 시단와 종단과 도통하도록 설치되어 있다. 외부 전극(17)에는 2층 도금이 실시되어 있다. 적층체 칩(12)의 주요 부분은 Ni-Zn-Cu계 페라이트 등으로 이루어지는 자성체층으로서, 자성체층은 사각 형상의 자성체층의 시트를 복수 중첩하여 형성된다. 적층체 칩의 내부에는 나선상의 코일이 형성되고, 코일의 외주에 Zn-Cu계 페라이트 등으로 이루어지는 비자성체층(14)이 배설되어 있다. 우선 도 4와 같이 자성체 시트 상에 코일의 주회를 분할한 형태의 코일 패턴 도체를 스크린 인쇄한다. 다음으로 자성체 시트 상의 코일 패턴을, 스루홀을 경유하여 두께 방향으로 도통하여 적층해 가는 것으로 코일이 형성된다. 코일은 거의 장방형으로 주회하고 있다. 비자성체층(14)은 자성체 시트 상의 코일 패턴의 외측 영역에 스크린 인쇄를 하여 형성한다. 코일 패턴의 외주부에는 비자성체층이 접하고 있고, 비자성체층의 외형 크기는 자성체층과 거의 동일하다. 비자성체층(14)에는, 외주의 4개의 각부에 각각 이등변 삼각형의 절흠부(115)가 형성되어 있고, 상기 면적은 상기 실시 형태 1의 정방형의 절흠부(115)와 동일하다. 이 절흠부(115)는 코일 패턴과 접하지 않는다. 또한, 비자성체층(14)에 형성된 절흠부(115)에는 적층체 칩에 있어서의 자성체층의 적층 방향에 평행한 변부를 포함하도록 자성체층만으로 구성된 단면(斷面) 삼각형의 주상의 영역(16)이 형성되어 있다. Q값을 개선하기 위해서는, 외부 전극을 통하는 자속을 적게 하는 것이 유효한 수단이므로, 외부 전극을 통하는 자속을 보다 많이 상기 주상의 영역(16)으로 유도하도록, 상기 주상의 영역(16)은 적어도 하나의 면에서 외부 전극(17)과 접하게 형성된다. Q값의 개선에는 상기 주상의 영역(16)과 외부 전극(17)이 보다 넓은 면적으로 접하여 형성되는 것이 바람직하다고 할 수 있다.
(종래예를 이용한 시뮬레이션)
본 발명의 효과의 메커니즘을 확인하기 위해서, 특허문헌 1에 기재와 같이, 코일의 외주의 전부에 비자성체층을 삽입한 적층 인덕터에 대해서, 시뮬레이션에 의해 적층체 칩 내의 자속 밀도 분포를 조사하였다.
시뮬레이션에서 이용한 종래예의 적층 인덕터(20)를 도 5?도 7에 도시한다. 도 5는 상기 적층 인덕터(20)의 사시도, 도 6은 상기 적층 인덕터(20)의 단면도, 도 7은 상기 적층 인덕터(20)의 요소 구성도이다.
상기 적층 인덕터(20)는, 도 5, 도 7에 도시하는 바와 같이, 직방체 형상의 적층체 칩(22)과 상기 적층체 칩의 단면(端面)에 형성된 한 쌍의 외부 전극(27)을 포함한다. 전술한 본 발명의 제1 실시 형태 및 제2 실시 형태와 마찬가지로, 구체적으로는, 적층체 칩(22)은 평면 형상이 4각형으로 두께 방향으로 적층된 복수의 자성체층(23)과, 인접하는 자성체층 간에 각각 배설된 복수의 코일 패턴(213)을 포함한다. 상기 코일 패턴(213)은 서로 접속되어서, 나선상의 코일(218)을 형성한다. 상기 코일(218)의 시단 및 종단에는 자성체층의 연부에 도달하는 인출부(28, 210)가 접속되어서 코일 도체(25)를 형성하고 있다. 그리고, 적층체 칩(22) 내의 인접하는 자성체층(23)의 상기 코일 패턴(213)이 배설되는 층간으로서, 나선상 코일(218)의 외측의 영역에는 비자성체층(24)이 배설되어 있다. 상기 비자성체층(24)은, 자성체층과 거의 동일한 외형 크기를 가지고 환상의 형상을 하고 있다. 본 발명과 다른 점은, 상기 환상의 비자성체층(24)에는, 전술한 본 발명의 제1 실시 형태 및 제2 실시 형태가 포함하는 외주의 4개의 각부에 절흠부(115)가 형성되어 있지 않고, 자성체층 만으로 이루어지는 주상의 영역(112 또는 16)이 형성되어 있지 않은 점이다.
시뮬레이션의 결과를 도 8에 도시한다. 도 8은, 도 7에 있어서 대략 C자형의 코일 패턴(213)의 외측 영역의 전부를 비자성체(24)로 한 적층체 칩 내의, 하나의 코일 패턴(213)을 포함하는 적층면[도 7의 적층면(216)]에 있어서의 자속 밀도의 고저를 명도로 나타낸 것이다. 자속 밀도가 낮은 영역일수록 명도가 높게 표시되어 있다. 또한, 자성체층의 외형 크기는 2.4× 2.4mm로서 시뮬레이션을 하였다. 도 8에 있어서 스케일의 수치는 자속 밀도를 나타내며, 단위는 T이다. 도 8로부터 명확한 바와 같이 적층체 칩의 4개의 각부의 영역(도 8의 A부 내)의 자속 밀도가 적층체 칩 내의 다른 영역의 자속 밀도에 비해 낮아져 있는 것을 알 수 있다. 또한, 코일 도체(B)에 접하는 영역의 자속 밀도가 높아져 있는 것을 알 수 있다.
이와 같이, 도 8의 적층체 칩의 4개의 각부의 자속 밀도는, 적층체 칩 내의 다른 영역의 자속 밀도에 비해서 낮아져 있으므로, 적층체 칩의 4개의 각부의 영역은 자기 포화하기 어렵다는 것을 알 수 있다.
이에 대하여, 본 발명은, 적층체 칩의 코일의 외측의 영역에 배설된 비자성체층의 최외주의 4개의 각부에 절흠부(115)를 형성하고, 여기에 자성체층만으로 구성된 주상의 영역(112 또는 16)을 코일 도체와 접촉하지 않도록 배치한 것이다. 이 구조에 의해 적층체 칩의 4개의 각부의 영역은 자속이 발생하기 쉬워지고, 지금까지 적층체 칩 내에서 자속이 발생하기 어려웠던 상기 영역의 자성체 특성을 활용할 수 있게 된다.
결과적으로 본 발명은, 코일의 외주의 모두에 비자성체층을 삽입한 종래의 적층 인덕터에 비해 인덕턴스 값이 향상하고, 직류 중첩 특성의 저하가 거의 없다는 편익을 얻을 수 있다.
여기서 만일 비자성체층의 절흠부를 도 8의 시뮬레이션 결과에서 자속 밀도가 높은 영역, 예컨대 코일 도체에 접하는 영역에 형성하여 상기 절흠부에 자성체층만으로 구성되는 주상의 영역을 설치한 구성을 생각해 본다. 이 때 상기 주상의 영역에서는 전류가 상승하면 자속 밀도가 더욱 높아져서 자기 포화하기 쉬워지기 때문에, 직류 중첩 특성은 크게 저하하게 된다.
또한, 외부 전극을 자속이 지날 때에는 외부 전극에 과전류가 생기고, 이것이 손실의 큰 요인이 되어서 Q값을 저하시킨다. 본 발명의 구성은 비자성체층의 절흠부를 외부 전극에 접하는 영역에 형성하고, 상기 절흠부에 자성체층만으로 구성된 주상의 영역을 배설하는 것이다. 도 7과 같은 종래의 구성에서는 코일의 전(全) 주위에 있는 비자성체층 때문에 자속은 적층체 칩의 외측에 누설되어 외부 전극을 통과하기 쉽다. 한편, 본 발명에서는 자성체층만으로 구성된 주상의 영역이 외부 전극에 접하고 있기 때문에, 자속은 외부 전극보다 상기 주상의 영역을 통과하기 쉬워진다. 이와 같이 하여 본 발명에서는 외부 전극을 통하는 자속이 감소하기 때문에 Q값이 개선된다.
이하, 본 발명의 실시예, 비교예 및 종래예를 이용하여 설명하지만, 본 발명은 이들의 실시예에 한정되는 것이 아니다.
(실시예 1)
우선 FeO2, CuO, ZnO, NiO를 주 재료로 하는 가소(假燒) 분쇄 후의 Ni-Zn-Cu계 페라이트 미분말(微粉末)에 에틸셀룰로오스, 테르피네올을 첨가하고 혼련(混練)하여, 슬러리를 작성하였다. 이 슬러리를 일정한 두께가 되도록 닥터 블레이드로 인출하고 건조한 것을 소정의 인쇄용 사이즈로 절단하여 자성체 시트를 만들었다. 이 자성체 시트에는 금형에 의한 펀칭이나 레이저 가공에 의한 천공(穿孔) 등의 수법에 의해 소정의 위치에 스루홀을 형성하였다. 다음으로 자성체 시트에 코일 패턴의 일부 형상을 가지는 스크린 판을 사용하여 은 페이스트를 인쇄하여 건조하였다.
비자성체 페이스트는 FeO2, CuO, ZnO를 주 재료로 하는 가소 분쇄 후의 Zn-Cu계 페라이트 미분말에 에틸셀룰로오스, 테르피네올을 첨가하여 혼련하여 작성하였다. 이 비자성체 페이스트를 상기 코일 패턴의 외측의 소정의 위치에 인쇄되도록 위치 결정을 하여 스크린 인쇄를 하였다. 이 때 비자성체의 인쇄 패턴 형상은, 코일 패턴의 외측 영역을 점유하지만, 최외주의 4개의 각부에는 각각 정방형의 절흠부가 형성되어 있다. 이 절흠부에 의해, 적층 시에 자성체층만이 연속한 주상의 영역이 형성된다. 다음으로 자성체 시트를 적층하고, 인접하는 자성체 시트의 코일 패턴이 스루홀에서 도통하여 연결되도록 프레스 압착을 하였다. 이것을 소정의 사이즈로 절단한 뒤 500℃에서 1시간 가열히여 탈(脫)바인더 처리하고, 대기로(大氣爐) 중 800?900℃에서 2시간 가열하고 소성하여 적층체 칩을 얻었다. 얻어진 적층체 칩의 대향하는 2개의 측면에 코일 인출부와 접속하도록 은 페이스트를 딥 법 등에 의해 도포하고, 대기중 약 600℃에서 1시간 가열하고 소성 처리하여 한 쌍의 은 전극층을 형성하였다. 이 은 전극층 상에 니켈 전해 배럴 도금을 실시한 후, 주석 전해 배럴 도금을 하여 은 전극층, 니켈 도금층, 주석 도금층이 이 순서대로 적층된 외부 전극(17)을 형성하여, 도 1에 도시하는 적층 인덕터(10)를 얻었다.
상기에서 얻어진 실시예 1의 적층 인덕터 시료가 주요한 각 부의 구성은 이하와 같다.
적층 인덕터 외형 크기: 길이 3.2mm× 폭 1.6mm× 높이 1.6mm
자성체층: Ni-Zn-Cu계 페라이트
비자성체층: 코일 패턴의 외주에 배설되고, 4개의 각부에는 1변 0.2mm의 정방형의 절흠이 형성되어 있다.
코일: 1 주회 치수 장변 2.0mm× 단변 1.0mm 도체폭 0.3mm
도 3에 도시한 적층면(116)을 실시예 1의 대표면으로서 도 9의 (a)에 도시한다.
(실시예 2)
우선 FeO2, CuO, ZnO, NiO를 주 재료로 하는 가소 분쇄 후의 Ni-Zn-Cu계 페라이트 미분말에 에틸셀룰로오스, 테르피네올을 첨가하고 혼련하여, 슬러리를 작성하였다. 이 슬러리를 일정한 두께가 되도록 닥터 블레이드로 인출하고 건조한 것을 소정의 인쇄용 사이즈로 절단하여 자성체 시트를 만들었다. 이 자성체 시트에는 금형에 의한 펀칭이나 레이저 가공에 의한 천공 등의 수법에 의해 소정의 위치에 스루홀을 형성해 둔다. 다음으로 자성체 시트에 코일 패턴의 일부 형상을 가지는 스크린 판을 사용하여 은 페이스트를 인쇄하여 건조하였다. 비자성체 페이스트는 FeO2, CuO, ZnO를 주 재료로 하는 가소 분쇄 후의 Zn-Cu계 페라이트 미분말에 에틸셀룰로오스, 테르피네올을 첨가하여 혼련하여 작성하였다. 이 비자성체 페이스트를 상기 코일 패턴의 외측의 소정의 위치에 인쇄되도록 위치 결정을 하여 스크린 인쇄를 하였다. 이 때 비자성체의 인쇄 패턴 형상은, 코일 패턴의 외측 영역을 점유하지만, 최외주의 4개의 각부에는 각각 이등변 삼각형의 절흠부가 형성되어 있다. 이 절흠부의 면적은 상기 실시예 1의 면적과 동일하고, 그 절흠부에 의해, 적층 시에 자성체층 만이 연속한 주상의 영역이 형성된다. 다음에 자성체 시트를 적층하고, 인접하는 자성체 시트의 코일 패턴이 스루홀에서 도통하여 연결되도록, 프레스 압착을 하였다. 이것을 소정의 사이즈로 절단한 뒤 500℃에서 1시간 가열하여 탈(脫)바인더 처리하고, 대기로 중 800?900℃에서 2시간 가열하고 소성하여 적층체 칩을 얻었다. 얻어진 적층체 칩의 대향하는 2개의 측면에 코일 인출부와 접속하도록 은 페이스트를 딥 법 등에 의해 도포하고, 대기중 약 600℃에서 1시간 가열하고 소성 처리하여 한 쌍의 은 전극층을 형성하였다. 이 은 전극층 상에 니켈 전해 배럴 도금을 실시한 뒤, 주석 전해 배럴 도금을 하여 은 전극층, 니켈 도금층, 주석 도금층이 이 순서대로 적층된 외부 전극을 형성하고, 도 4에 도시하는 적층 인덕터(11)를 얻었다.
상기에서 얻어진 실시예 2의 적층 인덕터 시료가 주요한 각 부의 구성은 이하와 같다.
적층 인덕터 외형 크기: 길이 3.2mm× 폭 1.6mm× 높이 1.6mm
자성체층: Ni-Zn-Cu계 페라이트
비자성체층: 코일 패턴의 외주에 배설되고, 4개의 각부에는 직각을 끼는 2변이 각각 약 0.28mm인 직각 이등변 삼각형의 절흠부가 각각 형성되어 있다. 또한, 절흠부의 면적은 실시예 1과 같다.
코일: 1 주회 치수 장변 2.0mm× 단변 1.0mm 도체폭 0.3mm
도 4에 도시한 적층면(117)을 실시예 2의 대표면으로서 도 9의 (b)에 도시한다.
(비교예 1)
우선 FeO2, CuO, ZnO, NiO를 주 재료로 하는 가소 분쇄 후의 Ni-Zn-Cu계 페라이트 미분말에 에틸셀룰로오스, 테르피네올을 첨가하고 혼련하여, 슬러리를 작성하였다. 이 슬러리를 일정한 두께가 되도록 닥터 블레이드로 인출하고 건조한 것을 소정의 인쇄용 사이즈로 절단하여 자성체 시트를 만들었다. 이 자성체 시트에는 금형에 의한 펀칭, 레이저 가공에 의한 천공 등의 수법에 의해 소정의 위치에 스루홀을 형성하였다. 다음으로 자성체 시트에 코일 패턴의 일부 형상을 포함하는 스크린 판을 사용하여 은 페이스트를 인쇄하여 건조하였다. 비자성체 페이스트는 FeO2, CuO, ZnO를 주 재료로 하는 가소 분쇄 후의 Zn-Cu계 페라이트 미분말에 에틸셀룰로오스, 테르피네올을 첨가하여 혼련하여 작성하였다. 이 비자성체 페이스트를 상기 코일 패턴의 외측의 소정의 위치에 인쇄되도록 위치 결정을 하여 스크린 인쇄를 하였다. 이 때 비자성체층의 인쇄 패턴 형상은, 코일 패턴의 외측 영역을 점유하지만, 코일의 직선부 4변의 대략 중앙부에는 각각 상기 실시예 1, 상기 실시예 2와 같이, 소성 후에 0.04㎟의 면적이 되는 4각형의 절흠부가 존재하고 있다. 이 절흠부는 코일 패턴의 외측 영역을 분단하도록 내측은 코일 패턴과 접하고, 외측은 자성체층의 외주에 접하여 배설된다. 절흠부에는 적층 시에 자성체층 만이 연속한 주상의 영역이 형성되어 있다. 다음으로 자성체 시트를 적층하고, 인접하는 자성체 시트의 코일 패턴이 스루홀에서 도통하여 연결되도록, 프레스 압착을 하였다. 이것을 소정의 사이즈에 절단한 뒤 500℃에서 1시간 가열하고 탈(脫)바인더 처리하고, 대기로 중 800?900℃에서 2시간 가열하고 소성하여 적층체 칩을 얻었다. 얻어진 적층체 칩의 대향하는 2측면에 코일 인출부와 접속하도록 은 페이스트를 딥 법 등에 의해 도포하고, 대기중 약 600℃에서 1시간 가열하고 소성 처리하여 한 쌍의 은 전극층을 형성하였다. 이 은 전극층 상에 니켈 전해 배럴 도금을 실시한 뒤, 주석 전해 배럴 도금을 하여 외부 전극을 형성하고, 비교예 1의 적층 인덕터(21)를 얻었다.
상기에서 얻어진 비교예 1의 적층 인덕터 시료가 주요한 각 부의 구성은 아래와 같다.
적층 인덕터 외형 크기: 길이 3.2mm× 폭 1.6mm× 높이 1.6mm
자성체 재료: Ni-Zn-Cu계 페라이트
비자성체층: 코일 패턴 외주에 배설 코일의 4변 대략 중앙부에 각각 0.04㎟의 절흠을 형성한다. 또한, 절흠부의 면적은, 상기 실시예 1, 상기 실시예 2와 동일하다.
코일: 1 주회 치수 장변 2.0mm× 단변 1.0mm 도체폭 0.3mm
비교예 1의 대표면을 도 9c에 도시한다.
(종래예 1)
우선 FeO2, CuO, ZnO, NiO를 주 재료로 하는 가소 분쇄 후의 Ni-Zn-Cu계 페라이트 미분말에 에틸셀룰로오스, 테르피네올을 첨가하고 혼련하여, 슬러리를 작성하였다. 이 슬러리를 일정한 두께가 되도록 닥터 블레이드로 인출하고 건조한 것을 소정의 인쇄용 사이즈로 절단하여 자성체 시트를 만들었다. 이 자성체 시트에는 금형에 의한 펀칭 및 레이저 가공에 의한 천공 등의 수법에 의해 소정의 위치에 스루홀을 형성해 둔다. 다음으로 자성체 시트에 코일 패턴의 일부 형상을 가지는 스크린 판을 사용하여 은 페이스트를 인쇄하고 건조하였다. 비자성체 페이스트는 FeO2, CuO, ZnO를 주 재료로 하는 가소 분쇄 후의 Zn-Cu계 페라이트 미분말에 에틸셀룰로오스, 테르피네올을 첨가하여 혼련하여 작성하였다. 이 비자성체 페이스트를 상기 코일 패턴의 외측의 소정의 위치에 인쇄되도록 위치 결정을 하여 스크린 인쇄를 하였다. 이 때 비자성체의 인쇄 패턴 형상은 도 7에 도시하는 바와 같이 절흠부는 없고, 코일 패턴의 외측 영역을 모두 점유하고 있다. 다음으로 자성체 시트를 적층 하고, 인접하는 자성체 시트의 코일 패턴이 스루홀에서 도통하여 연결되도록 위치를 정하고, 프레스 압착을 하였다. 이것을 소정의 사이즈에 절단한 후 500℃로 1시간 가열히여 탈(脫)바인더 처리하고, 대기로 중 800?900℃에서 2시간 가열하고 소성하여 적층체 칩을 얻었다. 얻어진 적층체 칩의 대향하는 2개의 측면에 코일 인출부와 접속하도록 은 페이스트를 딥 법 등에 의해 도포하고, 대기중 약 600℃에서 1시간 가열하고 소성 처리하여 한 쌍의 은 전극층을 형성하였다. 이 은 전극층 상에 니켈 전해 배럴 도금을 실시한 후, 주석 전해 배럴 도금을 하여 은 전극층, 니켈 도금층, 주석 도금층이 이 순서대로 적층된 외부 전극을 형성하고, 도 5?도 7에 도시하는 종래예 1의 적층 인덕터(20)를 얻었다.
상기에서 얻어진 종래예 1의 적층 인덕터 시료가 주요한 각 부의 구성은 이하와 같다.
적층 인덕터 외형 크기: 길이 3.2mm× 폭 1.6mm× 높이 1.6mm
자성체층: Ni-Zn-Cu계 페라이트
비자성체층: 코일 패턴 외주 전역에 배설
코일: 1주회 치수 장변 2.0mm× 단변 1.0mm 도체폭 0.3mm
도 7에 도시한 적층면(217)을 종래예 1의 대표면으로서 도 9d에 도시한다.
상기에서 얻어진 본 발명의 실시예 1, 실시예 2의 적층 인덕터 시료, 비교예 1 및 종래예 1의 적층 인덕터 시료에 대해서, 에질런트(Agilent) 사(社)의 4285A 제품을 이용하여, 적층 인덕터에 흘리는 전류를 증가시켰을 때의 인덕턴스 값을 측정하고, 초기의 인덕턴스 값에 대한 인덕턴스의 변화율을 산출하여 얻어진 결과를 도 10에 도시하였다.
도 10에 있어서, 횡축은 적층 인덕터 시료에 흘리는 전류값, 종축은 초기의 인덕턴스 값에 대한 인덕턴스의 변화율을 나타낸다. 또한, 도 10에 있어서, 일점 쇄선은 실시예 1, 실선은 실시예 2, 2점 쇄선은 비교예 1, 파선은 종래예 1을 각각 나타낸다.
도면에 도시한 바와 같이, 종래예 1에서는 비자성체층이 코일 외주 전역에 있기 때문에 인덕턴스 변화율이 가장 작다. 전류값에 대하여 인덕턴스 변화율은 거의 균일하게 저하하고, 1200mA에서 약 -16%의 인덕턴스 변화율을 나타내었다. 이에 대하여, 최외주의 4개의 각부에 절흠부가 형성된 비자성체층을 포함하는 실시예 1 및 실시예 2의 적층 인덕터 시료에서는 인덕턴스 변화율이 확대되고 있다. 전류값에 대한 인덕턴스 변화율은 200mA정도까지 다소 저하율이 크지만, 그 후는 전류값에 대하여 인덕턴스 변화율은 거의 균일하게 저하하고 있다. 실시예 1의 경우는, 1200mA에서 약 -27%의 인덕턴스 변화율, 실시예 2의 경우는, 1200mA에서 약 -22%의 인덕턴스 변화율을 나타내었다. 한편, 코일의 외주 4변의 대략 중앙부에 4각형의 절흠부가 형성된 비자성체층을 포함하는 비교예 1의 적층 인덕터 시료에서는 인덕턴스 변화율이 더욱 확대되어 있다. 비교예 1의 적층 인덕터 시료는, 전류값이 0로부터 400mA의 사이에서 약 -55%의 인덕턴스 변화율을 나타내고, 그 후 전류값에 대하여 거의 균일하게 저하하여 1200mA에서 약 -60%의 인덕턴스 변화율을 나타내었다. 비교예 1에서는 비자성체층의 절흠부를 자속 밀도가 높은 영역에 형성했기 때문에 상기 영역의 자속이 전류값 400mA까지 포화하여 직류 중첩 특성이 저하한 것으로서, 사용에는 적합하지 않은 수준이다. 이에 대하여 실시예 1, 실시예 2는 비자성체층의 절흠부가 자속 밀도의 가장 낮은 영역에 형성되어 있기 때문에, 자속은 전류값에 대하여 포화하지 않고, 즉 직류 중첩 특성이 크게 저하하지 않아 충분히 사용 가능한 수준으로 되어 있다.
도 11은, 상기에서 얻어진 본 발명의 실시예 1, 실시예 2의 적층 인덕터 시료 및 종래예 1의 적층 인덕터 시료에 대해서, 시료에 흘려보내는 전류값을 횡축에, 그 때의 적층 인덕터 시료 인덕턴스 값을 종축에 나타낸 것이다. 또한, 도 11에 있어서, 일점 쇄선은 실시예 1, 실선은 실시예 2, 파선은 종래예 1을 각각 나타낸다.
도 11에 도시한 바와 같이 본 발명의 실시예 1의 인덕터 시료에서는 시료로 흘려보내는 전류값이 300mA까지의 범위에서, 또한, 본 발명의 실시예 2의 인덕터 시료에서는 시료로 흘려보내는 전류값이 150mA까지의 범위에서, 각각 인덕턴스 값이 종래예 1과 비교하여 높아지고 있는 것을 알 수 있다. 실시예 1, 실시예 2에서는 4개의 각부에 비자성체층의 절흠부가 형성된 것에 의해, 상기 4개의 각부의 영역, 즉 적층체 칩의 자속 밀도가 낮은 영역에 자속을 유도하는 것이다. 이는 지금까지 비자성체가 균일하게, 또는 고려되지 않는 위치에 배설되어 있었기 때문에, 낮은 자속 밀도로 되어 있던 영역에 자속을 유도하여 각부의 자성체로서의 특성을 효율적으로 사용하도록 한 것이다.
각 시험 조건의 Q값의 결과를 표 1에 나타내었다. Q값은 에질런트 사(社)의 4285A 제품을 이용하여 주파수 1MHz에서 측정하였다. 표에서 명확한 바와 같이, 종래예 1에 비해 비교예 1, 실시예 1, 실시예 2의 Q값이 높다. 이들의 Q값의 차이는 외부 전극을 통과하는 자속량의 대소에 의한 것이라고 추측된다. 즉, 외부 전극을 통과하는 자속량이 많을 때는 그 자속에 따라 외부 전극에 발생하는 과전류가 손실 인자가 되기 때문에 Q값이 저하하고, 반대로 외부 전극을 통과하는 자속량이 적을 때는 Q값이 높아져서, 보다 바람직한 특성값이 된다. 종래예 1에서는 코일의 외주 전역에 비자성체층이 있기 때문에, 그 외측에 있는 외부 전극을 통과하는 자속량은 비교적 많아진다. 한편, 실시예 1, 실시예 2에서는 비자성체를 설치하지 않는 영역이 적층체 칩 내에 4개소 있고, 모두 외부 전극에 접하여 설치되어 있기 때문에, 종래예 1에서 외부 전극을 통과하고 있는 자속의 일부는 실시예 1, 실시예 2에 있어서는 비자성체를 설치하지 않는 영역을 통과하게 된다. 이와 같이 하여 실시예 1, 실시예 2에서는 외부 전극을 통과하는 자속은 종래예 1보다 작아지기 때문에 실시예 1, 실시예 2의 Q값이 종래예 1보다 높아진다.
종래예 비교예 실시예1 실시예2
Q값(1MHz에서) 20 25 27 25
또한, 비자성체를 설치하지 않는 영역이 2개소에서 외부 전극에 접하고 있는 비교예 1의 Q값은 종래예 1과 실시예 1, 실시예 2의 사이의 값이 되고 있다.
이상과 같이 본 발명의 실시예 1, 실시예 2의 결과를 종래예 1, 비교예 1과 비교하면 본 발명은, 직류 중첩 특성을 손상하지 않고, 인덕턴스 값(L)을 올리고, 더욱 Q값을 개선할 수 있었다고 할 수 있다.
10, 11: 본 발명의 적층 인덕터 20, 21, 29: 종래의 적층 인덕터
12, 22: 적층체 칩 17, 27: 외부 전극
15, 25: 코일 도체 113, 213: 코일 패턴
118, 218: 코일 18, 110, 28, 210: 코일 도체 인출부
114, 214: 스루홀 접속부 14, 24: 비자성체층
13, 23: 자성체층 16, 112: 주상의 영역
115, 215: 절흠부 116, 117, 216, 217: 적층면

Claims (2)

  1. 전원 회로 등의 초크 코일로서 이용할 수 있는 적층 인덕터로서,
    평면 형상이 4각형으로 두께 방향으로 적층된 복수의 자성체층과,
    인접하는 당해[該] 자성체층 간에 각각 배설(配設)된 복수의 코일 패턴이 서로 접속되어, 나선상(螺旋狀)의 코일을 형성하는 것과 함께, 코일의 시단(始端) 및 종단(終端)에 자성체층의 연부(緣部)에 달하는 인출부(引出部)를 포함하는 코일 도체와,
    인접하는 당해 자성체층의 상기 코일 패턴이 배설되는 층간(層間)으로서 나선상 코일의 외측의 영역에 배설되고, 최외주(最外周)의 4개의 각부(角部)에 절흠부(切欠部)가 형성된 비자성체층
    을 포함하는 적층체 칩; 및
    상기 적층체 칩의 단면(端面)에 형성되어 코일 도체의 시단 및 종단에 각각 접속된 한 쌍의 외부 전극;
    을 구비하고,
    상기 자성체의 적층 방향으로 평행한 변부(邊部)를 각각 포함하며 자성체층만으로 구성된 주상(柱狀)의 영역이, 코일 도체와 접촉하지 않도록, 상기 결흠부에 각각 배설되어 있는 것을 특징으로 하는 적층 인덕터.
  2. 제1항에 있어서,
    상기 주상의 영역이 외부 전극과 접하고 있는 것을 특징으로 하는 적층 인덕터.
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