KR101792273B1 - 적층 칩 전자부품 - Google Patents

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Abstract

본 발명의 일 실시 형태의 적층 칩 전자 부품은 2016 사이즈 이하이며, 다수의 자성체 층을 포함하는 적층 바디; 상기 적층 바디 내에서 적층방향으로 전기적으로 접속되어 코일 패턴을 이루도록 형성되는 도전 패턴; 및 적층된 자성체 층들 사이에서 상기 적층 바디의 적층면 전체에 형성되며, 두께 Tg는 1㎛≤Tg≤7㎛ 의 범위를 가지는 비자성 갭 층;을 포함하며, 상기 비자성 갭 층은 상기 자성체 층들 중 적어도 4층 이상 상기 코일 패턴의 회전 턴 수 이하의 범위의 갭 층수를 가질 수 있다.

Description

적층 칩 전자부품{Multi-layered chip electronic component}
본 발명은 적층 칩 전자부품에 관한 것이다.
적층 칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈를 제거하는 대표적인 수동소자이다.
적층 칩 타입의 인덕터는 자성체에 코일을 형성하도록 도전 패턴을 인쇄한 후 적층하여 제조될 수 있다. 이와 같은 적층 칩 인덕터는 도전 패턴이 형성된 자성체 층을 다수 적층한 구조를 가지며, 상기 적층 칩 인덕터 내의 내부 도전 패턴은 칩 내에서 코일 구조를 형성하기 위해 각 자성체층에 형성된 비아 전극에 의해 순차적으로 접속되어 목표하는 인덕턴스 및 임피던스 등의 특성을 구현한다.
최근 적층 칩 인덕터는 소형화 경향에 따라 DC 바이어스에 따른 인덕턴스(Inductance) 저하가 문제되고 있다. DC 바이어스에 따른 인덕턴스 저하를 억제하기 위해 소형화된 파워 인덕터에는 비자성 갭 층을 사용하여 자기 포화를 억제하고 있다.
상기 비자성 갭 층을 적층 칩 인덕터 내에 형성하는 것은 적층 칩 인덕터의 적층 바디의 전체 유효 투자율을 감소시켜 자화를 늦추어 주는 효과를 이용하기 위함이다.
여기서, 유효 투자율은 자성체와 비자성체의 부피비율에 의존하게 되는데, 상기 비자성 갭 층이 동일한 부피를 가지는 것을 전제로, 상기 비자성 갭 층의 두께를 크게 하고 층수를 줄이면, 도전 패턴 주변의 자성체 층에서 자속이 로컬 루프를 형성하여 부분적으로 자속 상쇄가 일어나 DC 바이어스 특성에 악영향을 끼치는 반면, 상기 비자성 갭 층의 두께를 얇게 하고 층수를 늘리면 이와 같은 로컬 루프를 가급적 억제할 수 있다.
따라서, 비자성 갭 층의 두께를 조절하여 소형화되면서도 용량 확보가 충분하며, DC 바이어스 특성이 우수한 적층 칩 인덕터의 개발이 요구되어 왔다.
일본공개공보 제2008-130736호 일본등록공보 제4725120호
본 발명의 일 실시 형태의 목적은 비자성체 층의 두께를 박층으로 조절하여 소형화되면서도 용량 확보가 충분하고, DC 바이어스 특성이 우수한 적층 칩 전자부품을 제공하는 것이다.
본 발명의 일 실시 형태의 적층 칩 전자 부품은 다수의 자성체 층을 포함하는 적층 바디; 상기 적층 바디 내에서 적층방향으로 전기적으로 접속되어 코일 패턴을 이루도록 형성되는 도전 패턴; 및 적층된 자성체 층들 사이에서 상기 적층 바디의 적층면 전체에 형성되며, 두께 Tg는 1㎛≤Tg≤7㎛ 의 범위를 가지는 비자성 갭 층;을 포함하며, 상기 비자성 갭 층의 층수는 4층 이상 상기 코일 패턴의 회전 턴 수 이하의 범위를 가질 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품에서, 상기 도전 패턴이 적층 방향으로 형성되어 규정되는 엑티브 영역 층의 두께를 Ta로, 상기 비자성 갭 층 전체의 두께를 Tg,tot로 규정할 때, 0.1≤Tg,tot/Ta≤0.5를 만족할 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 비자성 갭 층은 유전체 조성으로 된 층일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 자성체 층은 상기 도전 패턴과 동일한 층으로 형성되는 제1 자성체 층과, 상기 도전 패턴들이 전기적으로 접속되도록 하는 비아 전극을 구비하는 제2 자성체 층을 포함할 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 제1 자성체 층은 상기 비자성 갭 층일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 제2 자성체 층은 상기 비자성 갭 층을 포함할 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 비자성 갭 층은 상기 도전 패턴 사이에 배치될 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 적층 바디의 길이는 2.1mm 이하이고, 상기 적층 바디의 폭은 1.7mm 이하일 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 적층 칩 전자부품의 길이 및 폭은 2.0±0.1mm 및 1.6±0.1mm의 범위를 가질 수 있다.
다른 한편, 본 발명의 다른 일 실시 형태의 적층 칩 전자 부품은 다수의 자성체 층을 포함하는 적층 바디; 상기 다수의 자성체 층 사이에 배치되고, 적층 방향으로 전기적으로 접속되어 코일 패턴을 이루도록 형성되는 도전 패턴; 및 상기 적층 바디 내에서 다수의 층수를 가지며, 각각 1㎛ 내지 7㎛ 범위의 두께 Tg를 가지는 비자성 갭 층;을 포함할 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 비자성 갭 층은 상기 적층 바디의 적층면 전체에 형성될 수 있다.
또한, 본 발명의 일 실시 형태의 적층 칩 전자 부품의 상기 비자성 갭 층은 상기 적층 바디의 적층면 전체에 형성되고, 상기 비자성 갭 층의 층수는 4층 이상일 수 있다.
또한, 본 발명의 다른 일 실시 형태의 적층 칩 전자 부품의 상기 비자성 갭 층은 상기 자성체 층들 중 적어도 4층 이상 상기 코일 패턴의 회전 턴 수 이하의 범위의 층수를 가질 수 있다.
또한, 본 발명의 다른 일 실시 형태의 적층 칩 전자 부품에서, 상기 도전 패턴이 적층 방향으로 형성되어 규정되는 엑티브 영역 층의 두께를 Ta로, 상기 비자성 갭 층 전체의 두께를 Tg,tot로 규정할 때, 0.1≤Tg,tot/Ta≤0.5를 만족할 수 있다.
또한, 본 발명의 다른 일 실시 형태의 적층 칩 전자 부품의 상기 비자성 갭 층은 상기 자성체 층의 구성 성분의 확산이 억제되는 유전체 조성으로 된 층일 수 있다.
또한, 본 발명의 다른 일 실시 형태의 적층 칩 전자 부품의 상기 유전체 조성은 TiO2, ZrO2, Al2O3 및 ZnTiO3 중 선택된 1 이상의 조성을 가질 수 있다.
또한, 본 발명의 다른 일 실시 형태의 적층 칩 전자 부품의 상기 자성체 층은 상기 도전 패턴과 동일한 층으로 형성되는 제1 자성체 층과, 상기 도전 패턴들이 전기적으로 접속되도록 하는 비아 전극을 구비하는 제2 자성체 층을 포함할 수 있다.
또한, 본 발명의 다른 일 실시 형태의 적층 칩 전자 부품의 상기 제1 자성체 층은 상기 비자성 갭 층을 포함할 수 있다.
또한, 본 발명의 다른 일 실시 형태의 적층 칩 전자 부품의 상기 제2 자성체 층은 상기 비자성 갭 층을 포함할 수 있다.
또한, 본 발명의 다른 일 실시 형태의 적층 칩 전자 부품의 상기 비자성 갭 층은 상기 도전 패턴 사이에 배치될 수 있다.
본 발명의 일 실시 형태의 적층 칩 전자부품에 의하면, 비자성 갭 층의 두께를 조절하여 소형화되면서도 용량 확보가 충분하며, DC 바이어스 특성이 우수하다.
도 1은 본 발명의 일 실시예에 따른 적층 칩 인덕터의 개략 부분 절개 사시도.
도 2a 내지 도 2c는 비자성 갭 층을 형성하는 제1 실시예를 도시한 개략도.
도 3a 내지 도 3c는 비자성 갭 층을 형성하는 제2 실시예를 도시한 개략도.
도 4a 내지 도 4c는 비자성 갭 층을 형성하는 제3 실시예를 도시한 개략도.
도 5는 도 1의 적층 칩 인덕터의 적층 모습을 분해하여 도시한 개략 사시도.
도 6은 도 1의 자성체 층에 형성되는 도전 패턴과 비자성 갭 층의 모습을 도시한 개략 평면도.
도 7은 도 1의 Ⅶ-Ⅶ' 라인의 절단면을 도시한 개략도.
도 8은 도 1의 Ⅷ-Ⅷ' 라인의 절단면을 도시한 개략도.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 다만, 본 발명의 사상은 제시되는 실시예에 제한되지 아니하고, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 다른 구성요소를 추가, 변경, 삭제 등을 통하여, 퇴보적인 다른 발명이나 본 발명 사상의 범위 내에 포함되는 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본원 발명 사상 범위 내에 포함된다고 할 것이다.
또한, 각 실시예의 도면에 나타나는 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
본 발명의 일 실시예에 따른 적층 칩 전자 부품은 자성체 층 상에 도전 패턴이 형성되는 칩 인덕터(chip inductor), 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
이하에서는 적층 칩 인덕터를 이용하여 본 발명의 실시예를 설명하고자 한다.
적층 칩 인덕터
도 1은 본 발명의 일 실시예에 따른 적층 칩 인덕터의 개략 부분 절개 사시도이며, 도 2a 내지 도 2c는 비자성 갭 층을 형성하는 제1 실시예를 도시한 개략도이며, 도 3a 내지 도 3c는 비자성 갭 층을 형성하는 제2 실시예를 도시한 개략도이며, 도 4a 내지 도 4c는 비자성 갭 층을 형성하는 제3 실시예를 도시한 개략도이다.
도 1 내지 도 4를 참조하면, 적층 칩 인덕터(10)는 적층 바디(15), 도전 패턴(40), 자성체 층(62, 64), 비자성 갭 층(90) 및 외부 전극(20)을 포함할 수 있다.
상기 적층 바디(15)는 자성체 그린시트 상에 도전 패턴(40)을 인쇄하고, 상기 도전 패턴(40)이 형성된 자성체 그린시트를 적층한 후 소결하여 제조될 수 있다.
상기 적층 바디(15)는 육면체 형상일 수 있다. 자성체 그린 시트를 적층한 후 칩 형상으로 소결할 때, 세라믹 분말의 소결 수축으로 인하여 상기 적층 바디(15)의 외관은 완전한 직선을 가진 육면체 형상이 아닐 수 있다. 다만, 상기 적층 바디(15)는 실질적으로 육면체 형상을 가진 것으로 볼 수 있다.
본 발명의 실시예를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 여기서, 두께 방향은 자성체 층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1의 실시예는 길이 방향이 폭이나 두께 방향보다 큰 직육면체 형상을 가진 칩 인덕터(10)이다.
본 발명의 일 실시예에 따른 적층 칩 인덕터(10)의 사이즈는 외부전극(20)을 포함하는 상기 적층 바디(15)의 길이 및 폭을 각각 2.0±0.1mm 및 1.6±0.1 mm(2016 사이즈)의 범위를 가질 수 있으며, 2016 사이즈 이하(즉, 적층 바디의 길이는 2.1mm 이하이고, 상기 적층 바디의 폭은 1.7mm 이하)로 형성할 수 있다.
상기 자성체 층(62, 64)은 Ni-Cu-Zn계, Ni-Cu-Zn-Mg계, Mn-Zn계 페라이트계 재료를 이용하며, 이에 제한되는 것은 아니다.
여기서, 본 실시예의 자성체 층(62, 64)은 소결 후 도전 패턴(40)과 동일한 층을 이루는 제1 자성체 층(64)과, 상기 적층 바디(15) 내에서 적층 방향으로 인접한 도전 패턴(40) 사이에 개재되는 제2 자성체 층(62)을 포함할 수 있다.
상기 제2 자성체 층(62)은 소결 전 자성체 그린시트일 수 있으며, 제1 자성체 층(64)은 상기 자성체 그린 시트 상에 상기 도전 패턴(40)의 두께만큼 자성물질을 도포 도는 인쇄하여 형성될 수 있다.
상기 제1 자성체 층(64)과 제2 자성체 층(62)은 별도의 자성체 층으로 형성될 수 있다. 다만, 상기 적층 바디(15)를 구성하는 다수의 제1 및 제2 자성체 층(64, 62)은 소결된 상태로써, 인접하는 제1 및 제2 자성체 층(64, 62) 끼리의 경계는 주사전자현미경(SEM, Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
상기 비자성 갭 층(90)은 상기 적층 바디(15)의 자성체 층(62, 64)의 유효 투자율을 감소시켜 자화를 늦출 수 있다. 상기 자성체 층(62, 64)의 재료를 Ni-Cu-Zn계 페라이트를 사용하는 경우, 고온의 소결과정에서 자성체와 비자성체 사이의 확산에 의해 비자성 갭 층(90)이 자성체의 성질로 변경되지 않도록 유전체 조성을 사용할 수 있다.
여기서, 상기 유전체 조성은 TiO2, ZrO2, Al2O3 및 ZnTiO3 중 선택된 1 이상의 조성을 가지도록 선택될 수 있다.
이와 같은 유전체 조성을 선택함으로써, 비자성 갭 층(90)은 두께를 얇게할 수 있고 상기 비자성 갭 층(90)의 층수를 늘릴 수 있다. 이와 같이 비자성 갭 층(90)의 두께를 얇게 하고 층수를 늘리면 도전 패턴(40) 주변의 자성체 층에서 자속이 로컬 루프(local loop)를 형성하는 것을 억제하여 DC 바이어스 특성을 향상시킬 수 있다.
이하에서는 도 2 내지 도 4를 참조하여, 비자성 갭 층(90)의 형성모습을 설명하도록 한다.
도 2(a) 내지 (c)를 참조하면, 페라이트 그린 시트(62)와 비자성체 시트(90)를 적층하고(도 2(a)), 상기 페라이트 그린 시트(62) 상에 도전 패턴(40)을 인쇄하고 건조한 후(도 2(b)), 상기 도전 패턴(40)과 동일한 층을 형성하도록 상기 도전 패턴(40)의 옆 공간에 페라이트 슬러리를 페이스트(paste)로 인쇄하여 상기 페라이트 그린 시트(62)와 다른 별도의 평탄화된 자성체 층(64)를 형성한다(도 2(c)). 여기서, 페라이트 그린 시트(62)와 도전 패턴(40)과 평탄화된 자성체 층(64)은 하나의 적층 캐리어(60)를 형성할 수 있다. 상기 비자성체 시트(90)가 형성된 상기 적층 캐리어(60)는 다른 비자성체 시트가 형성된 적층 캐리어(60)나 비자성체 시트가 형성되지 않은 적층 캐리어(60)와 적층되어 상기 적층 바디(15) 내에 상기 바자성체 갭 층을 형성할 수 있다. 여기서, 상기 비자성체 시트(90)의 형성위치는 페라이트 그린 시트(62)의 적층 방향 상부 또는 하부 어디에도 형성될 수 있다.
도 3(a) 내지 도 3(c)를 참조하면, 비자성 갭 층을 형성하기 위해, 페라이트 그린 시트(62) 상에 유전체 조성을 가지는 비자성 물질을 도포하여 하나의 층을 만들고(도 3(a)), 그 위에 도전 패턴(40)을 형성하고(도 3(b)), 상기 도전 패턴(40)의 옆 공간에 페라이트 슬러리를 페이스트로 인쇄하여 평탄화된 자성체 층(64)을 형성할 수 있다(도 3(c)).
또한, 도 4(a) 내지 도 4(c)를 참조하면, 비자성 갭 층을 형성하기 위해, 페라이트 그린 시트(62) 상에 유전체 조성을 가지는 비자성 물질을 도포하되 도전패턴(40)이 형성되는 공간을 비워두고 인쇄하여 하나의 층을 만들고(도 4(a)), 도전 패턴 형성을 위해 비워둔 공간에 도전 패턴(40)을 형성하고(도 4(b)), 상기 도전 패턴(40)의 옆 공간에 페라이트 슬러리를 페이스트로 인쇄하여 평탄화된 자성체 층(64)을 형성할 수 있다(도 4(c)). 여기서, 비자성 물질의 도포는 페라이트 그린 시트(62) 위에 도전 패턴(40)을 인쇄하고, 상기 도전 패턴(40) 보다 얇은 두께로 비자성 물질을 상기 도전 패턴(40)의 옆 공간을 인쇄하고, 상기 비자성 물질의 층 상에 상기 도전 패턴(40)과 거의 동일한 두께로 평탄화된 별도의 자성체 층을 형성할 수 있다.
상기 도전 패턴(40)은 은(Ag)을 주성분으로 하는 도전 페이스트를 소정 두께로 인쇄하여 형성될 수 있다. 상기 도전 패턴(40)은 길이 방향 양 단부에 형성되는 외부 전극(20)에 전기적으로 연결될 수 있다.
상기 외부 전극(20)은 상기 세라믹 바디(15)의 길이 방향 양 단부에 형성되며, Cu, Ni, Sn, Ag 및 Pd 중에서 선택한 합금을 전기 도금하여 형성될 수 있으며, 재료는 특별히 이들로 제한되는 것은 아니다.
상기 도전 패턴(40)은 상기 외부 전극(20)과 전기적으로 접속되는 리드(48)를 구비할 수 있다.
도 5는 도 1의 적층 칩 인덕터의 적층 모습을 분해하여 도시한 개략 사시도이며, 도 6은 도 1의 자성체 층에 형성되는 도전 패턴과 비자성 갭 층의 모습을 도시한 개략 평면도이다.
도 5 및 도 6을 참조하면, 하나의 적층 캐리어(60a) 상의 상기 도전 패턴(40a)은 길이 방향의 도전 패턴(42a)와 폭 방향 도전 패턴(44a)을 포함한다. 상기 도전 패턴(40a)은 자성체 층(62a)를 사이에 두고 배치되는 다른 하나의 적층 캐리어(60b) 상의 도전 패턴(40b)과 자성체 층(62a)에 형성되는 비아 전극(72, 74)으로 전기적으로 연결되어, 적층 방향으로 코일 패턴(50)을 형성한다.
이때, 적층 캐리어 60b와 다른 적층 캐리어 60c 사이와 같이 비자성 갭 층(90b)이 있는 경우는 자성체 층(62b)에 형성되는 비아 전극(74b)과 비자성 갭 층(90b)에 있는 비아 전극(94b)과 전기적으로 도통하여 연결된다.
본 실시예의 코일 패턴(50)은 모두 6.5회의 턴 수를 가지지만, 이에 한정되는 것은 아니다. 코일 패턴(50)이 6.5회의 턴 수를 가지기 위해, 커버 층을 이루는 상부 및 하부의 자성체 층(80a, 80b) 사이에 도전 패턴(40a, 40b, ... , 40i)이 형성된 적층 캐리어(60a, 60b, ..., 60i)가 9개가 배치된다.
또한, 본 실시예에서는 상부 및 하부의 자성체 층(80a, 80b) 사이에 6개의 비자성 갭 층(90a, 90b, ..., 90f)을 가지는 경우를 도시하고 있지만, 이에 한정되는 것은 아니다.
본 실시예는 1회의 턴 수를 가지는 코일 패턴(50)을 형성하기 위해 도전 패턴(42a, 42b)이 형성된 적어도 2개 이상의 적층 캐리어가 필요하지만, 이에 한정되는 것은 아니며, 도전 패턴의 형상에 따라 다른 수의 적층 캐리어가 필요할 수 있다.
상기 비자성 갭 층(90)의 두께, Tg는 1㎛ 내지 7㎛ 범위의 두께를 가지는 박층으로 제조될 수 있다. 따라서, 박층의 비자성 갭 층(90)을 다수 배치하여 DC 바이어스 특성을 향상시킬 수 있으며, 요청되는 전기적 성능에 따라 Tg와 갭 층수를 변경할 수 있다.
Tg가 1㎛ 미만인 경우는 비자성 갭 층(90)을 형성하기 위한 시트 또는 비자성체 물질 층에 결함이 발생하여, DC 바이어스 특성이 저하될 수 있다. 또한, Tg가 7㎛ 초과인 경우는 용량을 구현하기 어렵다.
비자성 갭 층(90)은 4층 이상 상기 코일 패턴(50)의 회전 턴 수 이하의 범위의 갭 층수를 가질 수 있다.
비자성 갭 층(90)은 적층된 자성체 층들 사이에서 상기 적층 바디(15)의 적층면 전체에 형성될 수 있다. 여기서, 비자성 갭 층(90)이 적층 바디(15)의 적층면 전체에 형성이라 함은 적층 바디(15)의 단면 (도 7 및 도 8 참조) 상에서 길이 방향 또는 폭 방향의 전면에 비자성 갭 층(90)이 형성된 것을 의미하며, 비자성 갭 층(90)이 자성체 층들 사이의 일부 영역에만 형성된 경우가 아님을 의미한다.
또한, 상기 비자성 갭 층(90)이 비아 전극이나 공정 과정에서 생긴 구멍 등의 결함을 일부 포함하고 있더라도, 비자성 갭 층(90)이 적층 바디(15)의 적층면 전체에 형성된 것으로 볼 수 있다.
비자성 갭 층(90)의 층수가 4층 미만인 경우는 온도에 따라 용량이 변화할 수 있으며, DC 바이어스 특성이 저하될 수 있다. 또한, 상기 비자성 갭 층(90)의 층수가 상기 코일 패턴(50)의 턴 수를 초과하여 적층되는 경우는 적층 바디(15)의 커버층(80a, 80b)에도 상기 비자성 갭 층(90)이 형성되는 경우일 수 있으므로, 용량이 저하될 수 있다.
도 6를 참조하여, 상기 코일 패턴(50)의 1회 턴을 설명을 하면, 동일한 자성체 층(60b)에 형성되는 도전 패턴(40b)에서 하나의 비아 전극(72b)을 1로 규정하고, 다른 비아 전극(74b)를 2로 규정하고, 상기 2와 대응되는 적층 방향 하부의 도전 패턴(40c)의 하나의 비아 전극(72c)를 3으로 규정하고, 상기 1에 대향하는 자성체층(60c)의 도전 패턴(40c)의 대향 지점을 4로 규정할 때, 상기 1에서 반시계 방향으로 1회의 턴(1→2→3→4)을 이룰 때 하나의 턴으로 규정할 수 있다. 상기 4를 1'로 규정할 때, 다음 1회의 턴(1'→2'→3'→4')이 형성될 수 있다.
여기서, 상기 2의 비아 전극(74b) 하부와 3의 비아 전극(72c) 하부는 비자성 갭 층(90b, 90c) 각각에 형성된 비아 전극(94b, 94c)와 대응되어 상부 도전 패턴과 하부 도전 패턴이 전기적으로 연결될 수 있도록 한다.
도 7은 도 1의 Ⅶ-Ⅶ' 라인의 절단면을 도시한 개략도이며, 도 8은 도 1의 Ⅷ-Ⅷ' 라인의 절단면을 도시한 개략도이다.
도 1의 적층 칩 인덕터에 대하여 도 7은 길이 방향(L) 및 두께 방향(T)으로 절단하였고, 도 8은 폭(W) 및 두께(T) 방향으로 절단하였다.
도 7 및 도 8의 단면도에서, 도전 패턴(40)이 형성되지 않은 부분은 점선 부분으로 도시하였다. 점선 부분은 도전 패턴(40)이 형성된 것으로 보고 도전 패턴(40)과 자성체 층(60) 사이의 두께 등의 치수 관계를 설명한다.
도 7의 길이 방향(L) 및 두께 방향(T)에서 보는 바와 같이, 도전 패턴(40)이 형성되는 최상부 및 최하부 자성체 층에는 외부 전극(20)과 전기적으로 연결되는 리드(48)가 형성된다. 상기 리드(48)는 세라믹 바디(15)의 길이 방향의 단변(Ws1, Ws2)으로 노출되며 상기 외부 전극(20)과 전기적으로 연결된다.
상기 도전 패턴(40)은 제1 자성체 층(64)과 동일한 층을 이루며, 적층 바디(15) 내에서 제2 자성체 층(62)을 사이에 두고 대향하여 배치될 수 있다.
여기서, 상기 제1 자성체 층(64)은 상기 도전 패턴(40)의 두께만큼 인쇄되어 형성될 수 있다.
도 8의 폭(W) 및 두께 방향(T)의 단면을 참조하면, 본 발명의 실시예를 설명하기 위한 치수들이 도시되어 있다.
본 발명의 실시예에 따르면, 상기 도전 패턴(40)이 적층 방향으로 형성되어 규정되는 엑티브 영역 층의 두께를 Ta로, 상기 비자성 갭 층(90) 각각의 두께, Tga, Tgb, ..., Tgf를 합친 전체의 두께를 Tg,tot로 규정할 때, 0.1≤Tg,tot/Ta≤0.5를 만족할 수 있다.
Tg,tot/Ta가 0.1 미만인 경우는 비자성 갭 층(90)의 두께가 부족하여 DC 바이어스 특성이 저하될 수 있으며, 0.5 초과인 경우는 용량손실이 문제될 수 있다.
여기서, 비자성 갭 층(90)의 두께는 소결에 의해 층마다 완전하게 동일할 수는 없기 때문에, 비자성 갭 층(90)의 두께는 평균 두께를 의미할 수 있다.
상기 비자성 갭 층(90)의 두께는 도 8과 같이 적층 바디(15)의 폭(W) 및 두께(T) 방향 단면을 주사전자현미경(SEM, Scanning Electron Microscope)로 이미지를 스캔하여 측정할 수 있다. 예를 들어, 상기 적층 바디(15)의 길이 방향(L)의 중심부에서 절단한 폭 및 두께 방향(W-T) 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 추출된 임의의 적층 바디(15)에 대해서, 비자성 갭 층(90)을 폭 방향으로 등 간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
또한, 도 7과 같이 비자성 갭 층(90)의 두께는 폭 방향(W)의 중심부에서 길이 및 두께 방향(L-T) 단면을 주사전자현미경으로 스캔한 이미지에서도 측정할 수 있다.
여기서, 적층 바디(15)의 폭 방향(W) 또는 길이 방향(L)의 중심부는 상기 적층 바디(15)의 폭 방향(W) 또는 길이 방향(L)의 센터 지점에서 상기 적층 바디(15)의 폭 또는 길이의 30% 범위 내의 지점으로 규정할 수 있다.
실험예
본 발명의 실시예와 비교예에 따른 적층 칩 인덕터는 하기와 같이 제작되었다. Ni-Zn-Cu계 페라이트 파우더를 포함하는 슬러리를 캐리어 필름(carrier film) 상에 도포하고 건조하여 제조된 복수 개의 자성체 그린 시트를 마련한다.
다음으로, 상기 자성체 그린 시트 상에 스크린을 이용하여 은(Ag) 도전성 페이스트를 도포하여 도전 패턴들을 형성한다. 그리고, 상기 도전 패턴과 동일한 층이 되도록 상기 도전 패턴 주위의 상기 자성체 그린 시트 상에 페라이트 슬러리를 도포하여 상기 자성체 그린 시트와 함께 하나의 적층 캐리어를 형성한다.
도전 패턴이 형성된 적층 캐리어를 반복하여 적층하되, 상기 도전 패턴이 전기적으로 접속되어 적층 방향으로 코일 패턴을 가지도록 한다. 또한, 적층 캐리어 사이에 필요한 수의 박층의 비자성 시트를 적층하여 도체 패턴 사이에 비자성 갭 층을 형성할 수 있다.
여기서, 상기 자성체 그린 시트와 비자성 시트에는 비아 전극이 형성되어 상기 자성체 그린 시트와 비자성 시트를 사이에 두고 상부 도전 패턴과 하부 도전 패턴은 전기적으로 접속될 수 있다.
여기서, 상기 적층 캐리어를 10층 내지 20층의 범위 내에서 적층하고, 이 적층체를 85℃에서 1000kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다. 압착이 완료된 칩 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230℃, 40시간 유지하여 탈바인더를 진행하였다.
이후, 950℃ 이하에의 대기 분위기에서 소성하였다. 이때, 소성 후 칩 사이즈는 2.0 mm×1.6mm(L×W), 즉, 2016 사이즈로 제작하였다.
다음으로, 도금 등의 공정을 거쳐 외부 전극을 형성하였다.
여기서, 상기 적층 칩 인덕터의 시료들은 폭 및 두께 방향(W-T) 단면에서 비자성 갭 층의 두께 Tg, 비자성 갭 층의 개수 n, 엑티브 층의 두께에 대한 전체 비자성체 갭 층의 두께 nTg/Ta, 코일 패턴의 턴 수가 다양하도록 제작되었다.
상기 Tg, Ta는 상기 적층 바디(15)의 중심부까지 연마하여 얻은 절개된 단면을 광학 현미경으로 고배율 이미지 촬영을 하고, 촬영된 고배율 이미지를 시그마 스캔 프로(SigmaScan Pro) 등과 같은 컴퓨터 프로그램으로 분석하여 측정하였다.
이하에서는 본 발명의 실시예와 비교예의 실험 데이터를 참조하여 본 발명의 실시예를 보다 구체적으로 설명하기로 한다.
아래의 표 1은 Tg, Tg의 개수 n, Ta의 변화에 따른 인덕턴스, DC 저항, 허용전류의 변화를 측정한 것이다.
시료 NO. Tg
(㎛)		 n
(개수)		 nTg/Ta 코일 패턴의 턴 수
(개수)		 인덕턴스(목표 인덕턴스 대비)
(%)		 Rdc
(Ω)		 허용전류
(㎃)
1* 0.7 8 0.091 8 143 105 140
2 1.1 8 0.136 8 119 103 168
3 2.3 8 0.247 8 108 110 185
4 3.5 8 0.333 8 95 108 211
5 5.1 8 0.417 8 87 106 230
6 6.9 8 0.496 8 81 102 245
7* 8.1 8 0.536 8 75 109 267
8* 3.5 3 0.13 8 127 - 145
9 3.5 4 0.17 8 115 - 172
10 3.5 5 0.21 8 112 - 179
11 3.5 6 0.25 8 108 - 185
12 3.5 8 0.33 8 95 - 211
13* 3.5 10 0.42 8 78 - 262
* 비교예
여기서, 인덕턴스(L)는 Agilent 4286A 모델의 LCR meter를 이용하여 측정하였다. 그리고, DC 저항은 Agilent 4338B 모델의 milliohm meter를 이용하여 측정하였고, 허용전류는 DC 바이어스 전류를 걸었을 때 용량이 초기치의 70% 수준으로 감소하는 DC 바이어스 전류로 측정하였다.
표 1을 참조하면, Tg가 1㎛ 미만인 경우의 시료 1은 갭 층의 두께가 너무 얇아서 제대로 비자성 갭 층의 역할을 하지 못하기 때문에 초기 용량은 높지만 허용전류가 낮은 수준으로 얻어졌다. Tg가 7㎛ 초과인 경우의 시료 7은 용량을 구현하기 어렵다.
비자성 갭 층의 층수가 4층 미만인 경우의 시료 8은 갭 층의 수가 부족하여 비자성 갭의 역할을 제대로 하지 못하기 때문에 초기 용량은 높지만 허용전류가 낮은 수준으로 얻어졌다. 상기 비자성 갭 층의 층수가 상기 코일 패턴의 턴 수를 초과하여 적층되는 경우는 용량이 저하될 수 있다.
nTg/Ta가 0.1 미만인 경우의 시료 1은 비자성 갭 층의 부피 분율이 너무 작아서 DC 바이어스 특성이 저하될 수 있으며 0.5 초과인 경우의 시료 8은 용량 손실이 문제될 수 있다.
10: 적층 칩 인덕터 20: 외부 전극
40: 도전 패턴 60: 자성체 층
80a, 80b: 커버층

Claims (21)

  1. 다수의 자성체 층을 포함하는 적층 바디;
    상기 적층 바디 내에서 적층방향으로 전기적으로 접속되어 코일 패턴을 이루도록 형성되는 도전 패턴; 및
    적층된 자성체 층들 사이에서 상기 적층 바디의 적층면 전체에 형성되는 비자성 갭 층;을 포함하며,
    상기 비자성 갭 층의 층수는 4층 이상 상기 코일 패턴의 회전 턴 수 이하의 범위를 가지고,
    상기 적층 바디의 상부 영역과 하부 영역의 각각은 적어도 2 개 이상의 비자성 갭층을 포함하고,
    상기 적층 바디의 상부 영역과 하부 영역 사이의 중앙 영역은 비자성 갭층의 개입이 없이 서로 인접한 도전 패턴과 자성체 층을 포함하고,
    상기 도전 패턴이 적층 방향으로 형성되어 규정되는 엑티브 영역 층의 두께를 Ta로, 상기 비자성 갭 층 전체의 두께를 Tg,tot로 규정할 때, 0.1≤Tg,tot/Ta≤0.5를 만족하는, 적층 칩 전자부품.
  2. 삭제
  3. 제1항에 있어서,
    상기 비자성 갭 층은 유전체 조성으로 된 층인 적층 칩 전자부품.
  4. 제1항에 있어서,
    상기 자성체 층은 상기 도전 패턴과 동일한 층으로 형성되는 제1 자성체 층과,
    상기 도전 패턴들이 전기적으로 접속되도록 하는 비아 전극을 구비하는 제2 자성체 층을 포함하는 적층 칩 전자부품.
  5. 제4항에 있어서,
    상기 제1 자성체 층은 상기 비자성 갭 층을 포함하는 적층 칩 전자부품.
  6. 제4항에 있어서,
    상기 제2 자성체 층은 상기 비자성 갭 층을 포함하는 적층 칩 전자부품.
  7. 제1항에 있어서,
    상기 비자성 갭 층은 상기 도전 패턴 사이에 배치되는 적층 칩 전자부품.
  8. 제1항에 있어서,
    상기 적층 바디의 길이는 2.1mm 이하이고, 상기 적층 바디의 폭은 1.7mm 이하인 적층 칩 전자부품.
  9. 제1항에 있어서,
    상기 적층 칩 전자부품의 길이 및 폭은 2.0±0.1mm 및 1.6±0.1mm의 범위를 가지는 적층 칩 전자부품.
  10. 다수의 자성체 층을 포함하는 적층 바디;
    상기 다수의 자성체 층 사이에 배치되고, 적층 방향으로 전기적으로 접속되어 코일 패턴을 이루도록 형성되는 도전 패턴; 및
    상기 적층 바디 내에서 다수의 층수를 가지며, 비자성 갭 층;을 포함하고,
    상기 적층 바디의 상부 영역과 하부 영역의 각각은 적어도 2 개 이상의 비자성 갭층을 포함하고,
    상기 적층 바디의 상부 영역과 하부 영역 사이의 중앙 영역은 비자성 갭층의 개입이 없이 서로 인접한 도전 패턴과 자성체 층을 포함하고,
    상기 도전 패턴이 적층 방향으로 형성되어 규정되는 엑티브 영역 층의 두께를 Ta로, 상기 비자성 갭 층 전체의 두께를 Tg,tot로 규정할 때, 0.1≤Tg,tot/Ta≤0.5를 만족하는, 적층 칩 전자부품.
  11. 제10항에 있어서,
    상기 비자성 갭 층은 상기 자성체 층들 중 적어도 4층 이상 상기 코일 패턴의 회전 턴 수 이하의 범위의 층수를 가지는 적층 칩 전자부품.
  12. 제10항에 있어서,
    상기 비자성 갭 층은 상기 적층 바디의 적층면 전체에 형성되는 적층 칩 전자부품.
  13. 제10항에 있어서,
    상기 비자성 갭 층은 상기 적층 바디의 적층면 전체에 형성되고, 상기 비자성 갭 층의 층수는 4층 이상인 적층 칩 전자부품.
  14. 삭제
  15. 제10항에 있어서,
    상기 비자성 갭 층은 상기 자성체 층의 구성 성분의 확산이 억제되는 유전체 조성으로 된 층인 적층 칩 전자부품.
  16. 제15항에 있어서,
    상기 유전체 조성은 TiO2, ZrO2, Al2O3 및 ZnTiO3 중 선택된 1 이상의 조성을 가지는 적층 칩 전자부품.
  17. 제10항에 있어서,
    상기 자성체 층은 상기 도전 패턴과 동일한 층으로 형성되는 제1 자성체 층과,
    상기 도전 패턴들이 전기적으로 접속되도록 하는 비아 전극을 구비하는 제2 자성체 층을 포함하는 적층 칩 전자부품.
  18. 제17항에 있어서,
    상기 제1 자성체 층은 상기 비자성 갭 층을 포함하는 적층 칩 전자부품.
  19. 제17항에 있어서,
    상기 제2 자성체 층은 상기 비자성 갭 층을 포함하는 적층 칩 전자부품.
  20. 제10항에 있어서,
    상기 비자성 갭 층은 상기 도전 패턴 사이에 배치되는 적층 칩 전자부품.
  21. 제1항 또는 제10항에 있어서, 상기 비자성 갭층의 두께 Tg는 1㎛≤Tg≤7㎛ 의 범위를 가지는 적층 칩 전자부품.

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