JP2014003265A - 積層チップ電子部品 - Google Patents

Abstract

【課題】本発明は、積層チップ電子部品に関する。
【解決手段】本発明の一実施例による積層チップ電子部品は２０１６サイズ以下であり、複数の磁性体層を含む積層本体と、上記積層本体内で、積層方向に電気的に接続されてコイルパターンをなすように形成される導電パターンと、積層された磁性体層の間で上記積層本体の積層面全体に形成され、厚さＴｇは１μｍ≦Ｔｇ≦７μｍの範囲を有する非磁性ギャップ層と、を含み、上記非磁性ギャップ層は、上記磁性体層のうち少なくとも４層以上、上記コイルパターンのターン数以下の範囲のギャップ層数を有することができる。
【選択図】図１

Description

本発明は、積層チップ電子部品に関する。

積層チップ電子部品の一つであるインダクタ（ｉｎｄｕｃｔｏｒ）は、抵抗、キャパシタとともに、電子回路を構成してノイズを除去する代表的な受動素子である。

積層チップタイプのインダクタは、磁性体にコイルが形成されるように導電パターンを印刷した後、積層して製造することができる。このような積層チップインダクタは、導電パターンが形成された磁性体層を複数積層した構造を有しており、上記積層チップインダクタ内の内部導電パターンは、チップ内でコイル構造を形成するために、各磁性体層に形成されたビア電極によって順に接続され、目標とするインダクタンス及びインピーダンスなどの特性を具現する。

最近、積層チップインダクタの小型化の傾向により、ＤＣバイアスによるインダクタンス（Ｉｎｄｕｃｔａｎｃｅ）の低下が問題となっている。ＤＣバイアスによるインダクタンスの低下を抑制するために、小型化されたパワーインダクタには非磁性ギャップ層を用いて磁気飽和を抑制している。

上記非磁性ギャップ層を積層チップインダクタ内に形成する目的は、積層チップインダクタの積層本体の全体有効透磁率を減少させ、磁化を遅らせる効果を利用するためである。

ここで、有効透磁率は磁性体と非磁性体の体積比率に依存するが、上記非磁性ギャップ層が同一の体積を有することを前提として、上記非磁性ギャップ層の厚さを大きくして層数を減らすと、導電パターンの周辺の磁性体層で磁束がローカルループを形成して部分的に磁束相殺が発生し、ＤＣバイアス特性に悪影響を与える反面、上記非磁性ギャップ層の厚さを薄くして層数を増やすと、このようなローカルループをできるだけ抑制することができる。

従って、非磁性ギャップ層の厚さを調節することにより、小型化されながらも容量確保が十分であり、ＤＣバイアス特性に優れた積層チップインダクタの開発が求められてきた。

特開２００８−１３０７３６号公報 特許第４７２５１２０号公報

本発明の一の目的は、非磁性体層の厚さを薄層に調節することにより、小型化されながらも容量確保が十分であり、ＤＣバイアス特性に優れた積層チップ電子部品を提供することにある。

本発明の一例による積層チップ電子部品は、複数の磁性体層を含む積層本体と、上記積層本体内で、積層方向に電気的に接続されてコイルパターンをなすように形成される導電パターンと、積層された磁性体層の間で上記積層本体の積層面全体に形成され、厚さＴｇは１μｍ≦Ｔｇ≦７μｍの範囲を有する非磁性ギャップ層と、を含み、上記非磁性ギャップ層の層数は、４層以上、上記コイルパターンのターン数以下の範囲を有することができる。

また、本発明の一例による積層チップ電子部品において、上記導電パターンが積層方向に形成されて規定されるアクティブ領域層の厚さをＴａ、上記非磁性ギャップ層全体の厚さをＴｇ_ｔｏｔと規定したときに、０．１≦Ｔｇ_ｔｏｔ／Ｔａ≦０．５を満たすことができる。

また、本発明の一例による積層チップ電子部品の上記非磁性ギャップ層は、誘電体組成からなる層であることができる。

また、本発明の一例による積層チップ電子部品の上記磁性体層は、上記導電パターンと同一の層に形成される第１磁性体層と、上記導電パターンが電気的に接続されるようにするビア電極を備える第２磁性体層と、を含むことができる。

また、本発明の一例による積層チップ電子部品の上記第１磁性体層は、上記非磁性ギャップ層を含むことができる。

また、本発明の一例による積層チップ電子部品の上記第２磁性体層は、上記非磁性ギャップ層を含むことができる。

また、本発明の一例による積層チップ電子部品の上記非磁性ギャップ層は、上記導電パターンの間に配置されることができる。

また、本発明の一例による積層チップ電子部品の上記積層本体の長さは２．１ｍｍ以下であり、上記積層本体の幅は１．７ｍｍ以下であることができる。

また、本発明の一例による積層チップ電子部品の上記積層チップ電子部品の長さ及び幅は、２．０±０．１ｍｍ及び１．６±０．１ｍｍの範囲を有することができる。

一方、本発明の他の一例による積層チップ電子部品は、複数の磁性体層を含む積層本体と、上記複数の磁性体層の間に配置され、積層方向に電気的に接続されてコイルパターンをなすように形成される導電パターンと、上記積層本体内で複数の層数を有し、それぞれ１μｍ〜７μｍの範囲の厚さＴｇを有する非磁性ギャップ層と、を含むことができる。

また、本発明の一例による積層チップ電子部品の上記非磁性ギャップ層は、上記積層本体の積層面全体に形成されることができる。

また、本発明の一例による積層チップ電子部品の上記非磁性ギャップ層は、上記積層本体の積層面全体に形成され、上記非磁性ギャップ層の層数は４層以上であることができる。

また、本発明の他の例による積層チップ電子部品の上記非磁性ギャップ層は、上記磁性体層のうち少なくとも４層以上、上記コイルパターンのターン数以下の範囲の層数を有することができる。

また、本発明の他の例による積層チップ電子部品において、上記導電パターンが積層方向に形成されて規定されるアクティブ領域層の厚さをＴａ、上記非磁性ギャップ層全体の厚さをＴｇ_ｔｏｔと規定したときに、０．１≦Ｔｇ_ｔｏｔ／Ｔａ≦０．５を満たすことができる。

また、本発明の他の例による積層チップ電子部品の上記非磁性ギャップ層は、上記磁性体層の構成成分の拡散が抑制される誘電体組成からなる層であることができる。

また、本発明の他の例による積層チップ電子部品の上記誘電体組成は、ＴｉＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３及びＺｎＴｉＯ_３から選択された一つ以上の組成を有することができる。

また、本発明の他の例による積層チップ電子部品の上記磁性体層は、上記導電パターンと同一の層に形成される第１磁性体層と、上記導電パターンが電気的に接続されるようにするビア電極を備える第２磁性体層と、を含むことができる。

また、本発明の他の例による積層チップ電子部品の上記第１磁性体層は、上記非磁性ギャップ層を含むことができる。

また、本発明の他の例による積層チップ電子部品の上記第２磁性体層は、上記非磁性ギャップ層を含むことができる。

また、本発明の他の例による積層チップ電子部品の上記非磁性ギャップ層は、上記導電パターンの間に配置されることができる。

本発明の一例による積層チップ電子部品は、非磁性ギャップ層の厚さを調節することにより、小型化されながらも容量確保が十分であり、ＤＣバイアス特性に優れる。

本発明の一実施例による積層チップインダクタの概略部分切開斜視図である。 非磁性ギャップ層を形成する第１実施例を示す概略図である。 非磁性ギャップ層を形成する第１実施例を示す概略図である。 非磁性ギャップ層を形成する第１実施例を示す概略図である。 非磁性ギャップ層を形成する第２実施例を示す概略図である。 非磁性ギャップ層を形成する第２実施例を示す概略図である。 非磁性ギャップ層を形成する第２実施例を示す概略図である。 非磁性ギャップ層を形成する第３実施例を示す概略図である。 非磁性ギャップ層を形成する第３実施例を示す概略図である。 非磁性ギャップ層を形成する第３実施例を示す概略図である。 図１の積層チップインダクタの積層形態を分解して示す概略斜視図である。 図１の磁性体層に形成される導電パターンと非磁性ギャップ層を示す概略平面図である。 図１のVII−VII’線に沿った切断面を示す概略図である。 図１のVIII−VIII’線に沿った切断面を示す概略図である。

以下、図面を参照して本発明の具体的な実施例を詳細に説明する。但し、本発明の思想は提示される実施例に制限されず、本発明の思想を理解する当業者は同一の思想の範囲内で他の構成要素の追加、変更、削除等によって、退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施例を容易に提案することができ、これも本発明の思想の範囲内に含まれる。

また、各実施例の図面に示す同一の思想の範囲内における機能が同一の構成要素は、同一の参照符号を用いて説明する。

本発明の一実施例による積層チップ電子部品は、磁性体層上に導電パターンが形成されるチップインダクタ（ｃｈｉｐ ｉｎｄｕｃｔｏｒ）、チップビーズ（ｃｈｉｐ ｂｅａｄｓ）、チップフィルタ（ｃｈｉｐ ｆｉｌｔｅｒ）などに適宜応用されることができる。

以下、積層チップインダクタを利用して本発明の実施例を説明する。

積層チップインダクタ

図１は本発明の一実施例による積層チップインダクタの概略部分切開斜視図であり、図２ａから図２ｃは非磁性ギャップ層を形成する第１実施例を示す概略図であり、図３ａから図３ｃは非磁性ギャップ層を形成する第２実施例を示す概略図であり、図４ａから図４ｃは非磁性ギャップ層を形成する第３実施例を示す概略図である。

図１から図４を参照すると、積層チップインダクタ１０は、積層本体１５と、導電パターン４０と、磁性体層６２、６４と、非磁性ギャップ層９０と、外部電極２０と、を含むことができる。

上記積層本体１５は、磁性体グリーンシート上に導電パターン４０を印刷し、上記導電パターン４０が形成された磁性体グリーンシートを積層した後、焼結することにより製造することができる。

上記積層本体１５は六面体形状であることができる。磁性体グリーンシートを積層してからチップ形状に焼結する際、セラミック粉末の焼結収縮によって上記積層本体１５の外観は完全な直線を有する六面体形状ではない。但し、上記積層本体１５は、実質的に六面体形状を有するとみなすことができる。

本発明の実施例を明確に説明するために六面体の方向を定義すると、図１に示されたＬ、Ｗ及びＴはそれぞれ、長さ方向、幅方向、厚さ方向を示す。ここで、厚さ方向は磁性体層が積層された積層方向と同一の概念で用いられることができる。

図１の実施例は、長さ方向が幅方向または厚さ方向より大きい直方体状を有するチップインダクタ１０に関するものである。

本発明の一実施例による積層チップインダクタ１０のサイズは、外部電極２０を含む上記積層本体１５の長さ及び幅がそれぞれ２．０±０．１ｍｍ及び１．６±０．１ｍｍ（２０１６サイズ）の範囲を有することができ、２０１６サイズ以下（即ち、積層本体の長さが２．１ｍｍ以下、上記積層本体の幅が１．７ｍｍ以下）に形成することができる。

上記磁性体層６２、６４は、Ｎｉ−Ｃｕ−Ｚｎ系、Ｎｉ−Ｃｕ−Ｚｎ−Ｍｇ系、Ｍｎ−Ｚｎ系のフェライト系材料を用いることができるが、これに制限されるものではない。

ここで、本実施例による磁性体層６２、６４は、焼結後に導電パターン４０と同一の層をなす第１磁性体層６４と、上記積層本体１５内で積層方向に隣接した導電パターン４０の間に介在される第２磁性体層６２と、を含むことができる。

上記第２磁性体層６２は焼結前に磁性体グリーンシートであることができ、第１磁性体層６４は、上記磁性体グリーンシート上に磁性物質を上記導電パターン４０の厚さだけ塗布または印刷して形成することができる。

上記第１磁性体層６４と第２磁性体層６２は、別の磁性体層に形成されることができる。但し、上記積層本体１５を構成する複数の第１及び第２磁性体層６４、６２は焼結された状態であり、隣接する第１及び第２磁性体層６４、６２同士の境界は走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認することが困難であるほど一体化されることができる。

上記非磁性ギャップ層９０は、上記積層本体１５の磁性体層６２、６４の有効透磁率を減少させて磁化を遅らせることができる。上記磁性体層６２、６４の材料としてＮｉ−Ｃｕ−Ｚｎ系フェライトを用いる場合、高温の焼結過程で磁性体と非磁性体との間の拡散によって非磁性ギャップ層９０が磁性体の性質に変わらないように、誘電体組成を用いることができる。

ここで、上記誘電体組成は、ＴｉＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３及びＺｎＴｉＯ_３から選択された一つ以上の組成を有するように選択されることができる。

このような誘電体組成を選択することにより、非磁性ギャップ層９０の厚さを薄くすることができ、上記非磁性ギャップ層９０の層数を増やすことができる。このように非磁性ギャップ層９０の厚さを薄くして層数を増やすと、導電パターン４０の周辺の磁性体層で磁束がローカルループ（ｌｏｃａｌ ｌｏｏｐ）を形成することを抑制して、ＤＣバイアス特性を向上させることができる。

以下、図２から図４を参照して、非磁性ギャップ層９０の形成について説明する。

図２ａから図２ｃを参照すると、フェライトグリーンシート６２と非磁性体シート９０を積層し（図２ａ）、上記フェライトグリーンシート６２上に導電パターン４０を印刷して乾燥した後（図２ｂ）、上記導電パターン４０と同一の層をなすように、上記導電パターン４０の隣の空間にフェライトスラリーをペースト（ｐａｓｔｅ）で印刷することにより、上記フェライトグリーンシート６２とは別の平坦化された磁性体層６４を形成する（図２ｃ）。ここで、フェライトグリーンシート６２、導電パターン４０及び平坦化された磁性体層６４は、一つの積層キャリア６０をなすことができる。上記非磁性体シート９０が形成された上記積層キャリア６０は、他の非磁性体シートが形成された積層キャリア６０や非磁性体シートが形成されていない積層キャリア６０と積層されて、上記積層本体１５内に上記非磁性体ギャップ層を形成することができる。ここで、上記非磁性体シート９０の形成位置は、フェライトグリーンシート６２の積層方向の上部または下部の何れに形成されてもよい。

図３ａから図３ｃを参照すると、非磁性ギャップ層を形成するために、フェライトグリーンシート６２上に誘電体組成を有する非磁性物質を塗布して一つの層を形成し（図３ａ）、その上に導電パターン４０を形成した後（図３ｂ）、上記導電パターン４０の隣の空間にフェライトスラリーをペーストで印刷することにより、平坦化された磁性体層６４を形成することができる（図３ｃ）。

また、図４ａから図４ｃを参照すると、非磁性ギャップ層を形成するために、まず、フェライトグリーンシート６２上に誘電体組成を有する非磁性物質を塗布するが、この際、導電パターン４０が形成される空間を空けて印刷することにより一つの層を形成する（図４ａ）。次に、導電パターンの形成のために空けておいた空間に導電パターン４０を形成し（図４ｂ）、上記導電パターン４０の隣の空間にフェライトスラリーをペーストで印刷することにより、平坦化された磁性体層６４を形成することができる（図４ｃ）。ここで、非磁性物質の塗布は、フェライトグリーンシート６２上に導電パターン４０を印刷し、上記導電パターン４０より薄い厚さに非磁性物質を上記導電パターン４０の隣の空間に印刷し、上記非磁性物質の層上に上記導電パターン４０とほぼ同一の厚さに平坦化された別の磁性体層を形成することを意味する。

上記導電パターン４０は、銀（Ａｇ）を主成分とする導電ペーストを所定厚さに印刷して形成することができる。上記導電パターン４０は、長さ方向の両端部に形成される外部電極２０に電気的に連結されることができる。

上記外部電極２０は、上記積層本体１５の長さ方向の両端部に形成され、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ及びＰｄから選択された合金を電気メッキして形成することができるが、その材料が特にこれらに制限されるものではない。

上記導電パターン４０は、上記外部電極２０と電気的に接続されるリード４８を備えることができる。

図５は図１の積層チップインダクタの積層形態を分解して示す概略斜視図であり、図６は図１の磁性体層に形成される導電パターンと非磁性ギャップ層を示す概略平面図である。

図５及び図６を参照すると、一つの積層キャリア６０ａ上の上記導電パターン４０ａは、長さ方向の導電パターン４２ａ及び幅方向の導電パターン４４ａを含む。上記導電パターン４０ａは、磁性体層６２ａに形成されるビア電極７２、７４により、磁性体層６２ａを挟んで配置される他の一つの積層キャリア６０ｂ上の導電パターン４０ｂと電気的に連結され、積層方向にコイルパターン５０を形成する。

この際、積層キャリア６０ｂと他の積層キャリア６０ｃとの間のように非磁性ギャップ層９０ｂが存在する場合には、磁性体層６２ｂに形成されるビア電極７４ｂと非磁性ギャップ層９０ｂに形成されるビア電極９４ｂとが電気的に導通して連結される。

本実施例によるコイルパターン５０は総６．５回のターン数を有するが、これに限定されるものではない。コイルパターン５０が６．５回のターン数を有するために、カバー層をなす上部及び下部の磁性体層８０ａ、８０ｂの間に、導電パターン４０ａ、４０ｂ、…、４０ｉが形成された積層キャリア６０ａ、６０ｂ、…、６０ｉが９個配置される。

また、本実施例では、上部及び下部の磁性体層８０ａ、８０ｂの間に６個の非磁性ギャップ層９０ａ、９０ｂ、…、９０ｆを有する場合を示しているが、これに限定されるものではない。

本実施例によると、１回のターン数を有するコイルパターン５０を形成するために、導電パターン４２ａ、４２ｂが形成された少なくとも二つ以上の積層キャリアが必要であるが、これに限定されるものではなく、導電パターンの形状に応じて、必要な積層キャリアの数は異なることができる。

上記非磁性ギャップ層９０の厚さＴｇは、１μｍ〜７μｍの範囲の厚さを有する薄層に製造されることができる。従って、薄層の非磁性ギャップ層９０を複数配置してＤＣバイアス特性を向上させることができ、求められる電気的性能に応じてＴｇ及びギャップ層数を変更することができる。

Ｔｇが１μｍ未満である場合には、非磁性ギャップ層９０を形成するためのシートまたは非磁性体物質層に欠陥が発生し、ＤＣバイアス特性が低下する恐れがある。また、Ｔｇが７μｍを超過する場合には、容量を具現することが困難となる。

非磁性ギャップ層９０は、４層以上、上記コイルパターン５０のターン数以下の範囲のギャップ層数を有することができる。

非磁性ギャップ層９０は、積層された磁性体層の間で上記積層本体１５の積層面全体に形成されることができる。ここで、非磁性ギャップ層９０が積層本体１５の積層面全体に形成されるとは、積層本体１５の断面（図７及び図８を参照）上で、長さ方向または幅方向の全面に非磁性ギャップ層９０が形成されることを意味し、非磁性ギャップ層９０が磁性体層の間の一部領域にのみ形成されないことを意味する。

また、上記非磁性ギャップ層９０がビア電極や工程過程で生じた孔などの欠陥を一部含んでいても、非磁性ギャップ層９０が積層本体１５の積層面全体に形成されたとみなすことができる。

非磁性ギャップ層９０の層数が４層未満である場合には、温度によって容量が変化する恐れがあり、ＤＣバイアス特性が低下する恐れがある。また、上記非磁性ギャップ層９０の層数が上記コイルパターン５０のターン数を超過して積層される場合には、積層本体１５のカバー層８０ａ、８０ｂにも上記非磁性ギャップ層９０が形成される可能性があるため、容量が低下する恐れがある。

図６を参照して、上記コイルパターン５０の１回のターンについて説明すると、同一の磁性体層６０ｂに形成される導電パターン４０ｂにおいて、一つのビア電極７２ｂを１と規定し、他のビア電極７４ｂを２と規定し、上記２と対応する積層方向下側の導電パターン４０ｃの一つのビア電極７２ｃを３と規定し、上記１に対向する磁性体層６０ｃの導電パターン４０ｃの対向地点を４と規定したときに、上記１から反時計回り方向に１回のターン（１→２→３→４）をなすと、これを一回のターンと規定することができる。上記４を１’と規定したときに、次の１回のターン（１’→２’→３’→４’）が形成されることができる。

ここで、上記２のビア電極７４ｂの下部と３のビア電極７２ｃの下部は、非磁性ギャップ層９０ｂ、９０ｃそれぞれに形成されたビア電極９４ｂ、９４ｃと対応して上部導電パターンと下部導電パターンが電気的に連結されるようにする。

図７は図１のVII−VII’線に沿った切断面を示す概略図であり、図８は図１のVIII−VIII’線に沿った切断面を示す概略図である。

図１の積層チップインダクタに対して、図７は長さ方向Ｌ及び厚さ方向Ｔに切断し、図８は幅方向Ｗ及び厚さ方向Ｔに切断したものである。

図７及び図８の断面図で、点線部分は導電パターン４０が形成されたものとみなして、導電パターン４０と磁性体層６０との厚さなどの寸法関係について説明する。

図７の長さ方向Ｌ及び厚さ方向Ｔの断面に示されているように、導電パターン４０が形成される最上側及び最下側の磁性体層には、外部電極２０と電気的に連結されるリード４８が形成される。上記リード４８は、積層本体１５の長さ方向の短辺Ｗｓ_１、Ｗｓ_２に露出し、上記外部電極２０と電気的に連結される。

上記導電パターン４０は、第１磁性体層６４と同一の層をなして積層本体１５内で第２磁性体層６２を挟んで対向して配置されることができる。

ここで、上記第１磁性体層６４は、上記導電パターン４０の厚さだけ印刷されて形成されることができる。

図８の幅方向Ｗ及び厚さ方向Ｔの断面を参照すると、本発明の実施例を説明するための寸法が示されている。

本発明の実施例によると、上記導電パターン４０が積層方向に形成されて規定されるアクティブ領域層の厚さをＴａ、上記非磁性ギャップ層９０それぞれの厚さＴｇ_ａ、Ｔｇ_ｂ、…、Ｔｇ_ｆを合わせた全体厚さをＴｇ_ｔｏｔと規定したときに、０．１≦Ｔｇ_ｔｏｔ／Ｔａ≦０．５を満たすことができる。

Ｔｇ_ｔｏｔ／Ｔａが０．１未満である場合には、非磁性ギャップ層９０の厚さが足りなくてＤＣバイアス特性が低下する恐れがあり、０．５を超過する場合には、容量損失の問題が生じる恐れがある。

ここで、非磁性ギャップ層９０の厚さは焼結によって各層が完全に同一であるわけではないため、非磁性ギャップ層９０の厚さは平均厚さを意味することができる。

上記非磁性ギャップ層９０の厚さは、図８に示されているように、積層本体１５の幅方向Ｗ及び厚さ方向Ｔの断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。例えば、上記積層本体１５の長さ方向Ｌの中心部から切断した幅及び厚さ方向Ｗ−Ｔの断面を走査型電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出された任意の積層本体１５に対して、非磁性ギャップ層９０を幅方向に等間隔である３０個の地点でその厚さを測定し、平均値を測定することができる。

また、図７に示されているように、非磁性ギャップ層９０の厚さは、幅方向Ｗの中心部から長さ方向及び厚さ方向Ｌ−Ｔの断面を走査型電子顕微鏡でスキャンしたイメージを用いて測定することもできる。

ここで、積層本体１５の幅方向Ｗまたは長さ方向Ｌの中心部は、上記積層本体１５の幅方向Ｗまたは長さ方向Ｌの中心地点から上記積層本体１５の幅または長さの３０％範囲内の地点であると規定することができる。

実験例

本発明の実施例と比較例による積層チップインダクタは、下記のように製作された。Ｎｉ−Ｚｎ−Ｃｕ系フェライト粉末を含むスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥することにより製造された複数個の磁性体グリーンシートを準備する。

次に、上記磁性体グリーンシート上に、スクリーンを利用して銀（Ａｇ）導電性ペーストを塗布することにより、導電パターンを形成する。その後、上記導電パターンと同一の層になるように、上記導電パターンの周辺の上記磁性体グリーンシート上にフェライトスラリーを塗布することにより、上記磁性体グリーンシートとともに一つの積層キャリアを形成する。

導電パターンが形成された積層キャリアを繰り返して積層する。この際、上記導電パターンが電気的に接続され、積層方向にコイルパターンを有するようにする。また、積層キャリアの間に必要な数の薄層の非磁性シートを積層することにより、導体パターンの間に非磁性ギャップ層を形成することができる。

ここで、上記磁性体グリーンシートと非磁性シートにはビア電極が形成されるため、上記磁性体グリーンシートと非磁性シートを挟んで上部導電パターンと下部導電パターンとが電気的に接続されることができる。

ここで、上記積層キャリアを１０層〜２０層の範囲内で積層し、この積層体を８５℃で１０００ｋｇｆ／ｃｍ^２（９８００Ｎ／ｃｍ^２）の圧力条件で等方圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。圧着が完了したチップ積層体を個別チップの形態に切断し、切断されたチップは大気雰囲気で２３０℃、４０時間維持して脱バインダを行った。

その後、９５０℃以下の大気雰囲気で焼成した。この際、焼成後のチップサイズは２．０ｍｍ×１．６ｍｍ（Ｌ×Ｗ）、即ち、２０１６サイズに製作した。

次に、メッキなどの工程を経て外部電極を形成した。

ここで、上記積層チップインダクタの試料は、幅方向及び厚さ方向Ｗ−Ｔの断面で、非磁性ギャップ層の厚さＴｇ、非磁性ギャップ層の個数ｎ、アクティブ領域層の厚さに対する全体非磁性体ギャップ層の厚さｎＴｇ／Ｔａ、コイルパターンのターン数を多様にして製作した。

上記Ｔｇ、Ｔａは、上記積層本体１５の中心部まで研磨して得た切開された断面を光学顕微鏡で高倍率イメージ撮影し、撮影された高倍率イメージをＳｉｇｍａＳｃａｎ Ｐｒｏなどのコンピュータプログラムで分析して測定した。

以下、本発明の実施例と比較例の実験データを参照して、本発明の実施例をより具体的に説明する。

下記の表１は、Ｔｇ、Ｔｇの個数ｎ、Ｔａの変化によるインダクタンス、ＤＣ抵抗、許容電流の変化を測定したものである。

*比較例

ここで、インダクタンス（Ｌ）はＡｇｉｌｅｎｔ ４２８６Ａ モデルのＬＣＲ ｍｅｔｅｒを利用して測定した。また、ＤＣ抵抗はＡｇｉｌｅｎｔ ４３３８Ｂ モデルのミリオームメーター（ｍｉｌｌｉｏｈｍ ｍｅｔｅｒ）を利用して測定し、許容電流はＤＣバイアス電流をかけた時に容量が初期値の７０％水準に減少するＤＣバイアス電流で測定した。

表１を参照すると、Ｔｇが１μｍ未満である試料１は、ギャップ層の厚さが薄すぎて非磁性ギャップ層の役割を果すことができないため、初期容量は高いが、低い水準の許容電流が得られた。Ｔｇが７μｍを超過する試料７は、容量を具現することが困難である。

非磁性ギャップ層の層数が４層未満である試料８は、ギャップ層の数が足りず、非磁性ギャップ層の役割を果たすことができないため、初期容量は高いが、低い水準の許容電流が得られた。上記非磁性ギャップ層の層数が上記コイルパターンのターン数を超過して積層される場合には、容量が低下する恐れがある。

ｎＴｇ／Ｔａが０．１未満である試料１は、非磁性ギャップ層の体積分率が小さすぎてＤＣバイアス特性が低下する恐れがあり、０．５を超過する試料８は、容量損失の問題が生じる恐れがある。

１０ 積層チップインダクタ
２０ 外部電極
４０ 導電パターン
６０ 磁性体層
８０ａ、８０ｂ カバー層

Claims (20)

1. 複数の磁性体層を含む積層本体と、
   前記積層本体内で、積層方向に電気的に接続されてコイルパターンをなすように形成される導電パターンと、
   積層された磁性体層の間で前記積層本体の積層面全体に形成され、厚さＴｇは１μｍ≦Ｔｇ≦７μｍの範囲を有する非磁性ギャップ層と、を含み、
   前記非磁性ギャップ層の層数は、４層以上、前記コイルパターンのターン数以下の範囲を有する、積層チップ電子部品。
2. 前記導電パターンが積層方向に形成されて規定されるアクティブ領域層の厚さをＴａ、前記非磁性ギャップ層全体の厚さをＴｇ_ｔｏｔと規定したときに、０．１≦Ｔｇ_ｔｏｔ／Ｔａ≦０．５を満たす、請求項１に記載の積層チップ電子部品。
3. 前記非磁性ギャップ層は誘電体組成からなる層である、請求項１に記載の積層チップ電子部品。
4. 前記磁性体層は、
   前記導電パターンと同一の層に形成される第１磁性体層と、
   前記導電パターンが電気的に接続されるようにするビア電極を備える第２磁性体層と、を含む、請求項１に記載の積層チップ電子部品。
5. 前記第１磁性体層は前記非磁性ギャップ層を含む、請求項４に記載の積層チップ電子部品。
6. 前記第２磁性体層は前記非磁性ギャップ層を含む、請求項４に記載の積層チップ電子部品。
7. 前記非磁性ギャップ層は前記導電パターンの間に配置される、請求項１に記載の積層チップ電子部品。
8. 前記積層本体の長さは２．１ｍｍ以下であり、前記積層本体の幅は１．７ｍｍ以下である、請求項１に記載の積層チップ電子部品。
9. 前記積層チップ電子部品の長さ及び幅は、２．０±０．１ｍｍ及び１．６±０．１ｍｍの範囲を有する、請求項１に記載の積層チップ電子部品。
10. 複数の磁性体層を含む積層本体と、
    前記複数の磁性体層の間に配置され、積層方向に電気的に接続されてコイルパターンをなすように形成される導電パターンと、
    前記積層本体内で複数の層数を有し、それぞれ１μｍ〜７μｍの範囲の厚さＴｇを有する非磁性ギャップ層と、を含む、積層チップ電子部品。
11. 前記非磁性ギャップ層は、前記磁性体層のうち少なくとも４層以上、前記コイルパターンのターン数以下の範囲の層数を有する、請求項１０に記載の積層チップ電子部品。
12. 前記非磁性ギャップ層は前記積層本体の積層面全体に形成される、請求項１０に記載の積層チップ電子部品。
13. 前記非磁性ギャップ層は前記積層本体の積層面全体に形成され、前記非磁性ギャップ層の層数は４層以上である、請求項１０に記載の積層チップ電子部品。
14. 前記導電パターンが積層方向に形成されて規定されるアクティブ領域層の厚さをＴａ、前記非磁性ギャップ層全体の厚さをＴｇ_ｔｏｔと規定したときに、０．１≦Ｔｇ_ｔｏｔ／Ｔａ≦０．５を満たす、請求項１０に記載の積層チップ電子部品。
15. 前記非磁性ギャップ層は、前記磁性体層の構成成分の拡散が抑制される誘電体組成からなる層である、請求項１０に記載の積層チップ電子部品。
16. 前記誘電体組成は、ＴｉＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３及びＺｎＴｉＯ_３から選択された一つ以上の組成を有する、請求項１５に記載の積層チップ電子部品。
17. 前記磁性体層は、
    前記導電パターンと同一の層に形成される第１磁性体層と、
    前記導電パターンが電気的に接続されるようにするビア電極を備える第２磁性体層と、を含む、請求項１０に記載の積層チップ電子部品。
18. 前記第１磁性体層は前記非磁性ギャップ層を含む、請求項１０に記載の積層チップ電子部品。
19. 前記第２磁性体層は前記非磁性ギャップ層を含む、請求項１０に記載の積層チップ電子部品。
20. 前記非磁性ギャップ層は前記導電パターンの間に配置される、請求項１０に記載の積層チップ電子部品。

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