JP2009044030A - 積層電子部品 - Google Patents

Abstract

【課題】 積層インダクタや、インダクタを内蔵する多層基板等の積層電子部品において、製造工数を低減しながら、直流抵抗値を低減し、Ｑ値に優れた積層電子部品を得ることを目的とする。
【解決手段】 第１の絶縁体層を介して、第１の導体パターンと第２の導体パターンとを複数のビアホールで並列接続してなるコイルパターンを有する積層電子部品において、第２の導体パターンは略１ターンに形成した導体パターンであり、第１の導体パターンは、第２の導体パターンの両端部と積層方向に重なる導体パターンであって、略３／４ターン〜略１ターンに形成し、複数のコイルパターンを積層し、コイルパターンの第２の導体パターンと、他コイルパターンの第１の導体パターンとを第２の絶縁体層を介してビアホールで直列に接続して螺旋状に形成したコイルとした。
【選択図】 図１

Description

本発明は、積層インダクタや積層インダクタを内蔵する基板、並びにＤＣ−ＤＣコンバータ制御回路、スイッチング素子を含む半導体集積回路等の能動素子を複合したＤＣ−ＤＣコンバータ等の積層電子部品に関する。

携帯型の各種電子機器（携帯電話、携帯情報端末ＰＤＡやノート型コンピュータ、ＤＶＤ，ＣＤ，ＭＤプレイヤー、デジタルカメラ、ビデオカメラ等々）は、電源として電池を用いるものが多く、電源電圧を所定の動作電圧に変換する電力変換装置としてＤＣ−ＤＣコンバータを備えている。
ＤＣ−ＤＣコンバータは、スイッチング素子、制御回路を含む半導体集積回路（能動素子）とインダクタ、コンデンサなどの受動素子を、接続線路が形成されたプリント基板等の上にディスクリート回路として構成するのが一般的であるが、電子機器の小型化に伴って、前記受動素子の小型化や、受動素子と能動素子との複合化により、ＤＣ−ＤＣコンバータ自体が占める容積を低減することが求められている。

これまでインダクタとしては、磁心に導線を巻いた巻線タイプのものが多く用いられてきたが、小型化には限界があり、積層インダクタが用いられる様になって来た。また、積層インダクタを多層基板として、これに半導体集積回路を実装して複合化することも提案されている。

積層インダクタや多層基板等の積層電子部品の構造は様々であるが、一般的な構造を図１７の断面図に示す。積層電子部品は、磁性体（フェライト）８０と内部導体（導体パターン）６０とをシート積層法、印刷法などにより一体成形した後，同時焼成し、得られた焼成体表面に外部端子用ペーストを印刷または転写し、焼き付けて外部端子（図示せず）とした、所謂モノリシック構造を有する。
このような積層電子部品は機械的強度に優れ、かつ小型化に適した構造ではあるが、一方で構造に起因する幾つかの課題があった。以下積層インダクタを例にとって説明する。

第１の課題は直流抵抗値の増加である。内部導体の抵抗が大部分を占める直流抵抗を低減するためには、その断面積を大きく、全長を短くすれば良いが、内部導体の長さは、積層インダクタの外形寸法とターン数により決定されるものであるので、その変更は実質的に困難である。このため専ら、内部導体の断面積を大きくすることが行なわれていた。
しかしながら、導体の幅を広くして断面積を大きくすると磁路断面積が減少するため、インダクタンス値が減少し、また厚みを厚くすると、シート積層法では積層時にシート間に圧着が不十分と成りやすく、デラミネーション（層間剥離）といった問題があり、また印刷法では導体の厚み分を補うように、導体の周囲に磁性体を印刷することが必要となり、工数が増加するなどの問題があった。

このような課題に対して、特許文献１や特許文献２では、コイル用パターン（６１ａ、６１ｂ・・・６６ａ，６６ｂ）を形成したシートを２枚づつ重ね合わせて、スルーホールで接続してコイルを形成した積層電子部品が開示されている（図１６参照）。この構成によれば導体の厚みを厚くしたり幅を広げたりせずに済むが、６パターン程度のコイル用パターンを準備し使用することから、工数が増加してしまうとの問題が未だ解決されていない。

第２の課題は直流重畳特性である。従来の巻線タイプのインダクタは開磁路構造であったが、積層インダクタは閉磁路構造（図１７参照）であるため，大きな励磁電流（重畳電流とも言う）を流すと、磁性体８０が磁気飽和することによりインダクタンスが急激に低下する場合があった。直流重畳特性はＤＣ−ＤＣコンバータに用いる場合には特に問題となる。

第３の課題は品質係数Ｑの低下である。図１７に示した従来の積層インダクタでは、その内部において、内部導体６０に流れる励磁電流により磁束φｂが形成されるとともに、周囲が磁性体に囲まれた内部導体６０の周囲には漏れ磁束φａが生じる。内部導体６０に流れる電流の向きが同じのなので、各コイル用パターンの漏れ磁束φａの方向が逆方向となり、磁気抵抗が増し、インダクタンス値の低下や品質係数Ｑが低下するという問題があった。
実開平０５−５７８１７号 特開平０８−１３０１１５号

前述の様に、未だ従来の積層インダクタは様々な課題を有している。そこで本発明では、積層インダクタや、インダクタを内蔵する多層基板等の積層電子部品において、製造工数を低減しながら、直流抵抗値を低減し、Ｑ値に優れた積層電子部品を得ることを第１の目的とする。更に、励磁電流によってインダクタンス値の変動が少ない積層電子部品を得ることを第２の目的とする。

第１の本発明は、第１の絶縁体層を介して、第１の導体パターンと第２の導体パターンとを複数のビアホールで並列接続してなるコイルパターンを有する積層電子部品において、前記第２の導体パターンは略１ターンに形成された導体パターンであり、前記第１の導体パターンは、第２の導体パターンの両端部と積層方向に重なる導体パターンであって、略３／４ターン〜略１ターンに形成されており、複数のコイルパターンを積層し、コイルパターンの第２の導体パターンと、他コイルパターンの第１の導体パターンとを第２の絶縁体層を介してビアホールで直列に接続して螺旋状に形成されたコイルとしたを特徴とする積層電子部品である。
本発明では、少なくとも一部のコイルパターンにおいて、前記第１の絶縁体層と前記第２の絶縁体層のいずれか一方を磁性体とし、他方を非磁性体とするのが好ましい。

第２の発明は、第１の絶縁体層を介して、第１の導体パターンと第２の導体パターンとをビアホールで並列接続してなるコイルパターンを有する積層電子部品において、前記第２の導体パターンは環状に形成された導体パターンであり、前記第１の導体パターンは、第２の導体パターンの両端部と積層方向に重なる導体パターンであって、複数のコイルパターンを積層し、コイルパターンの第２の導体パターンと、他コイルパターンの第１の導体パターンとを第２の絶縁体層を介してビアホールで直列に接続して螺旋状に形成されたコイルとなし、少なくとも一部のコイルパターンにおいて、前記第１の絶縁体層と前記第２の絶縁体層のいずれか一方を磁性体とし、他方を非磁性体としたことを特徴とする積層電子部品である。

第３の発明は、第１の絶縁体層を介して、第１の導体パターンと第２の導体パターンとをビアホールで並列接続してなるコイルパターンを有する積層電子部品において、前記第２の導体パターンは環状に形成された導体パターンであり、前記第１の導体パターンは、第２の導体パターンの両端部と積層方向に重なる導体パターンであって、複数のコイルパターンを積層し、コイルパターンの第２の導体パターンと、他コイルパターンの第１の導体パターンとを第２の絶縁体層を介してビアホールで直列に接続して螺旋状に形成されたコイルとなし、少なくとも一部のコイルパターンにおいて、その内側の領域に第３の絶縁体層を配置し、前記第１及び第２の絶縁体層が磁性体で形成され、前記第３の絶縁体層が非磁性体で形成されたことを特徴とする積層電子部品である。

第１及び第２の導体パターン間は複数のビアホールで並列に接続されているため、コイルの直流抵抗を減じることが出来、損失を低減することが出来る。また、第１の絶縁体層に生じる磁束を低減し、Ｑ値を向上することが出来る。また、コイルの多くの部分を、第１及び第２の導体パターンで形成されたコイルパターンで形成することが出来るため、従来と比べて工数を低減し、印刷の為のスクリーン等の備品を削減することが出来る。

また本発明においては、前記第１の絶縁体層を非磁性体とし、前記第２の絶縁体層を磁性体とするのが好ましい。このような構成によれば、第１の絶縁体層を磁気ギャップ（エアギャップとも言う）とすることが出来る。この場合、コイルの内側及び外側の領域に非磁性体が配置され、反磁界によって励磁電流に対して容易に磁気飽和しない開磁路構造となる。このため、低励磁電流から高励磁電流において安定したインダクタンス値を得ることが出来、大きな電流を流しても容易に磁気飽和しない、優れた直流重畳特性を発揮することが出来る。また、第１の絶縁体層を非磁性体とすれば、第１の導体パターンと第２の導体パターンの間が非磁性体で占められるため、漏洩する磁束を低減でき、もって高いＱを有するコイルとすることが出来る。

また、前記コイルパターンの内側の領域に第３の絶縁体層を配置し、これを非磁性体として、コイルの内側にのみ磁気ギャップを形成すれば、コイルの内側、外側に磁気ギャップを設ける場合よりも大きなインダクタンスが得られるとともに、外側に磁気ギャップを形成しないため、外部への漏洩磁束が生じることが無い。またこの場合も磁気ギャップによって、第１の導体パターンと第２の導体パターンの間に漏洩する磁束を低減することが出来、高いＱを有するコイルとすることが出来る。

本発明においては、第１の絶縁体層の厚みが第２の絶縁体層の厚みよりも薄いのが好ましい。この場合も漏洩する磁束をより低減することが出来る。好ましくは、第１の絶縁体層の厚みを第２の絶縁体層の厚みに対して１／８〜１／２とするのが好ましい。

本発明においては、一部のコイルパターンを構成する第１の導体パターン及び／又は第２の導体パターンの幅を、他のコイルパターンを構成する第１の導体パターンと第２の導体パターンの幅よりも、幅広としても良い。このような構成によれば、低電流時に大きなインダクタンス得ることが出来、また大電流時には、幅広の導体パターンを備えるコイルパターン部が、磁気飽和を生じた後磁気ギャップとして機能するため、大きな電流を流しても容易に磁気飽和しない、優れた直流重畳特性を発揮することが出来る。なお磁路の断面積が減磁されてインダクタンスの低下を招く場合があるため、コイルパターンの幅寸法は、必要とするインダクタンスにより適宜設定される。

表面に半導体集積回路部品を実装し、前記半導体集積回路部品と前記コイルを接続すれば、回路基板への実装面積を半導体集積回路部品の分、低減できるとともに、回路基板に設けるべき接続線路を低減できるため好ましい。

本発明によれば、積層インダクタや、インダクタを内蔵する多層基板等の積層電子部品において、直流抵抗値が低く、かつ励磁電流によってインダクタンス値の変動が少なくて、大きな励磁電流に対応可能とし、さらに品質係数Ｑを向上することが出来る。

以下，本発明をその実施のための形態を示す図面に基づいて説明する。
図１は、本発明の一実施例に係る積層電子部品（積層インダクタ）の斜視図である。図２（ａ）〜（ｉ）は積層電子部品の積層構造を説明するための斜視図である。図３（ａ）〜（ｉ）は他の積層電子部品の積層構造を説明するための斜視図である。図４は積層電子部品に用いるコイルパターンの他の例を示す分解斜視図である。

積層インダクタは、第１の導体パターン１を形成した第１の絶縁体層１０と、第２の導体パターン２を形成した第２の絶縁体層１１を主体として構成されている。第１の導体パターン１及び第２の導体パターン２は帯状に形成されており、少なくとも第２の導体パターン２は環状に形成されている。
本実施例（図２）においては、第１の導体パターンを３／４ターンの環状に形成し、第２の導体パターンを実質的に１ターンとなる環状パターンとし、第１の絶縁体層に設けられた複数のビアホールで導体パターンを接続して直流抵抗を低減している。なお、第１の導体パターンが３／４ターン未満であっても、従来技術に比して直流抵抗値を低減する効果が発揮される。
更に、図３の分解斜視図に示すように、第１の導体パターンも実質的に１ターンとなる環状パターンとし、更にコイルパターン間を第２の絶縁体層に設けられた複数のビアホールで接続するのが好ましい。図３の積層インダクタでは、引出し用の電極パターン４ａ、４ｂを幅広とし複数のビアホールでコイルパターンと接続するとともに、前記ビアホールを上下面まで延出させ、外部端子と電気的接続している。このような構成により、内部に形成された電極パターンと外部端子との接続ヶ所を増やし、断線等の不具合が生じないようにして、接続の信頼性を向上している。

第１の導体パターンと第２の導体パターンは、それぞれ絶縁体層に印刷形成される。導体パターンの厚みが厚ければ、直流抵抗値も低減するが従来技術と同様の問題が生じる。また薄すぎると直流抵抗値の低減が不十分となる。よって、各導体パターンの厚みは１０μｍ〜２０μｍとするのが好ましい。また、第１及び第２の導体パターンの厚みを異ならせて形成しても良い。
本発明によれば、導体パターンの厚みを薄くしても直流抵抗値の増加を抑えることが出来るとともに、デラミネーションの発生を抑えることも可能である。また実質的に２つの導体パターンでコイルを形成することが出来るので、導体パターンを形成するためのスクリーンを減じ、コイル形成の工数や費用を削減することが出来る。

導体パターン間や各コイルパターン間を接続するビアホールの位置、即ち内部接続の位置は、図４に示すように、それぞれ異なるようにして形成することも出来る。ビアホールにはＡｇなどの導体ペーストが充填されるが、このような構成によれば、ビアホールが積層方向に連続することが少なくなり、積層圧着時の圧力がビアホール部に集中することなく分散させて、より均一に圧着圧力を積層体に作用させることが出来、デラミネーション等の不具合が生じるのを低減することが出来る。

以下、図２に基いて積層電子部品の積層工程の手順を説明する。まず、ドクターブレード法などの公知のシート形成技術によって得られた、キャリアフィルム（図示せず）上に形成された絶縁体シート（図示せず）を準備する。この絶縁体シートを前記キャリアフィルムとともに所定の形状に切断し、これをプレートに配置してキャリアフィルム側を吸着保持する。なお、前記絶縁体シートは絶縁体層１６（（ｉ））を構成する。絶縁体シートの厚みはコイルにより生じる磁束が外部に漏洩しない程度の厚みがあればよく、焼成後の厚みで５μｍ〜１００μｍにて形成される。
次に他の絶縁体シート（絶縁体層１５を構成）をキャリアフィルムが上になるようにして重ねて圧着し、キャリアフィルムを剥離する。この絶縁体シートには引出し用の電極パターン４ａが複数形成され、接続用のビアホール（図中黒丸で表示）が形成されている。絶縁体シートの厚みは、絶縁体層１６と共同してコイルにより生じる磁束が外部に漏洩しない程度の厚みがあればよく、焼成後の厚みで５μｍ〜２５μｍにて形成される（（ｈ））。

次に他の絶縁体シート（第１の絶縁体層１０を構成）をキャリアフィルムが上になるようにして重ねて圧着し、キャリアフィルムを剥離する。この絶縁体シートには第１の電極パターン１が複数形成されている（（ｇ））。絶縁体シートの厚みは、漏洩磁束を減じるように第２の絶縁体層よりも薄く形成するのが好ましく、５μｍ〜１５μｍで形成される。
次に他の絶縁体シート（第２の絶縁体層１１を構成）をキャリアフィルムが上になるようにして重ねて圧着し、キャリアフィルムを剥離する。この絶縁体シートには第２の電極パターン２が複数形成されている（（ｆ））。絶縁体シートの厚みは、５μｍ〜２５μｍで形成される。第１の絶縁体層１０を構成する絶縁体シートには、Ａｇなどの導体パターンが充填されたビアホールが複数形成されており、このビアホール（図中黒丸）によって第１の電極パターン１と第２の電極パターン２とが複数箇所で接続されて、一つのコイルパターン３を形成する。接続箇所は少なくとも２ヶ所形成されるが、第１、第２の電極パターンの電位を同じくするには、より多くの接続箇所を設けるのが好ましい。

更に、第１の絶縁体層１０を構成する絶縁体シートと第２の絶縁体層１１を構成する絶縁体シートを重ねて他のコイルパターン（（ｂ）、（ｃ）、（ｄ）、（ｅ））として、コイルパターン間を第２の絶縁体層１１を構成する絶縁体シートに設けられた複数のビアホールで接続し、これを所定回数繰り返して、螺旋状に巻回するコイルを形成した。

次に他の絶縁体シート（絶縁体層１５を構成）キャリアフィルムが上になるようにして重ねて圧着し、キャリアフィルムを剥離する。この絶縁体シートには引出し用の電極パターン４ｂが複数形成されている。
なお、コイルの端部に位置するコイルパターン（（ｂ）、（ｃ））を変更して、接続に寄与し無い部分を除いた他の電極パターン５（（ｂ）‘、（ｃ）’）としても良い。この場合には、高価なＡｇ等の貴金属使用量を減じることが出来るので、生産費用を抑えることが出来る。

得られた積層体を所定の寸法、例えば焼結後、２．０ｍｍ×１．２５ｍｍ×１．０ｍｍとなるように、前記積層体を一定の間隔をもって切断して、対向する側面に導体パターン４ａ、４ｂの端部を露出させた個片の積層体とした。これを８５０℃〜９５０℃で２〜６時間、大気中で焼結した後、バレル研磨し、電極パターンが現れた積層体の側面にＡｇ等のペーストを塗布し、焼き付けて外部端子２０ａ、２０ｂと形成した。なお導体パターンが絶縁体層へ拡散する場合には、脱バインダーは大気中で行い、焼成は焼成雰囲気を酸素分圧が８％以下とした低酸素雰囲気、あるいはＮ_２やＡｒ等で置換した還元雰囲気とする場合もある。

本発明において第１、第２の絶縁体層は、主として磁性体を用いる。磁気ギャップ層を形成する場合には、一部を非磁性体（誘電体や低温で磁性を失う磁性体）を用いて形成する。
本発明においては、磁性体としてソフトフェライトを用いている。このソフトフェライトは、積層電子部品として要求される磁気特性（初透磁率、損失、品質係数等）に応じて適宜選定されるものであるが、比抵抗が大きく、比較的低損失であることから、Ｎｉ−Ｚｎフェライトが用いられることが多い。
他のフェライトとしては、Ｆｅ_２Ｏ_３、ＺｎＯ、ＭｇＯ（一部をＣｕＯで置換しても良い）を主成分とするＭｇ−Ｚｎフェライトや、Ｆｅ_２Ｏ_３、ＺｎＯ、ＬｉＯ（一部をＣｕＯで置換しても良い）を主成分とするＬｉ−Ｚｎフェライトが用いられる。Ｍｇ−Ｚｎフェライトであれば、高価なＮｉを用いる事無く、低廉な積層電子部品とすることが出来る。またＬｉ−Ｚｎフェライトであれば、磁歪による磁気特性の劣化が少ない積層インダクタとすることが出来る。

また非磁性体である誘電体は、ケイ酸ジルコニウム、ジルコン酸カルシウム、ジルコニウムのいずれかを主成分とするセラミック材料を用いるのが好ましい。誘電体を用いた絶縁体層とソフトフェライトによる絶縁体層と複合する場合に、それぞれの線膨張係数差が、導体パターンを構成する導体材料に比べて小さい材料が選択される。前記セラミック材料の線膨張係数は、ケイ酸ジルコニウムが４ｐｐｍ／℃、ジルコン酸カルシウムが９．６ｐｐｍ／℃、ジルコニウムが８ｐｐｍ／℃である。前記セラミック材料等を用いることで、内部応力の発生を抑えることが出来る。また磁性体との反応性に乏しい誘電体を選択するのも好ましい。
磁性体や非磁性体で形成された第１、第２の絶縁体層で、積層インダクタを構成する場合には、材料の選択によって線膨張係数の差を小さく抑えることで、フェライトの磁歪による磁気特性の変動を低減するとともに、内部クラックが発生するのを抑止することが出来る。なお導体パターンにＡｇ等の低融点金属を用いる場合には、上記した誘電体にＢｉ_２Ｏ_３、ＣｕＯ、ＺｎＯ等の低温焼結促進剤を加えることで、９００℃程度の温度での焼成であっても焼結を促進させ、緻密化することが出来る。

また他の非磁性体として、キュリー温度Ｔｃが低温であるため実使用温度で磁性を失い、実質的に初透磁率が１となる磁性体がある。キュリー温度Ｔｃはフェライトの主成分であるＦｅ_２Ｏ_３及びＺｎＯの量により変化するが、例えば、キュリー温度Ｔｃを−４０℃以下とするには、主成分が４０〜５５モル％のＦｅ_２Ｏ_３、４０モル％以上のＺｎＯ、残部がＣｕＯのＣｕ−Ｚｎフェライトとすれば良い。

導体パターンや外部端子を構成する導体材料は、抵抗率が小さく、低廉のものが好ましいが、Ａｇの他に、Ｐｔ，Ｐｄ，Ａｕ，Ｃｕ，Ｎｉの１種以上を含有する合金等から選択しても良い。導体材料の選択によっては、焼成温度を１００℃以上高温とする場合や、焼成雰囲気を還元雰囲気に限定しなければならない場合もある。特に還元雰囲気とする場合には、絶縁体層を構成する磁性体や誘電体の還元による異相の形成により比抵抗が低下する場合もあり、注意する必要がある。

図５は第１の絶縁体層１０に非磁性体を、第２の絶縁体層１１に磁性体を用いて構成された積層インダクタの断面図である。本実施例によれば、第１の絶縁体層１０が磁気ギャップとなるため、コイルパターン３を構成する第１の導体パターン１と第２の導体パターン２により生じる磁束は、非磁性体である第１の絶縁体層１０をほとんど通過しない。また、コイルパターン３を周回する磁束φａや、他のコイルパターンと鎖交する磁束φｂも減じられるため、インダクタンス値は低下するものの、Ｑ値に低減を抑えることが出来るとともに、直流抵抗値が低く、かつ励磁電流によってインダクタンス値の変動が少ない、直流重畳に優れた積層インダクタとすることが出来る。
図６は第１の絶縁体層１０に磁性体を、第２の絶縁体層１１に非磁性体を用いて構成された積層インダクタの断面図である。この場合もまた直流抵抗値が低く、かつ励磁電流によってインダクタンス値の変動が少ない、直流重畳に優れた積層電子部品とすることが出来る。
上記の積層インダクタでは、すべてのコイルパターンに磁気ギャップを備える構成であるが、一部にのみ磁気ギャップを形成しても優れた効果をはっきする。

上記実施例では、コイルパターンをシート工法により作成する手順を示したが、一部、又は全部について、印刷工法を用いて形成することも可能である。図７はシート工法によりコイルパターンを形成する手順を示す図である。
ビアホールＨ１を備え、第２の導体パターン２が形成された第２の絶縁体層１１を構成する絶縁体シート（（ａ））を準備する。その上から第２の絶縁体層１１のほぼ全面に第１の絶縁体層１０となる絶縁体ペーストを印刷する（（ｂ））。印刷時に第２の導体パターン２の一部が現れる様にして開口部を設け、当該部位と重なるように、第１の導体パターン１を印刷形成する（（ｃ））。前記開口部がビアホールＨ２となり、第１の導体パターン１と第２の導体パターン２とを直流的に接続する。なお導体パターンや絶縁体ペーストの印刷後には適宜乾燥を行なう。なお、第２の絶縁体層１１を構成する絶縁体シートは、第１の絶縁体層１０と同様に印刷にて形成しても良い。

図８は、シート工法によりコイルパターンを構成する他の手順を示す図である。ビアホールＨ１を備え、第２の導体パターン２が形成された第２の絶縁体層１１を構成する絶縁体シート（（ａ））を準備する。第２の導体パターン２の内側領域に非磁性体のペーストを印刷して磁気ギャップ層１７（第３の絶縁体層）を形成した（（ｂ））。更に第３の絶縁体層を除き、磁性体からなる絶縁体ペーストを印刷して第１の絶縁体層１０とした。このとき、第２の導体パターン２の一部と第２の導体パターン２の内側領域が現れる開口部となるようにしている（（ｃ））。しかる後、当該部位と重なるように第１の導体パターン１を印刷（（ｄ））してコイルパターンを形成した。
図９は、この工法を用いて形成した積層インダクタの断面図を示す。本実施例では、第１及び第２の導体パターンで規定される厚みで磁気ギャップ層１７を形成しているが、薄く形成することも可能であって、この場合、厚みが薄くなる部分に、磁性体からなる絶縁体ペーストが印刷される。
このような構成であれば、磁気ギャップ層１７が積層インダクタの外表面に表れることが無い。このため積層インダクタが焼成される温度で緻密化しない誘電体を磁気ギャップ層に用いることも出来る。
この場合もペースト状にした誘電体を印刷して形成するが、焼成後には誘電体の少なくとも一部は緻密化せず粉状となるため、線膨張係数をあまり考慮する必要がなくなり、誘電体の選択肢が広がる。前記誘電体としては、前記した誘電体材料の他に、Ｌｉ_２Ｏ・Ａｌ_２Ｏ_３・４ＳｉＯ_２、Ｌｉ_２Ｏ・Ａｌ_２Ｏ_３・２ＳｉＯ_２、ＳｉＯ_２、ＴｉＯ_２，ＷＯ_３、Ｔａ_２Ｏ_５、Ｎｂ_２Ｏ_５、Ａｌ_２Ｏ_３等が上げられる。

図１０は、一部のコイルパターンを構成する導体パターンの幅を、他のコイルパターンを構成するものと異ならせ、幅広に形成した場合の積層インダクタの断面を示す。このような構成によれば、部分的に磁路の断面積が異なり、断面積が小さくなった部分（小面積部）で磁気飽和が他の部分よりも早く生じる事から、大きな励磁電流において小面積部が磁気ギャップとして機能し、積層インダクタの直流重畳特性を向上させることが出来る。
図１１には小面積部を構成した積層インダクタの他の例を示す。この場合は、コイルパターンの一方の導体パターンのみの幅を変えているが、同様に直流重畳特性を向上させることが出来る。

なお本発明において、電極パターンは図１２に示すように、その一部を除き、帯状の電極を並設して形成しても良いし、３層以上の層に形成された電極パターンでコイルパターンを形成しても良い。

図１３は積層電子部品（積層基板）と半導体集積回路部品とを組み合わせて構成したＤＣ−ＤＣコンバータモジュールの外観を示し、図１４はその断面を示し、図１５はその等価回路を示す。
本実施態様のＤＣ−ＤＣコンバータモジュールは、複数のコイルパターンで構成されたコイルを内蔵する積層基板１００に、スイッチング素子及び制御回路を含む半導体集積回路部品２００を実装した降圧型ＤＣ−ＤＣコンバータである。半導体集積回路部品は樹脂３００で封止されている。
積層基板１００の裏面には複数の外部端子（図示せず）が設けられており、積層基板の側面（図示せず）や表面及び内部（図示せず）に形成された接続電極１５０によって半導体集積回路部品２００や、コイルと接続されている。
等価回路において、Ｖｃｏｎは出力電圧可変制御用端子、Ｖｅｎは出力のＯＮ／ＯＦＦ制御用端子、Ｖｄｄはスイッチング素子をＯＮ／ＯＦＦ制御するための端子、Ｖｉｎは入力端子、Ｖｏｕｔは出力端子、ＧＮＤはグランド端子ＧＮＤを示している。

本実施例の積層基板によれば、前述した積層インダクタと同様に、製造工数を低減しながら、優れたＱ値をえることが出来る。また磁気ギャップ層が形成されている場合には、直流重畳特性を発揮するとともに、外部への漏洩磁束が僅かであるため、半導体集積回路２００とコイルを近接して配置しても、半導体集積回路２００にノイズを生じさせる事が無く、ＤＣ−ＤＣコンバータとして優れた変換効率を得ることができる。

（第１の実施例）
以下、本発明の実施例について詳細に説明する。なお本実施例で説明する積層インダクタの構造は図２で示したものと同じなので、従前の説明で示した内容は適宜省略する場合がある。
第１の絶縁体層１と第２の絶縁体層２には、Ｆｅ_２Ｏ_３：４７．５ｍｏｌ％、ＮｉＯ：１９．７ｍｏｌ％、ＣｕＯ：８．８ｍｏｌ％、ＺｎＯ：２４．０ｍｏｌ％を主成分とし、この主成分に対してＢｉ_２Ｏ_３：１ｗｔ％、Ｃｏ_３Ｏ_４：０．０８ｗｔ％、ＳｎＯ_２：０．５ｗｔ％、ＳｉＯ_２：０．５ｗｔ％を副成分として添加・含有するフェライト材料を用いた。

前記酸化物を秤量、混合し、８５０℃で２時間仮焼して、その仮焼体をボールミルで湿式粉砕してＢＥＴ比表面積が７．０ｍ^２／ｇのフェライト粉末とした。これに、ポリビニルブチラールを主成分としたバインダーと、エタノール、トルエン、キシレン等の溶媒とともにボールミル中で混練してスラリーとし、粘度を調製した後、ポリエステルフィルム等の樹脂フィルム上にドクターブレード法等で塗布し、乾燥後の厚みが１５μｍと２０μｍのフェライトグリーンシートを作製した。

次に、それぞれの絶縁体層用のフェライトグリーンシートにＡｇペーストを印刷し、コイルを形成する導体パターンを形成して、第１の絶縁体層用のシートと、第２の絶縁体層用のシートを作成した。なお各シートには電気的接続のためのビアホールが形成されている。
得られた第１及び第２の絶縁体層用のシートを、５ターンのコイルとなる様に順次積層し、これを圧着して積層体を形成した。なお、第２の導体パターン２の内側領域に非磁性体のペーストを印刷して磁気ギャップ層を形成した。得られた積層体を所定の大きさ（焼結後寸法が２．０ｍｍ×１．２５ｍｍ×１．０ｍｍ）に切断し、これを脱バインダー後、大気中で９００℃×３時間焼成した。導体パターンが露出している側面に、Ａｇを主成分とした導電性ペーストを塗布し、約６００℃で焼き付けを行い、外部端子を形成して５ターンのコイルを内蔵した積層電子部品を作成した。なお第１の導体パターン、第２の導体パターンの厚み（焼成後）は、それぞれ１５μｍと同じとしている。

（第２の実施例）
本実施例では、第１の絶縁体層１０として、使用温度範囲で初透磁率μｉが実質的に１である非磁性のフェライト材料で形成したシートを用いた。組成は、Ｆｅ_２Ｏ_３：５３ｍｏｌ％、ＣｕＯ：３ｍｏｌ％、ＺｎＯ：４４ｍｏｌ％である。得られた積層インダクタの断面は、図５に示した積層電子部品の断面と略同じとなる。他の条件は第１の実施例と同様なのでその説明を省略する。

（第１の比較例）
比較例として、乾燥後の厚みが３０μｍ（実施例の第１、第２の絶縁体層の合計厚み）のフェライトグリーンシートを作製し、これにＡｇペーストを印刷し、コイルを形成する導体パターンを形成し、導体パターンの内側領域に非磁性体のペーストを印刷して磁気ギャップ層を形成した。得られたシートを、５ターンのコイルとなる様に順次積層して、これを圧着して積層体を形成した。得られた積層体を実施例１と同様に切断し、焼成した後、外部端子を形成して５ターンのコイルを内蔵した積層インダクタを作成した。なお導体パターンの厚みは１５μｍ（第１の導体パターンと同じ）としている。

（第２の比較例）
他の比較例として、乾燥後の厚みが１５μｍ（実施例の第２の絶縁体層の厚み）のフェライトグリーンシートを作製し、これにＡｇペーストを印刷し導体パターンを形成し、導体パターンの内側領域に非磁性体のペーストを印刷して磁気ギャップ層を形成した。乾燥後、前記導体パターンの周囲にフェライトペーストを印刷し、乾燥させて、シートを作成した。得られたシートを、５ターンのコイルとなる様に順次積層し、これを圧着して積層体を形成した。得られた積層体を実施例１と同様に切断し、焼成した後、外部端子を形成して５ターンのコイルを内蔵した積層インダクタを作成した。なお導体パターンの厚みは３０μｍ（第１の導体パターンと第２の導体パターンの合算と同じ）としている。

得られた各積層インダクタの直流抵抗値をテスターを用いて１００個評価した。またインダクタンス値、及びＱ値をＬＣＲメーターを用いて評価した。結果を表１に示す。本実施例によれば、厚く形成された導体パターンで構成された従来の積層インダクタと同等の直流抵抗値を得ることが出来た。また、磁気ギャップを設けたものでは優れた直流重畳特性を示した。また任意に１０ケ抜き取りＳＥＭにてコイル周辺の断面観察を行なったが、クラック等の発生は無く、構造的な欠陥を生じたものは無かった。

本発明によれば、積層インダクタや、インダクタを内蔵する多層基板等の積層電子部品において、製造工数を低減しながら、直流抵抗値を低減し、Ｑ値に優れた積層電子部品を得ることが出来、更に、励磁電流によってインダクタンス値の変動が少ない積層電子部品を得ることが出来る。

本発明の一実施例に係る積層電子部品の斜視図である。 本発明の一実施例に係る積層電子部品の分解斜視図である。 本発明の他の実施例に係る積層電子部品の分解斜視図である。 本発明の他の実施例に係る積層電子部品の一部分解斜視図である。 本発明の他の実施例に係る積層電子部品の断面図である。 本発明の他の実施例に係る積層電子部品の断面図である。 本発明の他の実施例に係る積層電子部品の一部分解斜視図である。 本発明の他の実施例に係る積層電子部品の一部分解斜視図である。 本発明の他の実施例に係る積層電子部品の断面図である。 本発明の他の実施例に係る積層電子部品の断面図である。 本発明の他の実施例に係る積層電子部品の断面図である。 本発明の他の実施例に係る積層電子部品に用いる導体パターンの斜視図である。 本発明の他の実施例に係る積層電子部品（ＤＣ−ＤＣコンバータモジュール）の斜視図である。 本発明の他の実施例に係る積層電子部品（ＤＣ−ＤＣコンバータモジュール）の断面図である。 本発明の他の実施例に係る積層電子部品（ＤＣ−ＤＣコンバータモジュール）の等価回路である。 従来の積層電子部品の分解斜視図である。 従来の他の積層電子部品の断面図である。

符号の説明

１ 第１の導体パターン
２ 第２の導体パターン
３ コイルパターン
１０ 第１の絶縁体層
１１ 第２の絶縁体層
６０ａ〜６５ａ、６０ｂ〜６５ｂ 導体パターン
８０ 磁性体層
１００ 積層電子部品
２００ 半導体集積回路部品
φａ、φｂ 磁束

Claims (7)

1. 第１の絶縁体層を介して、第１の導体パターンと第２の導体パターンとを複数のビアホールで並列接続してなるコイルパターンを有する積層電子部品において、
   前記第２の導体パターンは略１ターンに形成された導体パターンであり、前記第１の導体パターンは、第２の導体パターンの両端部と積層方向に重なる導体パターンであって、略３／４ターン〜略１ターンに形成されており、
   複数のコイルパターンを積層し、コイルパターンの第２の導体パターンと、他コイルパターンの第１の導体パターンとを第２の絶縁体層を介してビアホールで直列に接続して螺旋状に形成されたコイルとしたことを特徴とする積層電子部品。
2. 少なくとも一部のコイルパターンにおいて、前記第１の絶縁体層と前記第２の絶縁体層のいずれか一方を磁性体とし、他方を非磁性体としたことを特徴とする請求項１に記載の積層電子部品。
3. 第１の絶縁体層を介して、第１の導体パターンと第２の導体パターンとをビアホールで並列接続してなるコイルパターンを有する積層電子部品において、
   前記第２の導体パターンは環状に形成された導体パターンであり、前記第１の導体パターンは、第２の導体パターンの両端部と積層方向に重なる導体パターンであって、複数のコイルパターンを積層し、コイルパターンの第２の導体パターンと、他コイルパターンの第１の導体パターンとを第２の絶縁体層を介してビアホールで直列に接続して螺旋状に形成されたコイルとなし、少なくとも一部のコイルパターンにおいて、前記第１の絶縁体層と前記第２の絶縁体層のいずれか一方を磁性体とし、他方を非磁性体としたことを特徴とする積層電子部品。
4. 第１の絶縁体層を介して、第１の導体パターンと第２の導体パターンとをビアホールで並列接続してなるコイルパターンを有する積層電子部品において、
   前記第２の導体パターンは環状に形成された導体パターンであり、前記第１の導体パターンは、第２の導体パターンの両端部と積層方向に重なる導体パターンであって、複数のコイルパターンを積層し、コイルパターンの第２の導体パターンと、他コイルパターンの第１の導体パターンとを第２の絶縁体層を介してビアホールで直列に接続して螺旋状に形成されたコイルとなし、少なくとも一部のコイルパターンにおいて、その内側の領域に第３の絶縁体層を配置し、前記第１及び第２の絶縁体層が磁性体で形成され、前記第３の絶縁体層が非磁性体で形成されたことを特徴とする積層電子部品。
5. 第１の絶縁体層の厚みが第２の絶縁体層の厚みよりも薄いことを特徴とする請求項１至４のいずれかに記載の積層電子部品。
6. 一部のコイルパターンを構成する第１の導体パターン及び／又は第２の導体パターンの幅が、他のコイルパターンを構成する第１の導体パターンと第２の導体パターンの幅よりも、幅広であることを特徴とする請求項１乃至６のいずれかに記載の積層電子部品。
7. 表面に半導体集積回路部品を実装し、前記半導体集積回路部品と前記コイルを接続したことを特徴とする請求項１乃至６のいずれかに記載の積層電子部品。

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