CN103515052B - 多层芯片电子元件 - Google Patents

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Abstract

提供了一种多层芯片电子元件，该多层芯片电子元件包括：多层体，该多层体形成为2016‑尺寸或更小并且包括多层磁性层；导电图案，该导电图案在所述多层体内沿层叠方向电连接以形成线圈图案；以及非磁性间隔层，该非磁性间隔层越过位于所述多层磁性层之间的所述多层体的层叠表面形成，并且具有厚度Tg，该厚度Tg的范围为1μm≤Tg≤7μm，其中所述非磁性间隔层的数量可以是间隔层的数量的范围为位于所述磁性层之间的至少四层至线圈图案的匝数之间。

Description

多层芯片电子元件
相关申请的交叉引用
本申请要求于2012年6月14日在韩国知识产权局申请的韩国专利申请No.10-2012-0063795的优先权，在此通过引用将该申请的全部内容并入本申请中。
技术领域
本发明涉及一种多层芯片电子元件。
技术背景
感应器(一种多层芯片元件)是一种能够通过设置电子电路、电阻器以及电容器以消除噪声的典型的无源元件。
多层芯片型感应器可以通过印刷和堆叠导电图案(conductive pattern)以在磁性体中形成线圈来制造。多层芯片型感应器具有多个形成有导电图案的磁性层堆叠于其中的结构。在多层芯片型感应器内的内部导电图案通过形成在各磁性层中的转接电极(viaelectrode)顺序连接，以形成芯片内的线圈结构从而达到目标的感应系数和阻抗特性。
近来，随着多层芯片型感应器的小型化，使得多层芯片型感应器因直流偏置(DCbias)而具有感应系数降低的缺点。为了抑制感应系数因直流偏置而降低，小型化的功率电感器形成有非磁性间隔层以抑制磁性饱和。
多层芯片型感应器中的非磁性间隔层的形成被用于降低多层芯片型感应器中的多层体的总体的有效磁导率以延迟磁化。
这里，有效磁导率取决于磁性体相对于非磁性体的体积比率。在非磁性间隔层具有相同的体积的前提下，当非磁性间隔层的厚度增加并且它的层数减少时，磁通量围绕导电图案在磁性层中形成局部回路(local loop)以部分地引起磁通偏移(flux offset)，这对直流偏置特性不利，并且当非磁性间隔层的厚度薄并且它的层数增加时，局部回路能够被尽可能地抑制。
因此，可以从调整非磁性间隔层的厚度来着手开发具有优异的直流偏置特性同时实现小型化并确保充足的容量的多层芯片型感应器。
[现有技术文件]
日本专利公开No.2008-130736
日本专利No.4725120
发明内容
本发明的方面提供一种通过将非磁性层的厚度调薄而具有优异的直流偏置特性同时实现小型化并确保充足的容量的多层芯片元件。
根据本发明的一个方面，提供了一种多层芯片电子元件，包括：多层体，该多层体包括多层磁性层；导电图案，该导电图案在所述多层体内沿层叠方向电连接以形成线圈图案；以及非磁性间隔层，该非磁性间隔层越过位于所述多层磁性层之间的所述多层体的层叠表面形成，并且具有厚度Tg，该厚度Tg的范围为1μm≤Tg≤7μm，其中非磁性间隔层的数量的范围在至少四层至所述线圈图案的匝数之间。
当通过沿所述层叠方向形成所述导电图案而限定的工作区层的厚度被定义为Ta，并且所述非磁性间隔层的总厚度被定义为Tg,tot时，Tg,tot：Ta可以满足0.1≤Tg,tot：Ta≤0.5。
所述非磁性间隔层可以可以由电介质成分形成。
所述磁性层可以包括的第一磁性层和第二磁性层，所述第一磁性层与所述导电图案形成通用层，所述第二磁性层包括与所述导电图案电连接的转接电极。
所述第一磁性层可以包括所述非磁性间隔层。
所述第二磁性层可以包括所述非磁性间隔层。
所述非磁性间隔层可以设置在所述导电图案之间。
所述多层体的长度可以为小于或等于2.1mm，并且所述多层体的宽度可以为小于或等于1.7mm。
所述多层芯片电子元件的长度和宽度可以分别在2.0±0.1mm和1.6±0.1mm的范围内。
根据本发明的另一方面，提供了一种多层芯片电子元件，包括多层体，该多层体包括多层磁性层；导电图案，该导电图案设置在所述多层磁性层之间并且沿层叠方向电连接以形成线圈图案；以及非磁性间隔层，该非磁性间隔层在所述多层体内具有多个层并且每个所述非磁性间隔层具有厚度Tg，该厚度Tg的范围为1μm至7μm之间。
所述非磁性间隔层可以越过所述多层体的层叠表面形成。
所述非磁性间隔层可以越过所述多层体的层叠表面设置并且所述非磁性间隔层的数量为四层或更多。
所述非磁性间隔层的数量的范围可以为位于所述磁性层之间的至少四层至所述线圈图案的匝数之间。
当通过沿所述层叠方向形成所述导电图案而限定的工作区层的厚度被定义为Ta，并且所述非磁性间隔层的总厚度被定义为Tg,tot时，Tg,tot：Ta可以满足0.1≤Tg,tot：Ta≤0.5。
所述非磁性间隔层可以由电介质成分形成，该电介质成分抑制所述磁性层的成分的扩散。
所述电介质成分可以包括选自TiO2、ZrO2、Al2O3和ZnTiO3中的一者或多者。
所述磁性层可以包括的第一磁性层和第二磁性层，所述第一磁性层与所述导电图案形成通用层，所述第二磁性层包括与所述导电图案电连接的转接电极。
所述第一磁性层可以包括所述非磁性间隔层。
所述第二磁性层可以包括所述非磁性间隔层。
所述非磁性间隔层可以设置在所述导电图案之间。
附图说明
通过下面结合附图的详细说明，本发明的上述和其它方面、特征以及其它优点将会更加清楚地得到理解，其中：
图1是根据本发明的实施方式的多层芯片型感应器的局部剖视立体图；
图2A至图2C是显示形成非磁性间隔层的第一种实施方式的示意图；
图3A至图3C是显示形成非磁性间隔层的第二种实施方式的示意图；
图4A至图4C是显示形成非磁性间隔层的第三种实施方式的示意图；
图5是图1的多层芯片型感应器的层叠外观的示意性的分解立体图；
图6是显示形成在图1的磁性层上的导电图案和非磁性间隔层的外观的示意性的平面图；
图7是沿图1的Ⅶ-Ⅶ线剖切的示意性的剖视图；以及
图8是沿图1的Ⅷ-Ⅷ线剖切的示意性的剖视图。
具体实施方式
现在，将参照附图详细描述本发明的实施方式。但是，应该理解本发明的精神并不限于此处所给出的实施方式，并且本领域技术人员和理解本发明的人员可以通过在相同的精神内添加、修改和移除部件而容易地实现包含在本发明的精神内的退步发明(retrogressive invention)或其他的实施方式，但是上述退步发明或其他实施方式被视为包含在本发明的精神内。
此外，在本发明的范围内的全部附图中，使用相同的参考标记标示具有相同功能的相同部件。
根据本发明的实施方式的多层芯片电子元件可以被适当地用作为芯片感应器，在该芯片感应器中导电图案形成在磁性层、贴片磁珠(chip bead)、芯片过滤器(chipfilter)等的上面。
以下，将参考多层芯片型感应器描述本发明的实施方式。
多层芯片型感应器
图1是根据本发明的实施方式的多层芯片型感应器的局部剖视立体图，图2A至图2C是显示形成非磁性间隔层的第一种实施方式的示意图，图3A至图3C是显示形成非磁性间隔层的第二种实施方式的示意图，以及图4A至图4C是显示形成非磁性间隔层的第三种实施方式的示意图。
参考图1至图4，多层芯片型感应器10可以包括多层体15、导电图案40、磁性层62和64、非磁性间隔层90以及内电极20。
多层体15可以通过在磁性印刷电路基板(magnetic green sheets)上印刷导电图案40并且层叠和烧结形成有导电图案40的磁性印刷电路基板而制成。
多层体15可以具有六面体形状。当磁性印刷电路基板为多层的并且被烧结成芯片形状时，由于陶瓷粉末颗粒的烧结收缩，多层体15可以不形成为具有完全笔直的边的六面体形状。
当定义六面体的方向以清楚地描述本发明的实施方式时，图1中显示的L、W和T分别代表长度方向、宽度方向以及厚度方向。这里，厚度方向可以和磁性层层叠的方向具有相同的意思。
图1的实施方式显示具有长度方向大于宽度方向和厚度方向的长方体形状的芯片感应器10。
根据本发明的实施方式的多层芯片型感应器10的尺寸可以是包括内电极20的多层体的长度和宽度分别在2.0±0.1mm和1.6±0.1mm的范围内(2016-尺寸)，并且可以形成为2016-尺寸或更小(即多层体的长度为2.1mm或更小并且多层体的宽度为1.7mm或更小)。
第一磁性层62和第二磁性层64由Ni-Cu-Zn基物质、Ni-Cu-Zn-Mg基物质、Mn-Zn基物质、铁氧体(ferrite)基物质形成，但是本发明的实施方式并不限于此。
这里，根据本发明的实施方式的磁性层62和64可以包括第一磁性层64和第二磁性层62，第一磁性层64在烧结后与导电图案40形成通用层(common layer)，第二磁性层62在多层体15内的沿层叠方向插入到彼此邻近的导电图案40之间。
第二磁性层62在被烧结前可以是磁性印刷电路基板，并且第一磁性层64可以通过在磁性印刷电路基板上涂抹或印刷磁性物质而形成以具有与导电图案40的厚度相等的厚度。
第一磁性层64和第二磁性层62可以分别形成。然而，构成多层体15的多个第一磁性层62和第二磁性层64处于烧结状态，并且邻近的第一磁性层64和第二磁性层62之间的边界连成一体，从而使其在不使用扫描型电子显微镜(SEM)的情况下难以确认。
非磁性间隔层90可以降低多层体15的磁性层62和64的有效磁导率以延迟磁化。当磁性层62和64由Ni-Cu-Zn基铁氧体形成时，磁性层62和64可以使用电介质成分以使非磁性间隔层90不会因高温烧结的过程中磁性物质和非磁性物质之间的扩散而转变为磁性物质的特性。
这里，电介质成分可以选择性地具有TiO2、ZrO2、Al2O3和ZnTiO3中的一种或多种成分。
通过选择电介质成分，非磁性间隔层90的厚度可以相对变薄并且非磁性间隔层90的层数可以增加。正因为如此，当非磁性间隔层90的厚度薄并且它的层数增加时，可以通过防止磁通量围绕导电图案40在磁性层中形成局部回路而使直流偏置特性提高。
以下，将参考图2A至图4描述非磁性间隔层90的形成外观。
参考图2A至图2C，铁氧体印刷电路基板62和非磁性片90层叠(图2A)，导电图案40印刷在铁氧体印刷电路基板62上并且变干(图2B)，并且与铁氧体印刷电路基板62不同的分隔开的平面化磁性层64通过在与导电图案40相邻的空间里印刷作为糊剂(paste)的铁氧体浆料而形成，以与导电图案40形成通用层(图2C)。这里，铁氧体印刷电路基板62、导电图案40以及平面化磁性层64形成单个的多层载体60。其上形成有非磁性片90的多层载体60连同其上形成有另一个非磁性片的多层载体60或其上未形成有非磁性片的多层载体60层叠在一起，从而形成在多层体15内的非磁性间隔层。这里，非磁性片90的形成位置可以在铁氧体印刷电路基板62的沿层叠方向的顶部或底部。
参考图3A至图3C，为了形成非磁性间隔层，可以通过将具有电介质成分的非磁性物质涂抹到铁氧体印刷电路基板62上以形成单个层(图3A)，导电图案40可以形成在该单个层上(图3B)，并且平面化磁性层64可以通过在与导电图案40相邻的空间里印刷作为糊剂的铁氧体浆料而形成。
此外，参考图4A至图4C，为了形成非磁性间隔层，可以通过向铁氧体印刷电路基板62涂抹具有电介质成分的非磁性物质以形成单个层并且在印刷非磁性物质的同时清空导电图案40形成的空间(图4A)，导电图案40可以形成在为形成导电图案而留空的空间中(图4B)，并且平面化磁性层64可以通过在与导电图案40相邻的空间里的印刷作为糊剂的铁氧体浆料而形成(图4C)。这里，非磁性物质的涂抹可以在非磁性物质层上形成分隔开的平面化磁性层，通过在铁氧体印刷电路基板62上印刷导电图案40，并且在与导电图案40相邻的且厚度比导电图案40的厚度薄的空间里印刷非磁性物质，而大致具有与导电图案40相同的厚度。
导电图案40可以通过印刷使用银(Ag)作为主要成分的导电胶(conductivepaste)以形成预定的厚度。导电图案40可以与形成在陶瓷本体的两端的内电极20电连接。
内电极20形成在陶瓷本体15的陶瓷体的两端并且可以通过电镀从Cu、Ni、Sn、Ag和Pd中选择的合金而形成。但是，本发明的实施方式不限于这些物质。
导电图案40可以包括与内电极20电连接的引线(leads)48。
图5是图1的多层芯片型感应器的多层的外观的示意性的分解立体图，图6是显示形成在图1的磁性层上的导电图案和非磁性间隔层的外观的示意性的平面图；
参考图5和图6，单个多层载体60a上的导电图案40a包括沿长度方向的导电图案42a和沿宽度方向的导电图案44a。导电图案40a与另一个多层载体60b上的导电图案40b电连接并且之间设置有磁性层62a，通过形成在磁性层62a上的转接电极以沿层叠方向形成线圈图案。
在这种情况下，当非磁性间隔层90b存在于多层载体60b和另一个多层载体60c之间时，层叠的载体60b和60c通过形成在磁性层62b上的转接电极74b和形成在非磁性间隔层90b上的转接电极94b电连接以实现彼此连接。
根据本发明的实施方式的所有线圈图案的匝数为6.5倍数，但是本发明的实施方式不限于此。为了使线圈图案的匝数为6.5倍数，导电图案40a、40b、……、40i形成于其中的九个层叠载体60a、60b、……、60i被设置在形成为覆盖层的顶部的磁性层80a和底部的磁性层80b之间。
此外，本发明的实施方式描述了六个非磁性间隔层90a、90b、……、90f形成在顶部的磁性层80a和底部的磁性层80b之间的情况，但是本发明不限于此。
本发明的实施方式需要至少两个形成有导电图案42a和42b的层叠的载体以形成具有一倍数匝数的线圈图案，但是不限于此，并且因此可以根据导电图案的形状要求不同数量的层叠的载体。
厚度为Tg的非磁性间隔层90可以制造为厚度为1μm至7μm的薄层。因此，可以设置多个薄的非磁性间隔层90以提高直流偏置特性，并且可以根据需要的电性能改变间隔层的Tg和数量。
当Tg小于1μm时，可能在将形成为非磁性间隔层90的片材或非磁性物质层上产生缺陷，从而可能使直流偏置特性降低。此外，当Tg超过7μm时，难以达到容量。
非磁性间隔层90的间隔层的数量可以在至少四层至线圈图案的匝数之间。
非磁性间隔层90可以形成为在多层磁性层之间越过多层体15的层叠表面。这里，越过多层体15的层叠表面的无磁性间隔层90的形成表示非磁性间隔层90完全形成在多层磁性层之间以使该无磁性间隔层90的横截面可以沿长度方向和宽度方向均设置为在多层磁性层之间的非磁性间隔层90的情况(图7和图8所示)，而不表示非磁性间隔层90仅形成在磁性层之间的区域的一部分的情况。
此外，甚至当非磁性间隔层90部分地包括转接电极或缺陷(例如在加工中产生孔)时，非磁性间隔层90可以被视为越过多层体15的层叠表面形成。
当非磁性间隔层90的层数少于四层时，容量可能根据温度而改变，从而直流偏置特性可能降低。进一步地，非磁性间隔层90层叠同时非磁性间隔层90的数量超出线圈图案的匝数的情况，对应于多层体15的覆盖层80a和80b形成有非磁性间隔层90的情况，从而使容量降低。
参考图6描述线圈图案中的一匝，当形成在相同磁性层60b上的导电图案40b中一个转接电极72b被定义为1，另一个转接电极74b被定义为2，在与2对应的层叠方向的导电图案40c的转接电极72c被定义为3，并且朝向1的磁性层60c的导电图案40c的相对点被定义为4时，从1沿逆时针方向形成一个回转(1→2→3→4)，该回转可以定义为一个匝。当4被定义为1’时，可以形成下一个回转(1’→2’→3’→4’)。
这里，定义为2的转接电极74b的底部和定义为3的转接电极72c的底部分别对应于形成在非磁性间隔层90b和90c上的转接电极94b和94c，以使得上部的导电图案和下部的导电图案可以彼此电连接。
图7是沿图1的Ⅶ-Ⅶ线剖切的示意性的剖视图，图8是沿图1的Ⅷ-Ⅷ线剖切的示意性的剖视图。
图7显示图1的多层芯片型感应器沿长度方向L和厚度方向T的剖切，图8显示图1的多层芯片型感应器沿宽度方向W和厚度方向T的剖切。
在图7和图8的剖视图中，假设虚线部分表示形成的导电图案40，它描述了尺寸关系，例如导电图案40和磁性层60之间的厚度等。
如图7所示，当沿长度方向L和厚度方向T观察时，与内电极20电连接的引线48形成在其上形成有导电图案的顶部的磁性层和底部的磁性层上。引线48沿陶瓷本体15的长度方向与短侧Ws1和Ws2接触并且与内电极20电连接。
导电图案40与第一磁性层64形成通用层，并且导电图案40可以被设置为在多层体15内彼此朝向并且之间插入有第二磁性层62。
这里，第一磁性层64可以被印刷为具有与导电图案40的厚度相同的厚度。
参考图8的宽度方向W和厚度方向T的横截面，显示了描述本发明的实施方式的尺寸。
根据本发明的实施方式，当通过沿层叠方向形成导电图案40限定的工作区层的厚度被定义为Ta，并且总厚度(非磁性间隔层90的各自的厚度Tga、Tgb、……、Tgf的总和)被定义为Tg,tot时，Tg,tot：Ta可以满足0.1≤Tg,tot：Ta≤0.5。
当Tg,tot：Ta小于0.1时，无磁性间隔层90的厚度不够，从而直流偏置特性可能降低，而当Tg,tot：Ta超过0.5时，容量损失可能成问题。
此处，由于对各个层进行烧结，无磁性间隔层90的厚度可以不完全相同，因此无磁性间隔层90的厚度可以指平均厚度。
如图8所示，无磁性间隔层90的厚度可以用通过使用扫描电子显微镜(SEM)沿多层体15的宽度方向W和厚度方向T扫描横截面而获得的图像来测量。例如，对于任何一个取自通过使用SEM沿多层体15的长度方向L在中心部位的剖切的沿宽度和厚度方向W-T的横截面而获得的图像的多层体15而言，在沿宽度方向具有相等间隔的三十个点测量非磁性间隔层90的厚度，从而获得它们的平均值。
此外，如图7所示，无磁性间隔层90的厚度甚至可以通过使用SEM在多层体15沿其宽度方向W的中心部位的扫描长度和厚度方向L-T的横截面而获得的图像而测量。
这里，多层体15的宽度方向W或长度方向L的中心部位可以被定义为在从多层体15的沿宽度方向W或长度方向L的中心点到多层体15的宽度或长度的30％的范围内的一个点。
实施例
根据本发明的创造性实施例和对比实施例的多层芯片型感应器按如下方法制成。准备多个磁性印刷电路基板，该多个磁性印刷电路基板通过向载体膜涂抹包含Ni-Zn-Cu基铁氧体粉末的浆料并烘干这些浆料而制成。
然后，导电图案通过使用格网(screen)向磁性印刷电路基板涂抹含银(Ag)导电胶而形成。此外，单个多层载体和磁性印刷电路基板通过围绕导电图案向磁性印刷电路基板涂抹铁氧体浆料形成在一起以使得成为具有导电图案的通用层。
导电图案形成在其中的层叠的载体是重复层叠的且导电图案是电连接的。从而沿层叠方向形成线圈图案。此外，非磁性间隔层可以通过在层叠的载体之间层叠所需数量的薄的非磁性片而形成在导电图案之间
这里，转接电极形成在磁性印刷电路基板和非磁性片中以使上部的导电图案与下部的导电图案连接并且磁性印刷电路基板和非磁性片位于上部的导电图案与下部的导电图案之间。
这里，层叠的载体为多层的并且范围在10层到20层之间，该层叠的载体在85℃、1000kgf/cm2的压力条件下被均匀按压。压制的芯片叠层被切割为单独的芯片的形式，并且切割的芯片通过在230℃下在空气氛围中保持40小时以进行脱粘处理(debinderprocess)。
然后，芯片叠层在空气氛围中在950℃或更低的温度下烧制。在这种情况下，烧制的芯片的尺寸为2.0mm×1.6mm(L×W)(2016-尺寸)。
接下来，内电极通过进行例如电镀等的处理过程而形成。
这里，制成了多层芯片型感应器的样品，所以在沿宽度和厚度方向W-T的横截面中的非磁性间隔层的厚度Tg、非磁性间隔层的数量n、所有非磁性间隔层的厚度与活动层的厚度之比nTg：Ta、以及线圈图案的匝数被制造为多种形式。
Tg和Ta通过使用光学显微镜在通过磨光多层体15的中心部分而获得的剖切面上实施高倍率图像拍摄并且使用计算机程序(例如影像量测分析软件(SigmaScan Pro)等)分析拍摄的高倍率图像而测得的。
以下，将参考本发明的创造性实施例和对比实施例的实验数据更详细地描述本发明的实施方式。
下表1显示通过测量根据Tg、Tgs的数量n以及Ta的改变感应系数、直流阻抗、允许电流的改变而得出的结果。
[表1]
*对比例
这里，使用安捷伦(Agilent)4286A型电感电容电阻测量仪(LCR meter)测量感应系数L。进一步地，使用安捷伦4338型毫欧姆表(millohm meter)测量直流阻抗，并且在施加直流偏置电流的状态下通过容量减少至大约初始值的70％的直流偏置电流测量允许电流。
参考表1，当Tg小于1μm时，间隔层的厚度太薄。因此，样品1照这种状况不用作非磁性间隔层，并且因此样品1具有高的初始容量但是低的允许电流。当Tg超过7μm时，样品7几乎不具有容量。
当非磁性间隔层的数量少于四层时，由于间隔层数量不足，样品8不作为非磁性间隔层，因此样品8具有高的起始容量但是低的允许电流。当非磁性间隔层层叠时，在非磁性间隔层的数量超过线圈图案的匝数的情况下容量可能下降。
在样品1中，当nTg：Ta小于0.1时，非磁性间隔层的体积分数太小，从而直流偏置特性可能降低；并且在样本8中，当nTg：Ta超出0.5时，容量损失可能成问题。
如上所述，根据本发明的实施方式的多层芯片电子元件，通过调整非磁性间隔层的厚度，其直流偏置特性可以是优异的同时实现小型化并且确保足够容量。
虽然已经结合实施方式展示并描述了本发明，但是在不偏离如所附权利要求限定的本发明的精神和范围的情况下，对本发明作出修改和改变对本领技术人员来说是明显的。

Claims (20)

1.一种多层芯片电子元件，该多层芯片电子元件包括：
多层体，该多层体包括多层磁性层；
导电图案，该导电图案在所述多层体内沿层叠方向电连接以形成线圈图案；以及
多个非磁性间隔层，包括非磁性材料，多个该非磁性间隔层越过位于多层所述磁性层之间的所述多层体的层叠表面形成在所述多层体的每个上部和下部中，并且所述非磁性间隔层具有厚度Tg，该厚度Tg的范围为1μm≤Tg≤7μm，
所述非磁性间隔层的数量的范围在至少四层至所述线圈图案的匝数之间，
其中，所述导电图案形成在多层所述磁性层，多层所述磁性层彼此直接相邻，所述多层体的上部和下部之间的中心部没有介入的非磁性间隔层，
其中，所述多个非磁性间隔层形成在直接相邻的磁性层的整个长度和宽度上，且非磁性材料在所述整个长度和宽度上连续地延伸。
2.根据权利要求1所述的多层芯片电子元件，其中，当通过沿所述层叠方向形成所述导电图案而限定的工作区层的厚度被定义为Ta，并且所述非磁性间隔层的总厚度被定义为Tg,tot时，Tg,tot：Ta满足0.1≤Tg,tot：Ta≤0.5。
3.根据权利要求1所述的多层芯片电子元件，其中，所述非磁性间隔层由电介质成分形成。
4.根据权利要求1所述的多层芯片电子元件，其中，所述磁性层包括第一磁性层和第二磁性层，所述第一磁性层与所述导电图案形成通用层，所述第二磁性层包括与所述导电图案电连接的转接电极。
5.根据权利要求4所述的多层芯片电子元件，其中，所述第一磁性层包括所述非磁性间隔层。
6.根据权利要求4所述的多层芯片电子元件，其中，所述第二磁性层包括所述非磁性间隔层。
7.根据权利要求1所述的多层芯片电子元件，其中，所述非磁性间隔层设置在所述导电图案之间。
8.根据权利要求1所述的多层芯片电子元件，其中，所述多层体的长度为小于或等于2.1mm，并且所述多层体的宽度为小于或等于1.7mm。
9.根据权利要求1所述的多层芯片电子元件，其中，所述多层芯片电子元件的长度和宽度分别在2.0±0.1mm和1.6±0.1mm的范围内。
10.一种多层芯片电子元件，该多层芯片电子元件包括：
多层体，该多层体包括多层磁性层；
导电图案，该导电图案设置在所述多层磁性层之间并且沿层叠方向电连接以形成线圈图案；以及
多个非磁性间隔层，包括非磁性材料，该非磁性间隔层位于所述多层体内的所述多层体的每个上部和下部中的多层所述磁性层之间，并且每个所述非磁性间隔层具有厚度Tg，该厚度Tg的范围为1μm至7μm，
其中，所述导电图案形成在多层所述磁性层，多层所述磁性层彼此直接相邻，所述多层体的上部和下部之间的中心部没有介入的非磁性间隔层，
其中，所述多个非磁性间隔层形成在直接相邻的磁性层的整个长度和宽度上，且非磁性材料在所述整个长度和宽度上连续地延伸。
11.根据权利要求10所述的多层芯片电子元件，其中，所述非磁性间隔层的数量的范围为位于所述磁性层之间的至少四层至所述线圈图案的匝数之间。
12.根据权利要求10所述的多层芯片电子元件，其中，所述非磁性间隔层越过所述多层体的层叠表面形成。
13.根据权利要求10所述的多层芯片电子元件，其中，所述非磁性间隔层越过所述多层体的层叠表面设置并且所述非磁性间隔层的数量为大于或等于四层。
14.根据权利要求10所述的多层芯片电子元件，其中，当通过沿所述层叠方向形成所述导电图案而限定的工作区层的厚度被定义为Ta，并且所述非磁性间隔层的总厚度被定义为Tg,tot时，Tg,tot：Ta满足0.1≤Tg,tot：Ta≤0.5。
15.根据权利要求10所述的多层芯片电子元件，其中，所述非磁性间隔层由电介质成分形成，该电介质成分抑制所述磁性层的成分的扩散。
16.根据权利要求15所述的多层芯片电子元件，其中，所述电介质成分包括选自TiO2、ZrO2、Al2O3和ZnTiO3中的一者或多者。
17.根据权利要求10所述的多层芯片电子元件，其中，所述磁性层包括第一磁性层和第二磁性层，所述第一磁性层与所述导电图案形成通用层，所述第二磁性层包括与所述导电图案电连接的转接电极。
18.根据权利要求17所述的多层芯片电子元件，其中，所述第一磁性层包括所述非磁性间隔层。
19.根据权利要求17所述的多层芯片电子元件，其中，所述第二磁性层包括所述非磁性间隔层。
20.根据权利要求10所述的多层芯片电子元件，其中，所述非磁性间隔层设置在所述导电图案之间。
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