KR101973424B1 - 칩 전자부품 및 칩 전자부품의 실장 기판 - Google Patents
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Abstract
본 발명은 복수의 자성체층 또는 유전체층이 적층되고, 내부에 복수의 도체 패턴과 상기 도체 패턴을 전기적으로 연결하는 도전성 비아를 포함하는 코일부가 배치된 적층 본체 및 상기 적층 본체의 외부에 배치되며, 상기 코일부와 전기적으로 접속하는 외부전극을 포함하며, 상기 복수의 도체 패턴 사이에는 상기 자성체층 또는 유전체층이 배치되며, 상기 도체 패턴과 자성체층 또는 유전체층의 계면에는 상기 적층 본체의 유전율보다 낮은 유전율을 갖는 버퍼층이 배치된 칩 전자부품에 관한 것이다.
Description
본 발명은 칩 전자부품 및 칩 전자부품의 실장 기판에 관한 것이다.
인덕터는 저항, 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로, 노이즈를 제거하거나 LC 공진 회로를 이루는 부품으로 사용된다.
인덕터는 구조에 따라서 적층형, 권선형, 박막형 등 여러 가지로 분류할 수 있는데, 이 중에서도 적층형이 널리 보급되어 가고 있는 추세이다.
일반적인 적층형 칩 인덕터는 내부 도체 패턴이 형성된 복수의 자성체층을 적층한 구조를 가지며, 내부 도체 패턴은 각 자성체층에 형성된 비아 전극에 의해 순차적으로 접속되어 전체적으로 코일 구조를 형성하여 목표하는 인덕턴스 및 임피던스 등의 특성을 구현한다.
적층형 칩 인덕터는 필연적으로 기생 용량이 생기게 되는데, 상기 기생 용량은 인덕턴스(L)에 병렬로 기생 커패시턴스(C) 성분을 가지게 하여, 고주파 대역에서 병렬 공진을 일으키게 한다.
즉, 상기 기생 용량은 저주파 대역에서는 거의 영향이 없으나, 고주파 대역에서는 공진점에 가까워질수록 적층형 칩 인덕터의 Q값이 하강하게 한다.
과거에는 100 MHz 기준만 가지고 칩 인덕터를 평가하였으나, 실제 사용되는 주파수 대역은 800 MHz, 1.8 GHz 및 2.5 GHz 대역이므로, 이 조건에서 향상된 Q 특성에 대한 요구가 증가하고 있는 실정이다.
이러한 기생 용량은 재료의 유전율에 직접 비례하므로, Q 특성 향상을 위해 칩 인덕터 내부의 유전율을 조절하는 연구가 필요한 실정이다.
본 발명의 목적은 유전율을 낮추어 기생 용량을 감소시킨 칩 전자부품 및 칩 전자부품의 실장 기판에 관한 것이다.
본 발명의 일 실시형태는 복수의 자성체층 또는 유전체층이 적층되고, 내부에 복수의 도체 패턴과 상기 도체 패턴을 전기적으로 연결하는 도전성 비아를 포함하는 코일부가 배치된 적층 본체 및 상기 적층 본체의 외부에 배치되며, 상기 코일부와 전기적으로 접속하는 외부전극을 포함하며, 상기 복수의 도체 패턴 사이에는 상기 자성체층 또는 유전체층이 배치되며, 상기 도체 패턴과 자성체층 또는 유전체층의 계면에는 상기 적층 본체의 유전율보다 낮은 유전율을 갖는 버퍼층이 배치된 칩 전자부품을 제공한다.
본 발명의 다른 실시형태에 따른면, 복수의 자성체층 또는 유전체층이 적층되고, 내부에 복수의 도체 패턴과 상기 도체 패턴을 전기적으로 연결하는 도전성 비아를 포함하는 코일부가 배치된 적층 본체 및 상기 적층 본체의 외부에 배치되며, 상기 코일부와 전기적으로 접속하는 외부전극을 포함하며, 상기 복수의 도체 패턴 사이에는 상기 자성체층 또는 유전체층이 배치되며, 상기 도체 패턴과 자성체층 또는 유전체층의 계면에는 에어 갭(Air gap)층이 배치된 칩 전자부품을 제공한다.
본 발명의 또 다른 실시형태에 따르면, 상부에 제 1 및 제 2 전극 패드를 갖는 인쇄회로기판 및 상기 인쇄회로기판 위에 설치된 상기 칩 전자부품을 포함하는 칩 전자부품의 실장 기판을 제공한다.
본 발명의 일 실시예에 따르면 도체 패턴 사이에 유전율이 낮은 버퍼층 즉, 에어 갭(Air gap)층을 형성하여 칩 전자부품의 유전율을 낮출 수 있다.
상기와 같이 도체 패턴 사이에 유전율이 낮은 버퍼층 즉, 에어 갭(Air gap)층을 형성하여 칩 전자부품의 유전율이 낮아질 경우, 기생용량을 감소시킬 수 있어 결과적으로 칩 전자부품의 Q 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 본 발명의 일 실시예에 따른 칩 전자부품의 단면도이다.
도 3는 도 2의 A 부분 확대도이다.
도 4는 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 5는 본 발명의 실시예와 비교예에 따른 주파수 대비 Q 특성을 비교한 그래프이다.
도 2는 본 발명의 일 실시예에 따른 칩 전자부품의 단면도이다.
도 3는 도 2의 A 부분 확대도이다.
도 4는 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 5는 본 발명의 실시예와 비교예에 따른 주파수 대비 Q 특성을 비교한 그래프이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
본 발명의 일 실시예에 따른 칩 전자 부품은 자성체 층 상에 도전 패턴이 형성되는 칩 인덕터(chip inductor), 칩 비즈(chip beads), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 적층형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 본 발명의 일 실시예에 따른 칩 전자부품의 단면도이다.
본 발명의 일 실시예에 따른 칩 전자부품(100)은 복수의 자성체층 또는 유전체층(111)이 적층되고, 내부에 복수의 도체 패턴과 상기 도체 패턴을 전기적으로 연결하는 도전성 비아를 포함하는 코일부(120)가 배치된 적층 본체(110) 및 상기 적층 본체(110)의 외부에 배치되며, 상기 코일부(120)와 전기적으로 접속하는 외부전극(130)을 포함한다.
상기 적층 본체(110)는 복수의 자성체층 또는 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것으로서, 이러한 적층 본체(110)의 형상, 치수 및 자성체층 또는 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
상기 적층 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
본 실시 형태에서는 설명의 편의를 위해 적층 본체(110)의 두께 방향으로 대향되는 두 면을 상하면으로, 상기 상하면을 연결하며 서로 길이 방향으로 대향하는 두 면을 길이 방향 양 측면으로, 이와 수직으로 교차되며 서로 폭 방향으로 대향되는 두 면을 폭 방향 양 측면으로 정의하기로 한다.
상기 자성체층 또는 유전체층(111)은 페라이트 또는 금속 자성 분말을 포함하여 형성될 수 있다.
상기 페라이트는 예를 들어, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등일 수 있다.
상기 금속 자성 분말은 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 금속 자성 분말의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.
상기 적층 본체(110)가 유전체층(111)을 포함할 경우, 상기 유전체층(111)은 TiO2, ZrO2, Al2O3 및 ZnTiO3 중 선택된 하나 이상의 조성을 가지도록 선택될 수 있다.
상기 복수의 자성체층 또는 유전체층(111)의 일면에는 코일부(120) 형성을 위한 도체 패턴이 형성되고, 상기 자성체층 또는 유전체층(111)의 두께 방향으로는 상하에 위치한 도체 패턴을 전기적으로 접속시키기 위한 도전성 비아가 관통 형성될 수 있다.
따라서, 각 자성체층 또는 유전체층에 형성된 도체 패턴의 일단은 인접하는 자성체층 또는 유전체층에 형성된 도전성 비아를 통해 서로 전기적으로 연결되어 코일부(120)를 형성하게 된다.
그리고, 이 코일부(120)의 양단은 적층 본체(110)를 통하여 외부로 인출되도록 하여 적층 본체(110)의 외부에 배치된 한 쌍의 외부전극(130)과 접촉하면서 각각 전기적으로 연결될 수 있다.
특히, 상기 코일부(120)의 양단은 적층 본체(110)의 양단을 통하여 인출될 수 있으며, 상기 한 쌍의 외부전극(130)은 상기 코일부(120)가 인출된 적층 본체(110)의 양단에 형성될 수 있다.
상기 도체 패턴은 상기 자성체층 또는 유전체층을 형성하기 위한 시트에 도체 패턴 형성을 위한 도전성 페이스트를 후막 인쇄, 도포, 증착 및 스퍼터링 등을 하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 도전성 비아는 각각의 시트에 두께 방향으로 관통 구멍을 형성한 후, 이 관통 구멍에 도전성 페이스트 등을 충전하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 도체 패턴을 형성하기 위한 도전성 페이스트에 포함되는 도전성 금속은 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다만 귀금속인 은(Ag), 팔라듐(Pd), 백금(Pt)과 같은 귀금속 재료를 사용하면 생산원가가 높아지는 문제가 있으므로 본 발명은 상술한 금속 중 저가인 구리(Cu) 또는 니켈(Ni)을 코일부로 사용할 수 있다.
상기 외부전극(130)은 적층 본체(110)를 통해 노출되는 코일부(120)의 양단과 각각 접촉하여 전기적으로 연결될 수 있다.
이러한 외부전극(130)은 도전성 페이스트에 적층 본체(110)를 침지하거나, 인쇄, 증착 및 스퍼터링 등의 다양한 방법을 통하여 적층 본체(110)에 형성될 수 있다.
상기 도전성 페이스트는 예컨대 은(Ag), 구리(Cu) 및 구리(Cu) 합금 중 하나를 포함하는 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 외부전극(130)의 외측면에는 필요시 니켈(Ni) 도금층(미도시) 및 주석(Sn) 도금층(미도시)이 더 형성될 수 있다.
도 3는 도 2의 A 부분 확대도이다.
도 3을 참조하면, 상기 복수의 도체 패턴 사이에는 상기 자성체층 또는 유전체층이 배치되며, 상기 도체 패턴과 자성체층 또는 유전체층의 계면에는 상기 적층 본체(110)의 유전율보다 낮은 유전율을 갖는 버퍼층(140)이 배치된다.
일반적으로, 적층형 칩 인덕터는 필연적으로 기생 용량이 생기게 되는데, 상기 기생 용량은 인덕턴스(L)에 병렬로 기생 커패시턴스(C) 성분을 가지게 하여, 고주파 대역에서 병렬 공진을 일으키게 한다.
즉, 상기 기생 용량은 저주파 대역에서는 거의 영향이 없으나, 고주파 대역에서는 공진점에 가까워질수록 적층형 칩 인덕터의 Q값이 하강하게 한다.
과거에는 100 MHz 기준만 가지고 칩 인덕터를 평가하였으나, 실제 사용되는 주파수 대역은 800 MHz, 1.8 GHz 및 2.5 GHz 대역이므로, 이 조건에서 향상된 Q 특성에 대한 요구가 증가하고 있는 실정이다.
본 발명의 일 실시형태에 따르면, 상기 도체 패턴과 자성체층 또는 유전체층의 계면에 상기 적층 본체(110)의 유전율보다 낮은 유전율을 갖는 버퍼층(140)이 배치됨으로써, 칩 전자부품(100)의 실효적인 유전율이 낮아지게 되고, 이로 인하여 기생 용량도 크게 감소시킬 수 있다.
상기 버퍼층(140)은 특별히 제한되는 것은 아니며, 예를 들어 에어 갭(Air gap)층일 수 있다.
상기 에어 갭(Air gap)층은 진공에 대한 유전율의 비인 상대 유전율이 1.0 인 것을 특징으로 한다.
본 발명의 일 실시형태에 따르면, 상기 버퍼층(140)의 유전율 대비 상기 적층 본체(110)의 유전율의 비는 4 내지 7일 수 있으며, 바람직하게는 5 내지 6일 수 있다.
상기 버퍼층(140)인 에어 갭(Air gap)층은 상기 도체 패턴과 자성체층 또는 유전체층의 계면에 배치되며, 상기 도체 패턴의 상부면과 하부면에 모두 배치될 수 있다.
또한, 상기 버퍼층(140)인 에어 갭(Air gap)층은 상기 도체 패턴과 자성체층 또는 유전체층의 계면의 전체에 배치될 수도 있으며, 다만 이에 한정되는 것은 아니며, 예를 들어 상기 도체 패턴의 상부면과 하부면의 일부에만 배치될 수도 있다.
상기 버퍼층(140)인 에어 갭(Air gap)층은 상기 도체 패턴과 자성체층 또는 유전체층의 계면의 전체에 배치될 경우, 기생 용량의 감소 효과가 우수하여, 칩 전자부품의 Q 특성 향상 효과가 보다 우수할 수 있다.
상기 적층 본체(110)를 구성하는 자성체층 또는 유전체층의 진공에 대한 유전율의 비인 상대 유전율은 약 5 내지 6일 수 있으며, 상기 도체 패턴과 자성체층 또는 유전체층의 계면에 배치되는 버퍼층(140)인 에어 갭(Air gap)층은 진공에 대한 유전율의 비인 상대 유전율이 1.0 인 것을 특징으로 하는 바, 내부의 도체 패턴 사이에 유전율이 낮은 버퍼층을 형성시켜 기생 용량을 감소시킬 수 있다.
상기 도체 패턴과 자성체층 또는 유전체층의 계면에 상기 적층 본체(110)의 유전율보다 낮은 유전율을 갖는 버퍼층(140)이 배치됨으로써, 기생 용량을 감소시킬 경우, 칩 전자부품의 Q 특성을 향상시킬 수 있다.
특히, 1 GHz 정도의 고주파 대역에서 상기 적층 본체(110)의 유전율보다 낮은 유전율을 갖는 버퍼층(140)이 배치된 실시예의 경우 상기 버퍼층이 배치되지 않은 종래의 비교예에 비해 약 12% 정도의 Q 값이 상승할 수 있다.
본 발명의 다른 실시형태에 따르면, 복수의 자성체층 또는 유전체층(111)이 적층되고, 내부에 복수의 도체 패턴과 상기 도체 패턴을 전기적으로 연결하는 도전성 비아를 포함하는 코일부(120)가 배치된 적층 본체(110) 및 상기 적층 본체(110)의 외부에 배치되며, 상기 코일부(120)와 전기적으로 접속하는 외부전극(130)을 포함하며, 상기 복수의 도체 패턴 사이에는 상기 자성체층 또는 유전체층이 배치되며, 상기 도체 패턴과 자성체층 또는 유전체층의 계면에는 에어 갭(Air gap)층(140)이 배치된 칩 전자부품을 제공한다.
본 발명의 다른 실시형태에 따르면, 상기 에어 갭(Air gap)층(140)의 유전율 대비 상기 적층 본체(110)의 유전율의 비는 4 내지 7일 수 있으며, 바람직하게는 5 내지 6일 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법에 대해 설명하나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 칩 전자부품 특히, 적층 인덕터는 하기와 같이 제작될 수 있다.
페라이트 또는 금속 자성 분말을 포함하는 슬러리를 캐리어 필름(carrier film) 상에 도포하고 건조하여 제조된 복수 개의 자성체 그린 시트를 마련한다.
상기 페라이트는 예를 들어, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등일 수 있다.
상기 금속 자성 분말은 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 금속 자성 분말의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.
다음으로, 상기 자성체 그린 시트 상에 스크린을 이용하여 도전성 페이스트를 도포하여 도전 패턴들을 형성한다.
그리고, 상기 도전 패턴과 동일한 층이 되도록 상기 도전 패턴 주위의 상기 자성체 그린 시트 상에 페라이트 슬러리를 도포하여 상기 자성체 그린 시트와 함께 하나의 적층 캐리어를 형성한다.
도전 패턴이 형성된 적층 캐리어를 반복하여 적층하되, 상기 도전 패턴이 전기적으로 접속되어 적층 방향으로 코일 패턴을 가지도록 한다.
여기서, 상기 자성체 그린 시트와 인접한 자성체 그린 시트에는 비아 전극이 형성되어 상기 자성체 그린 시트와 인접한 자성체 그린 시트를 사이에 두고 상부 도전 패턴과 하부 도전 패턴은 전기적으로 접속될 수 있다.
상기 도전 패턴이 형성된 적층 캐리어를 반복하여 적층함으로써, 적층체를 형성할 수 있으며, 상기 적층체를 소성하여 적층 본체를 형성할 수 있다.
이 과정에서, 상기 적층 본체 내에는 상기 도체 패턴과 자성체층 또는 유전체층의 계면에 상기 적층 본체의 유전율보다 낮은 유전율을 갖는 버퍼층이 배치될 수 있다.
상기 버퍼층은 에어 갭(Air gap)층일 수 있다.
상기 버퍼층 특히, 에어 갭(Air gap)층을 형성하는 방법은 상기 도체 패턴의 소성 온도가 상기 자성체층 또는 유전체층의 소성 온도보다 낮게 제작함으로써, 상기 도체 패턴의 소성 수축률이 상기 자성체층 또는 유전체층의 소성 수축률보다 크게 하여 제작할 수 있다.
그러나, 반드시 이에 제한되는 것은 아니며, 소성 수축률을 제어함으로써 상기 도체 패턴과 자성체층 또는 유전체층의 계면에 에어 갭(Air gap)층을 형성하는 방법은 다양할 수 있다.
상기와 같이 소성 수축률을 제어하여, 상기 적층 본체 내에서 상기 도체 패턴과 자성체층 또는 유전체층의 계면에 상기 적층 본체의 유전율보다 낮은 유전율을 갖는 에어 갭(Air gap)층을 형성함으로써, 기생 용량을 감소시킬 수 있다.
이로 인하여, 고주파 대역에서 칩 전자부품의 Q 특성을 향상시킬 수 있다.
다음으로, 상기 적층 본체의 외측에 상기 적층 본체를 통해 노출되는 코일부의 양단과 각각 전기적으로 연결될 수 있도록 외부전극을 형성할 수 있다.
상기 외부전극(130) 도전성 페이스트에 적층 본체를 침지하거나, 인쇄, 증착 및 스퍼터링 등의 다양한 방법을 통하여 적층 본체에 형성될 수 있다.
상기 도전성 페이스트는 예컨대 은(Ag), 구리(Cu) 및 구리(Cu) 합금 중 하나를 포함하는 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 외부전극의 외측면에는 필요시 니켈(Ni) 도금층(미도시) 및 주석(Sn) 도금층(미도시)이 더 형성될 수 있다.
칩 전자부품의 실장 기판
도 4는 도 1의 칩 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 칩 전자부품(100)의 실장 기판(200)은 칩 전자부품(100)이 실장된 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제 1 및 제 2 전극 패드(221, 222)를 포함한다.
이때, 상기 칩 전자부품(100)의 길이 방향 양 측면에 배치된 외부전극(130)이 각각 제 1 및 제 2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기 실장된 칩 전자부품(100)의 내부 코일부(120)는 상기 인쇄회로기판(210)의 실장 면에 대하여 수평하게 배치된다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서는 생략하도록 한다.
도 5는 본 발명의 실시예와 비교예에 따른 주파수 대비 Q 특성을 비교한 그래프이다.
도 5를 참조하면, 본 발명의 실시예에 따라 상기 도체 패턴과 자성체층 또는 유전체층의 계면에 상기 적층 본체의 유전율보다 낮은 유전율을 갖는 버퍼층 혹은 에어 갭(Air gap)층이 배치된 실시예의 경우 상기 버퍼층 혹은 에어 갭(Air gap)층이 배치되지 않은 비교예에 비해 Q 특성이 향상된 것을 알 수 있다.
즉, 1 GHz 정도의 고주파 대역에서 상기 적층 본체의 유전율보다 낮은 유전율을 갖는 버퍼층 혹은 에어 갭(Air gap)층이 배치된 실시예의 경우 상기 버퍼층 혹은 에어 갭(Air gap)층이 배치되지 않은 종래의 비교예에 비해 약 12% 정도의 Q 값이 상승할 수 있다.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
100 : 칩 전자부품 110 : 적층 본체
111 : 자성체층 또는 유전체층 120 : 코일부
130 : 외부전극 140 : 버퍼층, 에어 갭(Air gap)층
200: 실장 기판 210: 인쇄회로기판
221, 222: 전극 패드 230: 솔더
111 : 자성체층 또는 유전체층 120 : 코일부
130 : 외부전극 140 : 버퍼층, 에어 갭(Air gap)층
200: 실장 기판 210: 인쇄회로기판
221, 222: 전극 패드 230: 솔더
Claims (11)
- 복수의 자성체층 또는 유전체층이 적층되고, 내부에 복수의 도체 패턴과 상기 도체 패턴을 전기적으로 연결하는 도전성 비아를 포함하는 코일부가 배치된 적층 본체; 및
상기 적층 본체의 외부에 배치되며, 상기 코일부와 전기적으로 접속하는 외부전극;을 포함하며,
상기 복수의 도체 패턴 사이에는 상기 자성체층 또는 유전체층이 배치되며, 상기 도체 패턴과 자성체층 또는 유전체층의 계면에는 상기 적층 본체의 유전율보다 낮은 유전율을 갖는 버퍼층이 배치된 칩 전자부품.
- 제1항에 있어서,
상기 버퍼층의 유전율 대비 상기 적층 본체의 유전율의 비는 4 내지 7인 칩 전자부품.
- 제1항에 있어서,
상기 버퍼층은 상대 유전율이 1.0 인 에어 갭(Air gap)층인 칩 전자부품.
- 제1항에 있어서,
상기 자성체층 또는 유전체층은 페라이트 또는 금속 자성 분말을 포함하는 칩 전자부품.
- 복수의 자성체층 또는 유전체층이 적층되고, 내부에 복수의 도체 패턴과 상기 도체 패턴을 전기적으로 연결하는 도전성 비아를 포함하는 코일부가 배치된 적층 본체; 및
상기 적층 본체의 외부에 배치되며, 상기 코일부와 전기적으로 접속하는 외부전극;을 포함하며,
상기 복수의 도체 패턴 사이에는 상기 자성체층 또는 유전체층이 배치되며, 상기 도체 패턴과 자성체층 또는 유전체층의 계면에는 에어 갭(Air gap)층이 배치된 칩 전자부품.
- 제5항에 있어서,
상기 에어 갭(Air gap)층의 유전율 대비 상기 적층 본체의 유전율의 비는 4 내지 7인 칩 전자부품.
- 제5항에 있어서,
상기 자성체층 또는 유전체층은 페라이트 또는 금속 자성 분말을 포함하는 칩 전자부품.
- 상부에 제 1 및 제 2 전극 패드를 갖는 인쇄회로기판; 및
상기 인쇄회로기판 위에 설치된 제 1항의 칩 전자부품;을 포함하는 칩 전자부품의 실장 기판.
- 제8항에 있어서,
상기 버퍼층의 유전율 대비 상기 적층 본체의 유전율의 비는 4 내지 7인 칩 전자부품의 실장 기판.
- 제8항에 있어서,
상기 버퍼층은 상대 유전율이 1.0 인 에어 갭(Air gap)층인 칩 전자부품의 실장 기판.
- 제8항에 있어서,
상기 자성체층 또는 유전체층은 페라이트 또는 금속 자성 분말을 포함하는 칩 전자부품의 실장 기판.
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