CN102473504A - 积层电感器 - Google Patents
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- 239000004020 conductor Substances 0.000 claims abstract description 24
- 239000010410 layer Substances 0.000 claims description 115
- 238000003475 lamination Methods 0.000 claims description 94
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 10
- 238000004804 winding Methods 0.000 claims description 10
- 230000004907 flux Effects 0.000 abstract description 47
- 239000000463 material Substances 0.000 abstract description 39
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 229910052709 silver Inorganic materials 0.000 description 21
- 239000004332 silver Substances 0.000 description 21
- 239000002002 slurry Substances 0.000 description 20
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 17
- 229910007565 Zn—Cu Inorganic materials 0.000 description 16
- 230000000052 comparative effect Effects 0.000 description 16
- 229910000859 α-Fe Inorganic materials 0.000 description 16
- 238000000034 method Methods 0.000 description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 14
- 230000008859 change Effects 0.000 description 12
- 239000011248 coating agent Substances 0.000 description 12
- 238000000576 coating method Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 11
- 238000012545 processing Methods 0.000 description 9
- 239000001856 Ethyl cellulose Substances 0.000 description 8
- ZZSNKZQZMQGXPY-UHFFFAOYSA-N Ethyl cellulose Chemical compound CCOCC1OC(OC)C(OCC)C(OCC)C1OC1C(O)C(O)C(OC)C(CO)O1 ZZSNKZQZMQGXPY-UHFFFAOYSA-N 0.000 description 8
- 238000001035 drying Methods 0.000 description 8
- 229920001249 ethyl cellulose Polymers 0.000 description 8
- 235000019325 ethyl cellulose Nutrition 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- 238000002156 mixing Methods 0.000 description 8
- 239000000843 powder Substances 0.000 description 8
- 238000007639 printing Methods 0.000 description 8
- RBNWAMSGVWEHFP-UHFFFAOYSA-N trans-p-Menthane-1,8-diol Chemical compound CC(C)(O)C1CCC(C)(O)CC1 RBNWAMSGVWEHFP-UHFFFAOYSA-N 0.000 description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 7
- 229910052759 nickel Inorganic materials 0.000 description 7
- 238000007650 screen-printing Methods 0.000 description 7
- TVZPLCNGKSPOJA-UHFFFAOYSA-N copper zinc Chemical compound [Cu].[Zn] TVZPLCNGKSPOJA-UHFFFAOYSA-N 0.000 description 6
- 238000001354 calcination Methods 0.000 description 5
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical compound [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 description 4
- 238000002788 crimping Methods 0.000 description 4
- 238000005868 electrolysis reaction Methods 0.000 description 4
- 238000005363 electrowinning Methods 0.000 description 4
- 238000001802 infusion Methods 0.000 description 4
- 238000004080 punching Methods 0.000 description 4
- 150000003378 silver Chemical class 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000033001 locomotion Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F17/0013—Printed inductances with stacked layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
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- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/04—Fixed inductances of the signal type with magnetic core
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
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- H01F2017/0066—Printed inductances with a magnetic layer
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- Power Engineering (AREA)
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Abstract
本发明提供一种可在不会破坏直流重叠特性下提高电感值L，进而防止Q值降低的积层电感器。本发明的积层电感器(10)包括长方体形状的积层体芯片(12)及形成在积层体芯片的端面的一对外部电极(17)。积层体芯片包含多个磁体层(13)、线圈导体(15)、及非磁体层(14)。非磁体层是设在邻接的磁体层的层间，在螺旋状线圈(118)外侧的区域，在其外周的四个角部形成四边形的缺口部(115)，且在缺口部形成着仅由磁体层构成的柱状区域(112)。利用该构成将磁通导引至柱状区域，因而不易产生磁饱和，且不会破坏直流重叠特性。另外，将形成在非磁体的缺口部以与外部电极相接的方式来配设，由此Q值得以改善。
Description
技术领域
本发明涉及一种例如作为电源电路等的扼流线圈而使用的积层电感器。
背景技术
例如，如图12((a)：立体图，(b)：(a)的L5-L5′的剖面图)所示，积层电感器29包括积层体芯片22、及形成在该积层体芯片22的端面的一对外部电极27。积层体芯片22例如像图13中要素构成图所示的那样，包含平面形状为四边形且沿厚度方向积层的多个磁体层23、及分别配设在邻接的磁体层23与23之间的多个线圈图案213。将所述线圈图案213相互连接而形成螺旋状线圈218。进而将到达磁体层23的缘部的引出部连接于该线圈218的始端及终端，从而形成线圈导体。而且，如图12所示，一对外部电极27形成在积层体芯片22的彼此对向的端面，且分别连接于线圈218的始端引出部28及终端引出部210。
伴随便携式电子设备或薄型电子设备的需求的扩大，作为这些电子设备的电源电路等的扼流线圈，使用积层电感器的机会增加。然而，以前的积层电感器与绕组电感器相比，存在直流重叠特性较差的问题。该积层电感器的直流重叠特性的恶化，是指伴随通电的直流电流值的增大，构成扼流线圈的磁体上产生磁通密度的饱和而导致电感值大幅降低的现象。
对此，为了解决此类积层电感器中的问题，而提出了几个提案。
例如，专利文献1中记载了：于积层电感器中，使包围线圈图案的外侧区域的全部或一部分为非磁体。
而且，专利文献2中记载了：于积层电感器中，通过使线圈所包围的磁路部分的至少一部分为非磁体以减少磁通，改善电感的重叠特性，从而于高电流时具有高电感值。
背景技术文献
专利文献
专利文献1：日本专利特开2007-281379号公报
专利文献2：日本专利特开平11-97245号公报
发明内容
[发明所欲解决的问题]
然而，已知存在如下的问题：在像专利文献1中所记载的那样使整个线圈图案的外周为非磁体的情形时，或如专利文献2中所记载的那样使线圈所包围的磁路部分为非磁体陶瓷的情形时，会导致初始电感值大幅降低。而且，如果为了提高电感值，而像专利文献1所记载的那样除去一部分非磁体，则有时磁通会集中于该除去区域而容易磁饱和，导致直流重叠特性降低。
本发明是解决此类以前的积层电感器中的问题。也就是，本发明的目的在于提供一种不会破坏直流重叠特性，可提高电感值、进而防止Q值的降低的积层电感器。
[解决问题的技术手段]
本发明者等人，为了达成所述目的而进行了多次专心研究，结果发现：如专利文献1所记载的那样，在积层电感器的环绕的线圈的整个外周中加入非磁体的状态下，积层体芯片中会产生磁通密度较高的区域与较低的区域。为了提高专利文献1的电感值L，尝试考虑将一部分的固定面积的非磁体除去。如果除去磁通密度较高的区域的非磁体，则该区域中磁通密度会进一步集中而容易形成磁饱和状态，使直流重叠特性大幅降低。而如果除去磁通密度较低区域的非磁体，则该区域中不易产生磁饱和，因此不会破坏直流重叠特性。进而还判明：通过使已除去非磁体的缺口部的区域以与外部电极相接的方式而形成，可改善Q值。
本发明基于这些见解而完成，根据本发明，提供以下发明。
[1]一种积层电感器，其特征在于：其作为电源电路等的扼流线圈而使用，且包括：
积层体芯片；及
一对外部电极，其形成在该积层体芯片的端面且分别连接于线圈导体的始端及终端；
所述积层体芯片包含：
多个磁体层，其平面形状为四边形且沿厚度方向积层；
所述线圈导体，其将分别配设在邻接的该磁体层间的多个线圈图案相互连接而形成螺旋状线圈，并且在线圈的始端及终端具有到达磁体层的缘部的引出部；及
非磁体层，其配设在邻接的所述磁体层的配设着所述线圈图案的层间且是螺旋状线圈的外侧的区域，在最外周的四个角部形成着缺口部；
分别包含与所述磁体的积层方向平行的边部且仅由磁体层构成的柱状区域，是以不与线圈导体接触的方式分别配设在所述缺口部。
[2]如所述[1]的积层电感器，其中所述柱状区域与外部电极相接。
[发明的效果]
根据本发明的结构，仅由积层体芯片的四个角部的磁体层构成的柱状区域容易产生磁通。也就是，可有效地利用积层体芯片中此前最不易产生磁通的该柱状区域的磁体特性。其结果，与在整个线圈外周配置非磁体层的以前的积层电感器相比，电感值提高，直流重叠特性几乎不会降低，进而可改善Q值。
附图说明
图1是作为本发明的第一实施方式的具有在最外周的四个角部形成着四边形的缺口部的非磁体层的积层电感器的立体图。
图2是图1所示的积层电感器的剖面图，图2(a)是图1的L1-L1′的剖面图，图2(b)是图1的L2-L2′的剖面图。
图3是图1所示的具有在非磁体层的最外周的四个角部形成着正方形缺口的非磁体层的积层电感器的要素构成图。
图4是作为本发明的第二实施方式的具有在最外周的四个角部形成着等腰三角形缺口的非磁体层的积层电感器的要素构成图。
图5是作为相对于本发明的以前例的一例的在线圈的整个外周配设着非磁体层的积层电感器的立体图。
图6是图5所示的积层电感器的剖面图，图6(a)是图5的L3-L3′的剖面图，图6(b)是图5的L4-L4′的剖面图。
图7是图5所示的在线圈的整个外周配设着非磁体层的积层电感器的要素构成图。
图8是表示模拟图7所示的积层电感器的积层面216中的磁通密度分布的结果的图。
图9是将本发明的实施例、比较例、及以前例以代表各自的形态的积层面而表示，图9(a)是实施例1(图3的积层面116)，图9(b)是实施例2(图4的积层面117)，图9(c)是比较例1，图9(d)是以前例1。
图10是表示对各形态例的积层电感器施加电流时的电感变化率的图。
图11是表示对各形态例的积层电感器施加电流时的电感值的图。
图12是表示作为相对于本发明的以前例的一例的未配设非磁体层的积层电感器的图，图12(a)是立体图，图12(b)是图12(a)的L5-L5′的剖面图。
图13是图12所示的未配设非磁体层的积层体芯片的要素构成图。
[符号的说明]
10、11 本发明的积层电感器
20、21、29 以前的积层电感器
12、22 积层体芯片
17、27 外部电极
15、25 线圈导体
113、213 线圈图案
118、218 线圈
18、110、28、210 线圈导体引出部
114、214 通孔连接部
14、24 非磁体层
13、23 磁体层
16、112 柱状区域
115、215 缺口部
116、117、216、217 积层面
具体实施方式
使用图1～图4对本发明的实施方式的积层电感器进行说明。
(第一实施方式)
本发明的第一实施方式示于图1～3。图1是立体图，图2是剖面图，图2(a)是图1的L1-L1′的剖面图，图2(b)是图1的L2-L2′的剖面图。图3是图1所示的积层体芯片的要素构成图。
本发明的积层电感器的第一实施方式如图1、图3所示，包括长方体形状的积层体芯片12、及形成在该积层体芯片的端面的一对外部电极17。
具体而言，积层体芯片12包含平面形状为四边形且沿厚度方向积层的多个磁体层13、及分别配设在邻接的磁体层间的多个线圈图案113。该线圈图案113相互连接而形成螺旋状线圈118。进而将到达磁体层的缘部的引出部18、110连接于该线圈118的始端及终端而形成线圈导体15。然后，在积层体芯片12内的邻接的磁体层13的配设着所述线圈图案113的层间、且是螺旋状线圈118的外侧的区域，配设着非磁体层14。该非磁体层14具有与磁体层大致相同的外形尺寸，且具有在外周的四个角部形成着四边形缺口部115的环状形状。此时，在缺口部115，如图2b所示，形成着仅由磁体层构成的柱状区域112。
通过对积层体芯片12的对向的2侧面涂布银膏，将外部电极17设置为分别与线圈的始端与终端导通。外部电极的表面被施以2层电镀。积层体芯片的主要部分为包含Ni-Zn-Cu系铁氧体等的磁体层，磁体层是将多片四边形的磁体层的片材重叠而形成。在积层体芯片内部形成螺旋状线圈，在线圈外周配设着包含材质Zn-Cu系铁氧体等的非磁体层。为了形成线圈，首先如图3所示，将线圈图案导体丝网印刷到磁体层的片材上，该线圈图案导体的形状为对线圈的环绕进行分割的形状。然后，使磁体片材上的线圈图案经由通孔沿厚度方向导通而积层，由此形成线圈。线圈环绕成大致长方形。非磁体层是对磁体层的片材上的线圈图案的外侧区域进行丝网印刷而形成。使非磁体层与线圈图案的外周部接触，非磁体层的外形尺寸与磁体层大致相同。而且，非磁体层中，在外周的四个角部分别形成正方形缺口部115，该缺口部115并不与线圈图案接触。如图2b所示，在形成在非磁体14的缺口部115，以包含与积层体芯片中的磁体层的积层方向平行的边部的方式形成着仅由磁体层构成的剖面为四边形的柱状区域112。为了改善Q值，减少通过外部电极的磁通为有效的手段，因此，该柱状区域112形成为至少一个面与外部电极相接，以使得通过外部电极的磁通导入至该柱状区域。以此方式，为了改善Q值，优选使该柱状区域112与外部电极以更大的面积接触而形成。
(第二实施方式)
本发明的第二实施方式示于图4。
本发明的积层电感器的第二实施方式如图4所示，包括长方体形状的积层体芯片12、及形成在该积层体芯片的端面的一对外部电极17。
具体而言，积层体芯片12具有平面形状为四边形且沿厚度方向积层的多个磁体层13、及分别配设在邻接的磁体层间的多个线圈图案113。该线圈图案113相互连接而形成螺旋状线圈。此外，将到达至磁体层的缘部的引出部18、110连接于该线圈的始端及终端而形成线圈导体。然后，在积层体芯片12内的邻接的磁体层13的配设着所述线圈图案113的层间、且是螺旋状线圈的外侧的区域，配设着非磁体层14。非磁体层14具有与磁体层大致相同的外形尺寸，且具有环状形状，其在外周的四个角部分别形成着三角形缺口部115。此时，在缺口部115形成着剖面为三角形的柱状区域16，该柱状区域16仅由磁体层构成。
通过对积层体芯片的对向的2侧面涂布银膏，将外部电极17设置为分别与线圈的始端与终端导通。对外部电极17施以2层电镀。积层体芯片12的主要部分为包含Ni-Zn-Cu系铁氧体等的磁体层，磁体层是将多片四边形的磁体层的片材重叠而形成。积层体芯片的内部形成着螺旋状线圈，在线圈的外周配设着包含Zn-Cu系铁氧体等的非磁体层14。首先如图4般，将线圈图案导体丝网印刷至磁体片材上，该线圈图案导体的形状为对线圈的环绕进行分割而成的形状。然后，使磁体片材上的线圈图案经由通孔沿厚度方向导通而积层，由此形成线圈。线圈环绕成大致为长方形。非磁体层14是在磁体层的片材上的线圈图案的外侧区域进行丝网印刷而形成。使非磁体层与线圈图案的外周部接触，非磁体层的外形尺寸与磁体层大致相同。非磁体层14中，在外周的四个角部分别形成等腰三角形缺口部115，其面积与所述实施方式1的正方形缺口部115相同。该缺口部115并不与线圈图案接触。而且，在形成在非磁体14的缺口部115，以包含与积层体芯片中的磁体层的积层方向平行的边部的方式形成着仅由磁体层构成的剖面为三角形的柱状区域16。为了改善Q值，减少通过外部电极的磁通为有效的手段，因此将该柱状的区域16形成为至少一个面与外部电极17接触，以使得通过外部电极的磁通更多地导入至该柱状区域16。为了改善Q值，优选使该柱状区域16与外部电极17以更大面积接触而形成。
(使用以前例的模拟)
为了证实本发明的效果机制，如专利文献1所记载般，关于将非磁体层插入至整个线圈外周的积层电感器，利用模拟来调查积层体芯片内的磁通密度分布。
用于模拟的以前例的积层电感器20示于图5～7。图5是该积层电感器20的立体图，图6是该积层电感器20的剖面图，图7是该积层电感器20的要素构成图。
该积层电感器20如图5、图7所示，包括长方体形状的积层体芯片22与形成在该积层体芯片的端面的一对外部电极27。
与所述的本发明的第一实施方式及第二实施方式相同，具体而言，积层体芯片22包含平面形状为四边形且沿厚度方向积层的多个磁体层23、及分别配设在邻接的磁体层间的多个线圈图案213。该线圈图案213相互连接而形成螺旋状线圈218。进而，将到达磁体层的缘部的引出部28、210连接于该线圈218的始端及终端而形成线圈导体25。然后，在积层体芯片22内的邻接的磁体层23的配设着所述线圈图案213的层间、且螺旋状线圈218外侧的区域，配设着非磁体层24。该非磁体层24具有与磁体层大致相同的外形尺寸并具有环状形状。与本发明不同的处在于，该环状非磁体层24中，所述的本发明的第一实施方式及第二实施方式所具有的外周的四个角部并未形成缺口部115，且并未形成仅由磁体层构成的柱状区域112或16。
模拟的结果示于图8。图8是将图7中使大致呈C字形的线圈图案213的全部外侧区域为非磁体24的积层体芯片内的具有一个线圈图案213的积层面(图7的积层面216)的磁通密度的高低以亮度表示。磁通密度越低的区域显示为亮度越高。另外，将磁体层的外形尺寸设为2.4×2.4mm进行模拟。
图8中，标度的数值表示磁通密度，单位为T。
根据图8清楚可知：与积层体芯片内的其他区域的磁通密度相比，积层体芯片的四个角部的区域(图8A部分内)的磁通密度较低。另一方面可知：与线圈导体B接触的区域的磁通密度较高。
如此可知：与积层体芯片内的其他区域的磁通密度相比，图8的积层体芯片的四个角部的磁通密度较低，因此积层体芯片的四个角部的区域不易产生磁饱和。
与此相对，本发明为如下：在配设在积层体芯片的线圈外侧区域的非磁体层的最外周的四个角部形成缺口部115，并在此处将仅由磁体层构成的柱状区域112或16以不与线圈导体接触的方式配置。利用该结构，积层体芯片的四个角部区域容易产生磁通，可有效地利用迄今为止积层体芯片中不易产生磁通的该区域的磁体特性。
结果，本发明可享有以下的便利：与将非磁体层插入至整个线圈外周的以前的积层电感器相比，电感值提高，直流重叠特性几乎不会降低。
此处，尝试考虑如下构成：假设使非磁体层的缺口部形成在图8的模拟结果中磁通密度高的区域，例如形成在与线圈导体接触的区域，而在该缺口部设置仅由磁体层构成的柱状区域。此时，如果该柱状区域电流上升，则因磁通密度进一步提高而容易磁饱和，所以使直流重叠特性大为降低。
而且，当磁通通过外部电极时，外部电极产生涡电流，这成为损耗大的主要原因而使Q值降低。本发明的构成是使非磁体层的缺口部形成在与外部电极相接的区域，且在该缺口部配设仅由磁体层构成的柱状区域。如图7的以前的构成中，因位于线圈整个周围的非磁体层，磁通向积层体芯片外侧漏出而容易通过外部电极。另一方面，本发明中仅由磁体层构成的柱状区域与外部电极相接，因而磁通容易自外部电极通过该柱状区域。如此一来，本发明中因通过外部电极的磁通减少而使Q值得以改善。
[实施例]
以下使用本发明的实施例、比较例、及以前例进行说明，但本发明并非限定于这些实施例。
(实施例1)
首先将乙基纤维素、松油醇添入至以FeO2、CuO、ZnO、NiO为主材料且经预烧粉碎后的Ni-Zn-Cu系铁氧体细粉末中加以混炼而制成浆体。用刮刀将该浆体涂成一定厚度，将经干燥的浆体切割成特定的印刷用尺寸而制成磁体片材。对该磁体片材利用模具打孔或激光加工穿孔等方法而在特定位置形成通孔。然后使用具有线圈图案的一部分形状的网版将银膏印刷至磁体片材并进行干燥。非磁体浆料是将乙基纤维素、松油醇添入至以FeO2、CuO、ZnO为主材料且经预烧粉碎后的Zn-Cu系铁氧体细粉末中加以混炼而制成。以将该非磁体浆料印刷至所述线圈图案外侧的特定位置的方式进行定位而进行丝网印刷。此时非磁体的印刷图案形状占据线圈图案外侧区域，并在最外周的四个角部分别形成着正方形缺口部。利用该缺口部，形成着积层时仅由磁体层连续而成的柱状区域。然后将磁体片材积层，进行压制压接以使得邻接的磁体片材的线圈图案由通孔导通而连接。将其切割成特定尺寸后在500℃下加热1hr进行脱脂处理，在大气炉中以800～900℃加热煅烧2hr而得到积层体芯片。对所获得的积层体芯片的对向的2个侧面利用浸渍法等涂布银膏以与线圈引出部相连接，在大气中约600℃下加热并进行烧制处理1hr而形成一对银电极层。在该银电极层上施以镍电解滚筒电镀后，进行锡电解滚筒电镀而形成依序积层着银电极层、镍电镀层、锡电镀层的外部电极17，从而获得图1所示的积层电感器10。
所述所获得的实施例1的积层电感器试样的主要各部分的构成为如下。
积层电感器外形尺寸：长3.2mm×宽1.6mm×高1.6mm
磁体层：Ni-Zn-Cu系铁氧体
非磁体层：配设在线圈图案的外周，在四个角部形成着边长0.2mm的正方形缺口。
线圈：1周尺寸长边2.0mm×短边1.0mm导体宽0.3mm
将图3所示的积层面116作为实施例1的代表面而示于图9a中。
(实施例2)
首先将乙基纤维素、松油醇添入至以FeO2、CuO、ZnO、NiO为主材料且经预烧粉碎后的Ni-Zn-Cu系铁氧体细粉末中加以混炼，制成浆体。用刮刀将该浆体涂成一定厚度，将经干燥的浆体切割成特定的印刷用尺寸而制成磁体片材。对该磁体片材利用模具打孔或激光加工穿孔等方法而在特定位置形成通孔。然后使用具有线圈图案的一部分形状的网版将银膏印刷至磁体片材并进行干燥。非磁体浆料是将乙基纤维素、松油醇添入至以FeO2、CuO、ZnO为主材料且经预烧粉碎后的Zn-Cu系铁氧体细粉末中加以混炼而制成。以将该非磁体浆料印刷至所述线圈图案外侧特定位置的方式进行定位而进行丝网印刷。此时非磁体的印刷图案形状占据线圈图案的外侧区域，并在最外周的四个角部分别形成着等腰三角形缺口部。该缺口部的面积与所述实施例1的面积相同，利用该缺口部，形成着积层时仅由磁体层连续而成的柱状区域。然后将磁体片材积层，进行压制压接以使邻接的磁体片材的线圈图案由通孔导通而连接。将其切割成特定尺寸后于500℃下加热1hr进行脱脂处理，于大气炉中以800～900℃加热煅烧2hr而得到积层体芯片。对所获得的积层体芯片的对向的2个侧面利用浸渍法等涂布银膏以与线圈引出部相连接，于大气中约600℃下加热并进行烧制处理1hr而形成一对银电极层。在该银电极层上施以镍电解滚筒电镀后，进行锡电解滚筒电镀而形成依序积层着银电极层、镍电镀层、锡电镀层的外部电极，从而获得图4所示的积层电感器11。
所述所获得的实施例2的积层电感器试样的主要各部分的构成为如下。
积层电感器外形尺寸：长3.2mm×宽1.6mm×高1.6mm
磁体层：Ni-Zn-Cu系铁氧体
非磁体层：配设在线圈图案的外周，在四个角部分别形成着形成直角且2边分别约为0.28mm的直角等腰三角形缺口部。另外，缺口部的面积与实施例1相同。
线圈：1周尺寸长边2.0mm×短边1.0mm导体宽0.3mm
将图4所示的积层面117作为实施例2的代表面而示于图9b中。
(比较例1)
首先将乙基纤维素、松油醇添入至以FeO2、CuO、ZnO、NiO为主材料且经预烧粉碎后的Ni-Zn-Cu系铁氧体细粉末中加以混炼，制成浆体。用刮刀将该浆体涂成一定厚度，将经干燥的浆体切割成特定的印刷用尺寸而制成磁体片材。对该磁体片材利用模具打孔或激光加工穿孔等方法而在特定位置形成通孔。然后使用具有线圈图案的一部分形状的网版将银膏印刷至磁体片材并进行干燥。非磁体浆料是将乙基纤维素、松油醇添入至以FeO2、CuO、ZnO为主材料且经预烧粉碎后的Zn-Cu系铁氧体细粉末中加以混炼而制成。以将该非磁体浆料印刷至所述线圈图案外侧的特定位置的方式进行定位而进行丝网印刷。此时非磁体层的印刷图案形状占据线圈图案外侧区域，在线圈的直线部4边的约中央部分别与所述实施例1、所述实施例2相同，存在煅烧后形成0.04mm2的面积的四边形缺口部。该缺口部配设为内侧与线圈图案接触，外侧与磁体层的外周接触以分割线圈图案外侧区域。在缺口部，形成着积层时仅由磁体层连续而成的柱状区域。然后将磁体片材积层，进行压制压接以使邻接的磁体片材的线圈图案由通孔导通而连接。将其切割成特定尺寸后于500℃下加热1hr进行脱脂处理，于大气炉中以800～900℃加热煅烧2hr而得到积层体芯片。对所获得的积层体芯片的对向的2个侧面利用浸渍法等涂布银膏以与线圈引出部相连接，于大气中约600℃下加热并进行烧制处理1hr而形成一对银电极层。在该银电极层上施以镍电解滚筒电镀后，进行锡电解滚筒电镀而形成外部电极，从而获得比较例1的积层电感器21。
所述所获得的比较例1的积层电感器试样的主要各部分的构成为如下。
积层电感器外形尺寸：长3.2mm×宽1.6mm×高1.6mm
磁体材料：Ni-Zn-Cu系铁氧体
非磁体层：配设在线圈图案外周在线圈的4边约中央部分别形成0.04mm2的缺口。另外，缺口部的面积与所述实施例1、所述实施例2相同。
线圈：1周尺寸长边2.0mm×短边1.0mm导体宽0.3mm
比较例1的代表面示于图9c。
(以前例1)
首先将乙基纤维素、松油醇添入至以FeO2、CuO、ZnO、NiO为主材料且经预烧粉碎后的Ni-Zn-Cu系铁氧体细粉末中加以混炼，制成浆体。用刮刀将该浆体涂成一定厚度，将经干燥的浆体切割成特定的印刷用尺寸而制成磁体片材。对该磁体片材利用模具打孔或激光加工穿孔等方法而在特定位置形成通孔。然后使用具有线圈图案的一部分形状的网版将银膏印刷至磁体片材并进行干燥。非磁体浆料是将乙基纤维素、松油醇添入至以FeO2、CuO、ZnO为主材料且经预烧粉碎后的Zn-Cu系铁氧体细粉末中加以混炼而制成。以将该非磁体浆料印刷至所述线圈图案外侧的特定位置的方式进行定位而进行丝网印刷。此时非磁体的印刷图案形状如图7所示，无缺口部，且占据线圈图案外侧区域的全部。然后将磁体片材积层，进行定位并进行压制压接以使邻接的磁体片材的线圈图案由通孔导通而连接。将其切割成特定尺寸后于500℃下加热1hr进行脱脂处理，于大气炉中以800～900℃加热煅烧2hr而得到积层体芯片。对所获得的积层体芯片的对向的2个侧面利用浸渍法等涂布银膏以与线圈引出部相连接，于大气中约600℃下加热并进行烧制处理1hr而形成一对银电极层。在该银电极层上施以镍电解滚筒电镀后，进行锡电解滚筒电镀而形成依序积层有银电极层、镍电镀层、锡电镀层的外部电极，从而获得图5～7所示的以前例1的积层电感器20。
所述所获得的以前例1的积层电感器试样的主要各部分的构成为如下。
积层电感器外形尺寸：长3.2mm×宽1.6mm×高1.6mm
磁体层：Ni-Zn-Cu系铁氧体
非磁体层：配设在线圈图案整个外周
线圈：1周尺寸长边2.0mm×短边1.0mm导体宽0.3mm
将图7所示的积层面217作为以前例1的代表面而示于图9d中。
关于所述所获得的本发明的实施例1、实施例2的积层电感器试样、比较例1及以前例1的积层电感器试样，使用Agilent公司制造的4285A，对增大流经积层电感器的电流时的电感值进行测定，算出相对于初始电感值的电感的变化率并将所获得的结果示于图10。
图10中，横轴表示流经积层电感器试样的电流值，纵轴表示相对于初始电感值的电感的变化率。而且，图10中，分别为：短划线表示实施例1，实线表示实施例2，双虚链线表示比较例1，虚线表示以前例1。
如图所示，以前例1中非磁体层存在于线圈整个外周，因此电感变化率最小。相对于电流值，电感变化率大致均一地降低，表示1200mA下约-16％的电感变化率。与此相对，具有在最外周的四个角部形成着缺口部的非磁体层的实施例1及实施例2的积层电感器试样中，电感变化率扩大。相对于电流值的电感变化率直至200mA左右为止降低率稍大，其后相对于电流值，电感变化率是大致均一地降低。实施例1的情形表示1200mA下约-27％的电感变化率，实施例2的情形表示1200mA下约-22％的电感变化率。另一方面，具有在线圈的外周4边的大致中央部形成着四边形缺口部的非磁体层的比较例1的积层电感器试样中，电感变化率进一步扩大。比较例1的积层电感器试样表示电流值在0至400mA之间约-55％的电感变化率，其后，相对于电流值，大致均一地降低，表示1200mA下约-60％的电感变化率。比较例1中，因在磁通密度较高的区域形成非磁体层的缺口部，所以该区域的磁通至电流值400mA为止产生饱和而使直流重叠特性降低，成为不适于使用的水平。与此相对，实施例1、实施例2在磁通密度的最低区域形成着非磁体层的缺口部，因此磁通相对于电流值不会产生饱和，也就是，不会使直流重叠特性大为降低，达到可充分使用的水平。
图11是关于所述所获得的本发明的实施例1、实施例2的积层电感器试样、以及以前例1的积层电感器试样，将流经试样的电流值示于横轴，将此时的积层电感器试样的电感值示于纵轴。而且，图11中，分别为：短划线表示实施例1，实线表示实施例2，虚线表示以前例1。
已知：如图11所示，本发明的实施例1的电感器试样中，流经试样的电流值至300mA为止的范围内，而且，本发明的实施例2的电感器试样中，流经试样的电流值至150mA为止的范围内，各自的电感值与以前例1相比提高。实施例1、实施例2中，通过在四个角部形成着非磁体层的缺口部，而使磁通导入至该四个角部的区域，也就是积层体芯片的磁通密度较低的区域。这是迄今为止将非磁体均一地配设、或配设在未经考虑的位置，所以将磁通导入至低磁通密度的区域以有效地利用该部分的作为磁体的特性。
各实验条件的Q值的结果示于表1。Q值是使用Agilent公司制造的4285A以频率1MHz进行测定所得。
根据表清楚可知：与以前例1相比，比较例1、实施例1、实施例2的Q值提高。可推测：这些Q值的差异是取决于通过外部电极的磁通量的大小。也就是，通过外部电极的磁通量较多时，伴随其磁通，在外部电极产生的涡电流成为损耗因素，因而Q值降低，相反，通过外部电极的磁通量较少时，Q值提高，成为更佳的特性值。以前例1中，因线圈的整个外周存在非磁体层，进而通过位于其外侧的外部电极的磁通量相对增多。另一方面，实施例1、实施例2中，积层体芯片内存在4处未设置非磁体的区域，均设置为与外部电极相接，因此，以前例1中通过外部电极的磁通的一部分在实施例1、实施例2中通过未设置非磁体的区域。如此一来，因实施例1、实施例2中通过外部电极的磁通比以前例1有所减少，所以实施例1、实施例2的Q值比以前例1有所提高。
[表1]
| 以前例 | 比较例 | 实施例1 | 实施例2 | |
| Q值(1MHz) | 20 | 25 | 27 | 25 |
而且，未设置非磁体的区域为2处且与外部电极相接的比较例1的Q值成为以前例1与实施例1、实施例2之间的值。
如上所述，如果将本发明的实施例1、实施例2的结果与以前例1、比较例1进行比较，则本发明不会破坏直流重叠特性而可提高电感值L，进而改善Q值。
Claims (2)
1.一种积层电感器，其特征在于：其作为电源电路等的扼流线圈而使用，且包括：
积层体芯片；及
一对外部电极，其形成在该积层体芯片的端面且分别连接于线圈导体的始端及终端；
所述积层体芯片包含：
多个磁体层，其平面形状为四边形且沿厚度方向积层；
所述线圈导体，其将分别配设在邻接的该磁体层间的多个线圈图案相互连接而形成螺旋状线圈，并且在线圈的始端及终端具有到达磁体层的缘部的引出部；及
非磁体层，其配设在邻接的所述磁体层的配设着所述线圈图案的层间且是螺旋状线圈的外侧的区域，在最外周的四个角部形成着缺口部；
分别包含与所述磁体的积层方向平行的边部且仅由磁体层构成的柱状区域，是以不与线圈导体接触的方式分别配设在所述缺口部。
2.如权利要求1的积层电感器，其特征在于：
所述柱状区域与外部电极相接。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009-244738 | 2009-10-23 | ||
| JP2009244738A JP2011091269A (ja) | 2009-10-23 | 2009-10-23 | 積層インダクタ |
| PCT/JP2010/064771 WO2011048873A1 (ja) | 2009-10-23 | 2010-08-31 | 積層インダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102473504A true CN102473504A (zh) | 2012-05-23 |
Family
ID=43900113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010800357678A Pending CN102473504A (zh) | 2009-10-23 | 2010-08-31 | 积层电感器 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP2011091269A (zh) |
| KR (1) | KR20120023689A (zh) |
| CN (1) | CN102473504A (zh) |
| TW (1) | TW201135761A (zh) |
| WO (1) | WO2011048873A1 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104756207A (zh) * | 2012-11-01 | 2015-07-01 | 株式会社村田制作所 | 层叠型电感元件 |
| CN107146680A (zh) * | 2017-03-15 | 2017-09-08 | 广东风华高新科技股份有限公司 | 积层电感器 |
| CN107527728A (zh) * | 2016-06-22 | 2017-12-29 | 松下知识产权经营株式会社 | 共模噪声滤波器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103858276B (zh) * | 2012-01-10 | 2016-08-17 | 株式会社村田制作所 | 天线元件以及天线模块 |
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| CN1252609A (zh) * | 1998-10-22 | 2000-05-10 | 太阳诱电株式会社 | 积层电子元件 |
| JP2006318946A (ja) * | 2005-05-10 | 2006-11-24 | Fdk Corp | 積層インダクタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4827087B2 (ja) * | 2006-04-11 | 2011-11-30 | Ｆｄｋ株式会社 | 積層インダクタ |
-
2009
- 2009-10-23 JP JP2009244738A patent/JP2011091269A/ja active Pending
-
2010
- 2010-08-31 CN CN2010800357678A patent/CN102473504A/zh active Pending
- 2010-08-31 KR KR1020117027919A patent/KR20120023689A/ko not_active IP Right Cessation
- 2010-08-31 WO PCT/JP2010/064771 patent/WO2011048873A1/ja active Application Filing
- 2010-09-28 TW TW099132856A patent/TW201135761A/zh unknown
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| US9601253B2 (en) | 2012-11-01 | 2017-03-21 | Murata Manufacturing Co., Ltd. | Laminated-type inductance device |
| CN104756207B (zh) * | 2012-11-01 | 2017-04-05 | 株式会社村田制作所 | 层叠型电感元件 |
| CN107527728A (zh) * | 2016-06-22 | 2017-12-29 | 松下知识产权经营株式会社 | 共模噪声滤波器 |
| CN107527728B (zh) * | 2016-06-22 | 2021-09-10 | 松下知识产权经营株式会社 | 共模噪声滤波器 |
| CN107146680A (zh) * | 2017-03-15 | 2017-09-08 | 广东风华高新科技股份有限公司 | 积层电感器 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201135761A (en) | 2011-10-16 |
| JP2011091269A (ja) | 2011-05-06 |
| WO2011048873A1 (ja) | 2011-04-28 |
| KR20120023689A (ko) | 2012-03-13 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
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