JP2003017327A

JP2003017327A - 積層インダクタ

Info

Publication number: JP2003017327A
Application number: JP2001198200A
Authority: JP
Inventors: Hiroshi Masuno; 宏増野; Yasuo Suzuki; 靖生鈴木; Mikio Kitaoka; 幹雄北岡; Tatsuhiko Nawa; 達彦名和
Original assignee: FDK Corp
Current assignee: FDK Corp
Priority date: 2001-06-29
Filing date: 2001-06-29
Publication date: 2003-01-17

Abstract

(57)【要約】【課題】浮遊容量を低減でき、高い自己共振周波数が
得られる積層インダクタを提供すること【解決手段】セラミック材料の絶縁膜１と導体パター
ン２を適宜な順に積層し、当該内部に導体パターン２が
螺旋状に繋がったコイル２０を内蔵するチップ本体３を
形成する。チップ本体３にはコイル軸に沿う対向２面
に、コイル２０両端とそれぞれ接続する外部電極４，４
を設け、各外部電極４は隣接４面にも覆う形態に形成す
る。コイル２０の巻きターン２１〜２５のうち、上面側
や底面側などの外側層で少なくとも最外巻きターン２
１，２５の外形を小サイズにする。小サイズ外形なの
で、相対する外部電極との重畳を減らせる。巻きターン
２１〜２５全体の上下位置を底面側にズラすことによ
り、チップ本体３の上面側において、外部電極と最外巻
きターン２１との間隔ｆを大きくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、積層インダクタに
関するもので、より具体的には、チップ本体内に導体パ
ターンが螺旋状に繋がったコイルを内蔵する積層インダ
クタの導体パターンの改良に関する。

【０００２】

【発明の背景】周知のように、チップ部品と呼ばれる電
子部品は、面実装に使用するためリード端子を廃して小
片形状に小型化している。そして、その一つにインダク
タンス素子である積層インダクタがある。

【０００３】積層インダクタは、例えば特開２０００−
３５３６２０号公報等に示されており、図１に示すよう
に、絶縁膜１と導体パターン２を適宜な順に積層するこ
とで当該内部に導体パターン２が螺旋状に繋がったコイ
ル２０を内蔵する矩形状のチップ本体３を形成し、さら
にそのチップ本体３の対向する二面に、内蔵コイル２０
の両端とそれぞれ接続する外部電極４，４を設けた構成
になっている。

【０００４】絶縁膜１としては、例えばセラミック材料
を用い、チップ本体３は積層を完了した後に所定温度で
焼成して形成する。外部電極４，４は、ディッピング又
は印刷等により形成している。例えばディッピングを例
に上げると、銀等の導体ペーストの中にチップ本体３の
該当部分を浸けることで形成し、これにより電極面に隣
接する４面にも導電膜（４）が覆い被さる状態に成膜
し、外部電極４，４としては隣接する４面を包む状態に
回り込む形態となる。

【０００５】ところが、そうした構成の積層インダクタ
では、チップ本体３内の導体パターン２と外部電極４，
４との間に浮遊容量が発生する。つまり、図１（ｂ）に
示すように、内蔵コイル３をなす各巻きターン（コイル
要素）２１〜２４において、外部電極４，４に相対する
導体パターンとの間には、何れの場所でも浮遊容量が発
生する。そして、距離が接近し、重畳する面積が大きい
ほど浮遊容量も大きくなる。

【０００６】近年、チップ部品についても小型化の要求
が高く、また高いインダクタを得るため巻きターンを増
すことから、最外巻きターン２１，２４が相対的に外部
電極４，４に接近する傾向にあり、外部電極４，４との
重畳も相対的に増大化している。その結果、浮遊容量が
増し、自己共振周波数が低下してしまう問題があった。

【０００７】本発明は、上記した背景に鑑みてなされた
もので、その目的とするところは、上記した問題を解決
し、浮遊容量を低減でき、高い自己共振周波数が得られ
る積層インダクタを提供することにある。

【０００８】

【課題を解決するための手段】上記した目的を達成する
ために、本発明に係る積層インダクタでは、絶縁膜と導
体パターンを適宜な順に積層することで当該内部に前記
導体パターンが螺旋状に繋がったコイルを内蔵する矩形
状のチップ本体を備えて、前記チップ本体には前記コイ
ルのコイル軸に沿う対向２面に、前記コイルの両端とそ
れぞれ接続する外部電極を設け、それら各外部電極は隣
接４面にも覆う形態に形成した積層インダクタにおい
て、前記コイルの巻きターンのうち、始端側や終端側な
どの外側層で少なくとも最外側層にあたる巻きターン外
形を他の巻きターン外形に比べて小サイズにした。

【０００９】また、前記小サイズの巻きターン外形が、
前記コイル軸と対立する面にある外部電極に対して重な
り部分を持たない設定にしたり、前記小サイズの巻きタ
ーン外形が、前記コイル軸と対立する面にある外部電極
に対して外周縁部に重なり部分を持つ設定にしたり、前
記小サイズの巻きターンが、前記コイルの内側層にあた
る巻きターンに対して前記導体パターンの帯幅を狭めた
設定にするとよい。

【００１０】本発明では、内蔵コイルの巻きターンのう
ち、外部電極に最も接近する最外巻きターンの外形が小
サイズになるので、外部電極と重畳する面積が減り、両
者間に発生する浮遊容量を減らすことができ、その結
果、自己共振周波数を高く得られる。

【００１１】また、小サイズの巻きターン外形が、相対
する外部電極に対して重なり部分を持たない設定にする
ことでは、外部電極との重畳を無くすことができ、浮遊
容量を格段に低減し得る。

【００１２】また、小サイズの巻きターン外形が、相対
する外部電極に対して外周縁部に重なり部分を持つ設定
にすることでは、重なりを持つ分は浮遊容量を減らすこ
とができないものの、巻きターン外形を幾分は大きくで
き、高いインダクタンスを得るには好ましい。

【００１３】また、小サイズの巻きターンが、コイルの
内側層にあたる巻きターンに対して導体パターンの帯幅
を狭めた設定にすることでは、この場合も小サイズ化す
るものの、巻きターン外形は幾分は大きくでき、高いイ
ンダクタンスを得るには好ましい。

【００１４】

【発明の実施の形態】図２は、本発明の第１の実施の形
態を示している。本実施の形態において、積層インダク
タ１０の基本構成は、前述した従来のものと同様であ
る。すなわち、略矩形状に形成したチップ本体３にコイ
ル２０を内蔵するとともに、そのチップ本体３の対向す
る二面に、内蔵コイル２０の両端とそれぞれ接続する外
部電極４，４を設けた構成となっている。

【００１５】チップ本体３は、セラミック材料からなる
絶縁膜１と導体パターン２を適宜な順に積層してあり、
これにより当該内部に導体パターン２が螺旋状に繋がっ
たコイル２０を形成し、積層を完了した後に焼成する。
また、外部電極４，４も従来と同様に、銀等の導体ペー
ストの中にチップ本体３の該当部分を浸けるディッピン
グを行い、電極面に隣接する４面にも導電膜が覆い被さ
る状態に成膜する。これにより、外部電極４，４は、上
記対向する二面とともに、それに隣接する４面を包む状
態に回り込む形態となる。

【００１６】そして本発明においては、図２（ｂ）に示
すように、コイル２０の巻きターン２１〜２５を、始端
側や終端側などの外側層で小サイズの外形としてある。
つまり、上面，底面の外部電極に位置が近い最外巻きタ
ーン２１，２５については、その外形を、対向面にある
外部電極と重畳しない小サイズに形成する。更に本形態
では、巻きターン２１〜２５全体の上下位置を底面側に
ズラした設定としてある。つまり、チップ本体３の上面
側において、外部電極と小サイズ外形の最外巻きターン
２１との間隔ｆを大きくしてある。

【００１７】このように、内蔵コイル２０の巻きターン
２１〜２５のうち、外部電極４に最も接近する最外巻き
ターン２１，２５の外形が小サイズになるので、相対す
る外部電極４と重畳する面積が減り、両者間に発生する
浮遊容量を減らすことができ、その結果、自己共振周波
数を高く得られる。

【００１８】また、小サイズの巻きターン２１，２５の
外形が、相対する外部電極４に対して重なり部分を持た
ない設定なので、外部電極４との重畳を無くすことがで
き、浮遊容量を格段に低減し得る。さらに、小サイズの
巻きターン２１，２５としたことから、側方の外部電極
４との距離も離れるので、さらに浮遊容量が低減する。

【００１９】図３〜図５は、本発明の第２の実施の形態
を示している。この第２の実施の形態では、コイル２０
の巻きターンについて、外形サイズ及び位置の設定を適
宜に変更している。つまり、上面，底面の外部電極４に
位置が近い巻きターンについて、その外形を外部電極４
と重畳しない小サイズに形成することは第１の実施の形
態と同様であるが、それを上面，底面の何れの側に適用
するかを変更している。

【００２０】図３に示す設定では、底面側の最外巻きタ
ーン２４とその直上の巻きターン２３を小サイズの外形
としてある。そして、巻きターン２１〜２４全体の上下
位置を底面側にズラした設定としてあって、チップ本体
３の上面側において、外部電極４と通常サイズ外形の最
外巻きターン２１との間隔ｆを大きくしてある。

【００２１】図４に示す設定では、上記とは逆に、上面
側の最外巻きターン２１とその直下の巻きターン２２を
小サイズの外形としてある。そして、巻きターン２１〜
２４全体の上下位置を上面側にズラした設定としてあっ
て、チップ本体３の底面側において、外部電極４と通常
サイズ外形の最外巻きターン２４との間隔ｅを大きくし
てある。

【００２２】図５に示す設定では、上面側の最外巻きタ
ーン２１及び底面側の最外巻きターン２４を小サイズの
外形としてある。そして、巻きターン２１〜２４全体の
上下位置を中央に合わせた設定としてあって、チップ本
体３の上面側，底面側何れでも、外部電極４と小サイズ
外形の最外巻きターン２１，２４との間隔ｆ，ｅを同一
にしてある。

【００２３】この場合も、内蔵コイル２０の巻きターン
２１〜２４のうち、外部電極４に最も接近する最外巻き
ターンの外形が小サイズになるので、外部電極４と重畳
する面積が減り、両者間に発生する浮遊容量を減らすこ
とができ、その結果、自己共振周波数を高く得られる。

【００２４】図６から図８は、本発明の第３の実施の形
態を示している。この第３の実施の形態では、コイル２
０の各巻きターンについて外形サイズの設定を適宜に変
更している。つまり、上面，底面の外部電極４に位置が
近い巻きターンについて、その外形を小サイズに形成す
ることは第１の実施の形態と同様であるが、やや大きめ
な中サイズに設定して、対向面にある外部電極４と一部
が重畳することは許容する。

【００２５】図６に示す設定では、底面側の最外巻きタ
ーン２５とその直上の巻きターン２４を中サイズの外形
としてある。そして、巻きターン２１〜２５全体の上下
位置を中央に合わせた設定としてあって、チップ本体３
の上面側，底面側何れでも、外部電極４と最外巻きター
ン２１，２５との間隔を同一にしてある。

【００２６】図７に示す設定では、上面側の最外巻きタ
ーン２１とその直下の巻きターン２２を中サイズの外形
としてある。そして、巻きターン２１〜２５全体の上下
位置を中央に合わせた設定としてあって、チップ本体３
の上面側，底面側何れでも、外部電極４と最外巻きター
ン２１，２５との間隔を同一にしてある。

【００２７】図８に示す設定では、上面側の最外巻きタ
ーン２１及び底面側の最外巻きターン２５を中サイズの
外形としてある。そして、巻きターン２１〜２５全体の
上下位置を中央に合わせた設定としてあって、チップ本
体３の上面側，底面側何れでも、外部電極４と最外巻き
ターン２１，２５との間隔を同一にしてある。

【００２８】この場合も、内蔵コイル２０の巻きターン
２１〜２５のうち、外部電極４に最も接近する最外巻き
ターンの外形が中サイズになるので、外部電極４と重畳
する面積が減り、両者間に発生する浮遊容量を減らすこ
とができ、その結果、自己共振周波数を高く得られる。

【００２９】また、中サイズの巻きターン外形が、対向
面にある外部電極４と一部が重畳することは許容する設
定なので、重なりを持つ分だけ第１，第２の実施の形態
に比較すると浮遊容量を減らすことができないものの、
巻きターン外形を幾分は大きくでき、高いインダクタン
スを得るには好ましい。

【００３０】図９から図１１は、本発明の第４の実施の
形態を示している。この第４の実施の形態では、コイル
２０の巻きターンについて外形サイズ及び位置の設定を
適宜に変更している。つまり、上面，底面の外部電極４
に位置が近い巻きターンについて、その外形を小サイズ
に形成することは第１の実施の形態と同様であるが、や
や大きめな第２中サイズに設定して、対向面にある外部
電極と一部が重畳することは許容し、その第２中サイズ
外形は導体パターン２の導体幅を狭めることで得る。

【００３１】図９に示す設定では、底面側の最外巻きタ
ーン２４を第２中サイズの外形としてある。そして、巻
きターン２１〜２４全体の上下位置を上面側にズラした
設定としてあって、チップ本体３の底面側において、外
部電極４と第２中サイズ外形の最外巻きターン２４との
間隔ｅを大きくしてある。

【００３２】図１０に示す設定では、上面側の最外巻き
ターン２１を第２中サイズの外形としてある。そして、
巻きターン２１〜２４全体の上下位置を中央に合わせた
設定としてあって、チップ本体３の上面側，底面側の何
れでも、外部電極４と最外巻きターン２１，２４との間
隔を同一にしてある。

【００３３】図１１に示す設定では、上面側の最外巻き
ターン２１及び底面側の最外巻きターン２４を第２中サ
イズの外形としてある。そして、巻きターン２１〜２４
全体の上下位置を中央に合わせた設定としてある。つま
り、チップ本体３の上面側，底面側において、外部電極
４と最外巻きターン２１，２４との間隔を同一にしてあ
る。

【００３４】この場合も、内蔵コイル２０の巻きターン
２１〜２４のうち、外部電極４に最も接近する最外巻き
ターンの外形が第２中サイズになるので、外部電極４と
重畳する面積が減り、両者間に発生する浮遊容量を減ら
すことができ、その結果、自己共振周波数を高く得られ
る。

【００３５】また、第２中サイズの巻きターン外形が、
対向面にある外部電極４と一部が重畳することは許容
し、導体パターン２の導体幅を狭めることで得るので、
この場合も小サイズ化するものの、巻きターン外形は幾
分は大きくできるので、高いインダクタンスを得るには
好ましい。

【００３６】次に、本発明の効果を実証するために、以
下に示すシミュレーンョンを行った。図１２（ａ）は、
シミュレーションにおける素子形状を示す断面図、図１
２（ｂ）は側面図、図１２（ｃ）は平面図である。そし
て、図１３は、シミュレーションにおけるパラメータ値
を示す図である。

【００３７】すなわち、各図に示すように、シミュレー
ションする積層インダクタ１０としては、チップ本体３
の幅Ｘ，奥行きＹ，高さＺと、内蔵するコイル２０の導
体幅ｗ，導体厚さｔとをパラメータとした。チップサイ
ズは、具体的には、従来構造及び本発明構造の何れで
も、幅Ｘは１０００μｍ，奥行きＹは５００μｍ，高さ
Ｚは５００μｍとし、導体幅ｗは４０μｍ，導体厚さｔ
は１０μｍとした。

【００３８】さらに、コイル２０については、長手の内
寸法ａ及び外寸法ｂ，短手の内寸法ｃ及び外寸法ｄ，巻
きターンの上下間隔ｓ，底面から巻きターンまでの距離
ｅをパラメータとしてあって、それぞれａは通常サイズ
５５０μｍと小サイズ３２０μｍ，ｂは通常サイズ１０
０μｍと小サイズ３００μｍ，ｃは２００μｍ，ｄは１
１０μｍ，ｓは１０μｍ，ｅは１００μｍとした。

【００３９】さらに、全ターン数は従来構造が４ターン
としたのに対して、本発明構造が底面側で小サイズ巻き
ターンを２ターンとし、それの上は通常サイズ巻きター
ンを３ターンとした。このようにターン数を相違させた
のは、インダクタンスを１５ｎＨに一致させるためであ
る。

【００４０】上記したパラメータ設定により周波数特性
を検証した。その結果、図１４に示すように、自己共振
周波数（ＳＲＦ）は従来構造が２.８５ＧＨｚであるの
に対して、本発明構造のものは３.０３ＧＨｚとなり、
改善されることを確認した。

【００４１】ところで、内蔵コイル２０の各巻きターン
の厚さ、つまり導体パターン２の厚さは、インダクタン
スの設計要求等から適宜に決定すればよい。すなわち、
前述した実施の形態では各巻きターンの厚さを同一にし
てあるが、例えば小サイズの巻きターンでは通常サイズ
の巻きターンよりも厚く設定するなど、その厚さを適宜
に設定できる。

【００４２】また、外部電極４としては、上面に回り込
む部分を少なくして上面側が小面積になる設定にしても
よい。その場合、上面中央部分の領域が広くなり、最外
巻きターンの小外形化を緩和できて高いインダクタンス
を得るには好ましく、浮遊容量も低減できる。一方、底
面側に回り込ませる電極部分については、ある程度の大
きさが必要であり、回路基板上の電極パッドにはんだ付
けするため、むやみには面積を減らせない。

【００４３】

【発明の効果】以上のように、本発明に係る積層インダ
クタでは、内蔵コイルの巻きターンのうち、外部電極に
最も接近する最外巻きターンの外形が小サイズになるの
で、外部電極と重畳する面積が減り、両者間に発生する
浮遊容量を減らすことができ、その結果、自己共振周波
数を高く得られる。

【図面の簡単な説明】

【図１】（ａ）は、積層インダクタの従来例を示す斜視
図である。（ｂ）は、その断面図である。

【図２】（ａ）は、本発明に係る積層インダクタの第１
の実施の形態を示す斜視図である。（ｂ）は、その断面
図である。

【図３】本発明に係る積層インダクタの第２実施の形態
を示す断面図である。

【図４】本発明に係る積層インダクタの第２実施の形態
の変形例を示す断面図である。

【図５】本発明に係る積層インダクタの第２実施の形態
の変形例を示す断面図である。

【図６】本発明に係る積層インダクタの第３実施の形態
を示す断面図である。

【図７】本発明に係る積層インダクタの第３実施の形態
の変形例を示す断面図である。

【図８】本発明に係る積層インダクタの第３実施の形態
の変形例を示す断面図である。

【図９】本発明に係る積層インダクタの第４実施の形態
を示す断面図である。

【図１０】本発明に係る積層インダクタの第４実施の形
態の変形例を示す断面図である。

【図１１】本発明に係る積層インダクタの第４実施の形
態の変形例を示す断面図である。

【図１２】（ａ）は、シミュレーションにおける素子形
状を示す断面図である。（ｂ）は、その側面図である。
（ｃ）は、その平面図である。

【図１３】シミュレーションにおけるパラメータ値を示
す図である。

【図１４】シミュレーションの結果を示す図である。

【符号の説明】

１絶縁膜２導体パターン３チップ本体４外部電極１０積層インダクタ２０コイル２１，２２，２３，２４，２５巻きターン

フロントページの続き (72)発明者北岡幹雄東京都港区新橋５丁目36番11号エフ・ディー・ケイ株式会社内 (72)発明者名和達彦東京都港区新橋５丁目36番11号エフ・ディー・ケイ株式会社内Ｆターム(参考） 5E070 AA01 AB07 CB13

Claims

【特許請求の範囲】

【請求項１】絶縁膜と導体パターンを適宜な順に積層
することで当該内部に前記導体パターンが螺旋状に繋が
ったコイルを内蔵する矩形状のチップ本体を備えて、前
記チップ本体には前記コイルのコイル軸に沿う対向する
二面に、前記コイルの両端とそれぞれ接続する外部電極
を設け、それら各外部電極は前記二面に隣接する４面に
も覆う形態に形成した積層インダクタにおいて、前記コイルの巻きターンのうち、始端側や終端側などの
外側層で少なくとも最外側層にあたる巻きターン外形
を、他の巻きターン外形に比べて小サイズにしたことを
特徴とする積層インダクタ。
【請求項２】前記小サイズの巻きターン外形が、前記
コイル軸と対立する面にある外部電極に対して重なり部
分を持たない設定であることを特徴とする請求項１に記
載の積層インダクタ。
【請求項３】前記小サイズの巻きターン外形が、前記
コイル軸と対立する面にある外部電極に対して外周縁部
に重なり部分を持つ設定であることを特徴とする請求項
１に記載の積層インダクタ。
【請求項４】前記小サイズの巻きターンが、前記コイ
ルの内側層にあたる巻きターンに対して前記導体パター
ンの帯幅を狭めた設定であることを特徴とする請求項１
に記載の積層インダクタ。