KR100513347B1 - 칩 인덕터 - Google Patents

Abstract

본 발명은 제조시 정렬틀어짐 현상에 따른 인덕턴스 값의 편차를 감소시킬 수 있는 칩 인덕터에 관한 것이다.

본 발명은 다수개의 세라믹 시트가 적층되어 형성되고, 그 내부에 내부전극패턴들로 이루어지는 나선형 코일패턴이 형성된 세라믹 블록; 적층된 상기 세라믹 시트의 인접한 두 층의 내부전극패턴이 연속적으로 연결되도록 형성된 다수개의 비아홀; 상기 세라믹 블록의 최외곽층에 형성되고, 상기 코일패턴의 양단으로부터 각각 연장된 내부전극패턴인 인출부를 구비하는 표층 세라믹시트; 및 상기 각각의 인출부로부터 외부로 연결되는 제 1, 2 외부단자; 를 포함하고, 상기 표층세라믹시트의 내부전극패턴은 상기 코일패턴을 이루는 내부전극패턴에 비해 소정의 폭만큼 안쪽으로 형성되는 것을 특징으로 하는 칩 인덕터를 제공한다.

본 발명에 의하면, 표층내부패턴을 소정의 폭만큼 안쪽으로 축소하여 인쇄함으로써 자속 유효단면적의 감소량을 최소화시켜 인덕턴스 값의 변동폭을 줄일 수 있는 효과가 있다.

Description

칩 인덕터{Chip Inductor}

본 발명은 코일패턴이 다수의 세라믹 시트에 분할되어 형성된 후 적층되어 제조된 칩 인덕터에 관한 것으로, 보다 상세하게는 제조시 정렬(allignment)틀어짐 현상에 따른 인덕턴스 값의 변동을 감소시킬 수 있는 칩 인덕터에 관한 것이다.

일반적으로, 인덕터(inductor)는 도 1에 도시한 바와 같이 소정의 인덕턴스(inductance)를 갖는 코일(C)과 상기 코일(C)의 양단에 연결되는 양 단자(T1, T2)로 이루어지는 것으로서, 종래의 인덕터는 권선형과 적층형 두가지로 분류되며, 이 두 종류의 인덕터는 적용 범위 뿐만 아니라 제조 방법도 상이하다.

먼저, 권선형 인덕터는 자성 재료등의 모재 또는 비자성체 보빈(bobbin)에 와이어(wire)를 권취하여 코일을 형성한 것으로서, 이 경우 코일에 부유용량(stray capacity : 도선간의 정전 용량)이 발생하기 때문에, 고용량의 인덕턴스를 얻기 위해 권선수를 증가시키면 그만큼 고주파 특성이 열화되고 부피가 커진다는 단점이 있다.

또한, 보빈 자체의 크기로 인하여 소형화가 어려우며 표면실장이 가능한 칩 타입으로서는 제조가 곤란하다는 문제점이 있다.

반면에, 적층형 인덕터는 나선형의 전극패턴이 인쇄된 다수의 세라믹 시트를 그 내부에 인쇄된 전극패턴들이 상호 전기적으로 연결되도록 적층한 후, 가압, 소결하여 제조되는 것으로서, 표면실장이 가능한 칩 타입으로 제조할 수 있다.

또한 대량 생산에 매우 적합하며, 내부 전극이 은(Ag)으로 구현되기 때문에 고주파 특성이 우수하다는 장점이 있다.

그런데, 최근 각종 전자기기가 소형화 및 경량화 되어감에 따라서, 이에 사용되는 칩 인덕터를 포함한 전자 부품 또한 경박 단소화되어가는 추세이다.

또한, 전자기기의 다기능화 및 디지털 통신등의 발전으로 인하여 사용 주파수대역이 점차 고주파 대역으로 확대되고 있으며, 그 결과 칩 인덕터 등과 같은 전자부품의 고주파 특성이 중요한 과제로 대두되고 있다.

따라서 이러한 추세로, 인해 수백 MHz~GHz 이상의 고주파 대역에서는 사용이 어렵고 보빈자체의 크기로 인하여 소형화에 불리하며 칩 형태로 제조가 불가능한 권선형 인덕터보다는, 상술한 적층형 칩 인덕터가 각종 전자기기에 주로 사용되고 있다.

적층형 칩 인덕터는 도 2에서 도시된 바와 같이 내부 전극이 나선형으로 인쇄된 다수의 세라믹시트를 적층, 가압, 소결하여 세라믹블록(100)을 형성한 후, 상기 세라믹블록(100)의 양 측면에 외부단자(130)을 도포하여 이루어진다.

그러나 상기와 같은 적층형 칩 인덕터는 적층하고 가압, 소결하여 세라믹블록을 형성하는 공정과정에서 좌우 정렬틀어짐 현상이 발생되어 인덕턴스 값의 변동을 초래하게 된다.

여기서, 인덕턴스(L)는 회로를 흐르고 있는 전류의 변화에 의해 전자기유도로 생기는 역(逆)기전력의 비율을 나타내는 양을 말하며, 단위는 H(헨리)를 쓰고 있다.

인덕턴스(L)는 다음 [식 1]과 같이 코일패턴의 턴수 제곱(N²)에 비례하며, 자속의 유효단면적(Ae)에 비례한다.

[식 1]

여기서, L : 인덕턴스, μ : 투자율, N : 코일패턴의 턴(turn)수, Ae : 자속의 유효 단면적, ℓe : 자로(磁路)의 길이를 나타낸다. (도 3 (a) 및 (b)참조)

다시말해, 상기와 같은 적층형 칩 인덕터는 내부전극패턴이 형성된 다수의 세라믹을 적층하고 가압, 소결하여 세라믹블록을 형성하는 공정과정에서 좌우 정렬틀어짐 현상이 발생되고, 이로 인해 자속 유효단면적(Ae)이 감소하게 된다. 즉, 자속 유효단면적에 비례하는 인덕턴스 값(L)이 크게 저하되는 문제점이 있다.

특히 외부단자와 연결되는 인출부를 구비한 내부전극패턴의 정렬틀어짐 현상의 경우는 자로의 길이 및 자속의 유효 단면적에 큰 영향을 미치므로 인덕턴스 값의 변동에도 크게 영향을 미치게 되는 문제가 있었다.

따라서 상기와 같은 문제를 방지하여 인덕턴스 값의 변동을 감소시킬 수 있는 칩 인덕터가 당해 기술분야에서 요구되어 왔다.

본 발명은 상기와 같은 종래의 문제점을 해소하기 위한 것으로, 정렬틀어짐시 공정오차를 고려하여 인출부를 구비한 내부전극패턴을 소정의 폭만큼 안쪽으로 축소하여 인쇄함으로써 자속 유효단면적의 감소비율을 줄여서 인덕턴스 값의 변동을 감소시킬 수 있는 칩 인덕터를 제공하는데 그 목적이 있다.

상기 목적을 해결하기 위하여 본 발명은 다수개의 세라믹 시트가 적층되어 형성되고, 그 내부에 내부전극패턴들로 이루어지는 나선형 코일패턴이 형성된 세라믹 블록; 적층된 상기 세라믹 시트의 인접한 두 층의 내부전극패턴이 연속적으로 연결되도록 형성된 다수개의 비아홀; 상기 세라믹 블록의 최외곽층에 형성되고, 상기 코일패턴의 양단으로부터 각각 연장된 내부전극패턴인 인출부를 구비하는 표층 세라믹시트; 및 상기 각각의 인출부로부터 외부로 연결되는 제 1, 2 외부단자; 를 포함하고, 상기 표층세라믹시트의 내부전극패턴은 상기 코일패턴을 이루는 내부전극패턴에 비해 소정의 폭만큼 안쪽으로 형성되는 것을 특징으로 하는 칩 인덕터를 제공한다.

여기서, 상기 세라믹 블록은 일단에 상기 제 1 외부단자와 연결되는 인출부가 구비되고, 타단에 인접한 하층의 내부전극패턴과 전기적으로 연결되는 비아홀을 구비하는 제 1 표층 내부전극패턴이 형성된 제 1 표층 세라믹 시트;와 일단이 인접한 상층 세라믹 시트와 비아홀을 통해 연결되고, 타단이 인접한 하층 세라믹 시트의 내부전극패턴과 비아홀을 통해 연결되는 내부전극패턴이 형성되며, 연속적인 코일패턴이 형성되도록 적층된 다수의 세라믹 시트; 및 일단이 비아홀을 통해 인접한 상층 내부전극패턴과 비아홀을 통해 연결되고, 타단에 상기 제 2 외부단자와 연결되는 인출부를 구비하는 제 2 표층 내부전극패턴이 형성된 제 2 표층 세라믹 시트; 를 포함하는 것을 특징으로 한다.

이 때, 상기 인출부를 구비한 제 1, 2 표층 내부전극패턴은 다른 내부전극패턴에 비해 30㎛만큼 안쪽으로 형성시킴으로써 공정과정에서 정렬틀어짐 현상이 발생될 때 자속유효단면적의 감소율을 줄일 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.

도 4 내지 도 6은 본 발명에 의한 적층형 칩 인덕터를 도시하고 있으며, 이에 대해 설명하면 다음과 같다.

적층형 칩 인덕터는 도 4에서 도시된 바와 같이 내부 전극이 나선형으로 인쇄된 다수의 세라믹시트를 적층, 가압, 소결하여 세라믹블록(10)을 형성한 후, 상기 세라믹블록의 양 측면에 제 1, 2외부단자(31,32)를 도포하여 이루어진다. 이 때, 상기 제 1, 2외부단자(31,32)는 도전성 물질로 충전되어 코일패턴(20)과 전기적으로 연결되는 것이 바람직하다.

상기 세라믹 블록의 최외곽층에는 상기 코일패턴의 양단으로부터 각각 연장된 내부전극패턴인 인출부(21a, 23a)를 구비하는 표층세라믹시트가 적층되는데, 상기 표층세라믹시트의 내부전극패턴이 상기 코일패턴을 이루는 내부전극패턴에 비해 소정의 폭만큼 안쪽으로 형성되는 것이 바람직하다. 이는 공정과정에서 자속유효면적의 감소를 최소화하기 위함이며, 이하에서 상세하게 설명하기로 한다.

도 5를 참조하여 상기 세라믹블록(10)의 내부를 좀 더 상세하게 살펴보면, 상기 제 1 표층 세라믹 시트(11)는 인출부(21a)가 구비된 제 1 표층 내부전극패턴(21)이 형성된다. 상기 제 1 표층내부전극패턴(21)은 그 일단에 상기 제 1 외부단자와 연결되는 인출부(21a)가 구비되고, 타단에 인접한 하층의 내부전극패턴(22)과 전기적으로 연결되는 비아홀(21b)이 구비된다.

또한 상기 제 1 표층세라믹시트(11)의 하부에는 다수의 세라믹 시트(12)가 위치되며, 상기 다수의 세라믹 시트(12)의 상면에는 일단이 인접한 상층 세라믹 시트와 비아홀(21b)을 통해 연결되고, 타단이 인접한 하층 세라믹 시트의 내부전극패턴과 비아홀(22b)을 통해 연결되는 내부전극패턴(22)이 형성된다.

또한 상기 다수의 세라믹 시트(12)들의 하부에는 인출부(22a)를 구비하는 제 2 표층 내부전극패턴(23)이 형성된 제 2 표층 세라믹 시트(13)가 위치된다. 상기 제 2 표층 내부전극패턴(23)는 일단이 인접한 상층 내부전극패턴과 비아홀(22b)을 통해 연결되고, 타단에 상기 제 2 외부단자와 연결되는 인출부(23a)가 구비된다.

이처럼 상기 세라믹블록(10)은 제 1표층세라믹시트(11)와 다수의 세라믹시트(12) 및 제 2 표층세라믹시트(13)가 순차적으로 적층되어 형성되며, 이 때, 최상층 및 최하층에는 내부에 인쇄된 전극패턴을 보호하는 커버용 세라믹시트(미도시)가 더 적층될 수 있다.

여기서, 상기 인출부(21a)를 구비한 제 1 표층 내부전극패턴(21)은 도 6(a)에 도시된 바와 같이 다른 내부전극패턴(22)에 비해 30㎛만큼씩 안쪽으로 형성시키는 것이 바람직하다. 도 6(a)에서 기존의 패턴은 점선으로 표시되며, 본 발명에 의한 패턴은 기존의 패턴으로부터 약 30㎛만큼씩 화살표방향으로 각각 안쪽으로 형성된다. 상기와 같이 형성된 자속유효단면적은 도 6(b)의 좌측에 도시된 바와 같다.

이처럼 표층 내부전극패턴(21)을 다른 내부전극패턴(22)에 비해 미리 소정의 폭만큼 안쪽으로 형성시킴으로써, 압착 및 소결 공정과정에서 좌우 정렬틀어짐 현상이 발생된 후 자속유효단면적은 도 6(b)의 우측에 도시된 바와 같이 상기 양단부가 균일하게 회복되어 전체적으로 자속유효단면적의 감소율이 크게 줄어들게 된다.

마찬가지로 도시되지는 않았지만 인출부를 구비한 제 2 표층 내부전극패턴도 다른 내부전극패턴에 비해 30㎛만큼씩 안쪽으로 형성시킬 수 있으며, 이 경우도 상술한 바와 같은 동일한 효과를 얻을 수 있다.

이 때, 상기 세라믹 시트의 인접한 두 층의 내부전극패턴이 연속적으로 연결되도록 형성된 다수개의 비아홀(21b, 22b)은 도전성 물질로 충전시켜 상기 코일패턴을 전기적으로 연결시키는 것이 바람직하다.

상기와 같이 구성된 본 발명에 따른 칩 인덕터의 정렬틀어짐시 자속유효면적 감소율과 종래의 칩 인덕터의 자속유효면적 감소율을 비교하여 설명하면 다음과 같다.

종래의 칩 인덕터는 도 7(a)에서 도시된 바와 같이 표층 내부전극패턴(121)이 인접한 하층 내부전극패턴(122)과 동일한 폭으로 겹쳐지도록 형성되었다. 이러한 내부전극패턴이 형성된 세라믹 시트들을 적층하고, 압착 소결시키는 과정에서 약 30 ㎛정도의 정렬틀어짐 현상이 발생하였다. 정렬틀어짐 현상 발생 전과 발생 후의 면적을 측정해본 결과는 도 7(b)에 도시되어 있다. 도 7(b)의 좌측에 도시된 최초 자속유효단면적(Ae)은 0.107 ㎟ 이었고, 정렬틀어짐 현상 발생 후 자속유효단면적(Ae)은 0.087 ㎟ 으로 측정되었다. 즉, 공정과정에서 자속유효단면적(Ae)이 18.6% 감소됨을 알 수 있었다.

본 발명에 의한 칩 인덕터는 도 6(a)에서 도시된 바와 같이 표층 내부전극패턴(21)이 인접한 층의 내부전극패턴(22)에 비해 공정오차를 고려하여 30 ㎛ 만큼씩 안쪽으로 형성하였다. 이러한 내부전극패턴이 형성된 세라믹 시트들을 적층하고, 압착 소결시키는 과정에서 약 30 ㎛정도의 정렬틀어짐 현상이 발생하였다. 정렬틀어짐 현상 발생전과 발생후의 면적을 측정해본 결과는 도 6(b)에 도시되어 있다. 도 6(b)의 좌측에 도시된 최초 자속유효단면적(Ae)은 0.072 ㎟ 이었고, 우측에 도시된 정렬틀어짐 현상 발생 후 자속유효단면적(Ae)은 0.065 ㎟ 으로 측정되었다.

즉, 공정과정에서 공정오차를 고려하여 소정의 폭만큼 안쪽으로 형성된 본 발명에 의한 칩 인덕터는 자속유효단면적(Ae)이 9.7% 밖에 감소되지 않음을 알 수 있었다.

따라서, 본 발명에 의한 칩 인덕터는 표층 내부전극패턴을 소정의 폭만큼 안쪽으로 형성시킴으로써 인덕턴스 값의 변동에 큰 영향을 미치는 좌우 정렬틀어짐 현상 발생시 자속 유효단면적의 변화량이 종래의 패턴에 비해 크게 낮아져 인덕턴스 변동을 감소시킬 수 있다.

이상은 본 발명에 대하여 실시예를 통하여 상세히 설명한 것으로, 이는 예시이며 본 발명을 이에 한정하는 것은 아니다.

본 발명에 의한 칩 인덕터는 정렬틀어짐 현상시 발생되는 공정오차를 고려하여 코일패턴 인출부를 소정의 폭만큼 안쪽으로 축소하여 인쇄함으로써 자속 유효단면적의 감소량을 최소화시킬 수 있는 효과가 있다.

또한, 자속 유효단면적의 변화량을 감소시킴으로써 인덕턴스 값의 변동폭을 크게 줄일 수 있는 효과가 있다.

도 1은 인덕터 소자를 나타내는 등가회로도이다.

도 2는 일반적인 적층형 칩 인덕터의 사시도이다.

도 3(a)는 세라믹블록의 측면도이며, 3(b)는 평면도로서 인덕턴스에 영향을 미치는 인자를 설명한다.

도 4는 본 발명에 의한 적층형 칩 인덕터의 사시도이다.

도 5는 본 발명에 의한 적층형 칩 인덕터의 분해사시도이다.

도 6(a) 및 (b)는 본 발명에 의한 적측형 칩 인덕터의 상면과 자속유효단면적의 변화를 도시한다.

도 7(a) 및 (b)는 도 6과 비교하기 위한 종래의 적측형 칩 인덕터의 상면과 자속유효단면적의 변화를 도시한다.

*도면의 주요부분에 대한 부호의 설명*

10... 세라믹 블록 11... 제 1 표층 세라믹 시트

12... 다수의 세라믹 시트 13... 제 2 표층 세라믹 시트

20... 코일패턴 21... 제 1 표층 내부전극패턴

22... 내부전극패턴 23... 제 2 표층 내부전극패턴

21a, 23a... 인출부 21b, 22b... 비아홀

31, 32... 제 1, 2 외부단자

Claims (3)

1. 다수개의 세라믹 시트가 적층되어 형성되고, 그 내부에 내부전극패턴들로 이루어지는 나선형 코일패턴이 형성된 세라믹 블록;

   적층된 상기 세라믹 시트의 인접한 두 층의 내부전극패턴이 연속적으로 연결되도록 형성된 다수개의 비아홀; 및

   상기 세라믹 블록의 최외곽층에 형성되고, 상기 코일패턴의 양단으로부터 각각 연장된 내부전극패턴인 인출부를 구비하는 표층 세라믹시트; 및

   상기 각각의 인출부로부터 외부로 연결되는 제 1, 2 외부단자; 를 포함하고,

   상기 표층세라믹시트의 내부전극패턴은 상기 코일패턴을 이루는 내부전극패턴에 비해 소정의 폭만큼 안쪽으로 형성되는 것을 특징으로 하는 칩 인덕터.
2. 제 1 항에 있어서,

   상기 세라믹 블록은,

   일단에 상기 제 1 외부단자와 연결되는 인출부가 구비되고, 타단에 인접한 하층의 내부전극패턴과 전기적으로 연결되는 비아홀을 구비하는 제 1 표층 내부전극패턴이 형성된 제 1 표층 세라믹 시트;

   일단이 인접한 상층 세라믹 시트와 비아홀을 통해 연결되고, 타단이 인접한 하층 세라믹 시트의 내부전극패턴과 비아홀을 통해 연결되는 내부전극패턴이 형성되며, 연속적인 코일패턴이 형성되도록 적층된 다수의 세라믹 시트; 및

   일단이 인접한 상층 내부전극패턴과 비아홀을 통해 연결되고, 타단에 상기 제 2 외부단자와 연결되는 인출부를 구비하는 제 2 표층 내부전극패턴이 형성된 제 2 표층 세라믹 시트;

   를 포함하는 것을 특징으로 하는 칩 인덕터.
3. 제 1항 또는 제 2항에 있어서,

   상기 인출부를 구비한 제 1, 2 표층 내부전극패턴은 다른 내부전극패턴에 비해 30㎛만큼 안쪽으로 형성되어 공정과정에서 자속유효단면적의 감소율을 줄이는 것을 특징으로 하는 칩 인덕터.