JP2007166026A - 積層型誘電体共振器 - Google Patents

Abstract

【課題】サイズを小型化してもＱ値が高く、低損失な積層型誘電体共振器を提供すること。
【解決手段】誘電体層を介して複数の内部電極層が積層してあり、これらの内部電極層のパターンおよび積層構造により、コンデンサ部とインダクタ部Ｑ１〜Ｑ３とが形成してある積層型誘電体共振器である。インダクタ部Ｑ１〜Ｑ３が、誘電体層を介して積層された２層以上のインダクタ用導体パターン１０，２０で構成してある。誘電体層を介して積層された２層以上のインダクタ用導体パターン１０，２０が、これらの導体パターンの間に位置する誘電体層の除去部３５に埋め込まれた内部導体３０を通して電気的に接続してある。
【選択図】図３

Description

本発明は、バンドパスフィルタなどとして用いられる積層型誘電体共振器に関する。

地上波ＴＶ放送、携帯電話、テレビ付き携帯電話などの無線通信システムの多様化に伴い、バンドパスフィルタやデュプレクサなど、数百ＭＨｚ〜数ＧＨｚのマイクロ波帯において共振回路を構成する積層型誘電体共振器に関しては、小型で、低損失な共振器が望まれている。

積層型誘電体共振器の低損失化を実現させるためには、Ｑ値（＝1／ｔａｎδ）を向上させる必要がある。共振回路のＱ値は、主に誘電体基板の誘電体による損失（誘電体損）と共振回路を構成する内部電極による損失（導体損）とによって決まる。一般に、マイクロ波帯以下の低周波帯では、誘電体損よりも導体損の方がＱ値に対して支配的である。

したがって、積層型誘電体共振器の低損失化を実現させてＱ値を向上させるためには、共振回路を構成する内部電極を形成する導体材料の比抵抗を小さくすることと、内部電極の幅や厚みを大きくすることとが考えられる。

しかしながら、内部電極の比抵抗を小さくすることは、材料およびコスト面で限界が生じるおそれがあり、内部電極の幅や厚みを大きくすることは、その積層型誘電体共振器を有する電子部品が大型化するという問題がある。

そこで、積層型誘電体共振器のサイズを大きくすることなく、Ｑ値を向上させる手段として、下記の特許文献１および２に示すように、表面に内部電極（長手パターン）がそれぞれ形成された複数枚の誘電体層を多数重ねることが提案されている。

ところが、従来の積層型誘電体共振器では、積層されてインダクタ部となる長手パターンは、外部端子電極の部分でのみ接続され、誘電体層を介しては分離されている構造であり、さらに積層型誘電体共振器を小型化すると、Ｑ値が不十分になると言う課題を有している。
特開平４−４３７０３号公報 特開２００１−２３７６１９号公報

本発明は、このような実状に鑑みてなされ、その目的は、サイズを小型化してもＱ値が高く、低損失な積層型誘電体共振器を提供することである。

上記目的を達成するために、本発明に係る積層型誘電体共振器は、
誘電体層を介して複数の内部電極層が積層してあり、これらの内部電極層のパターンおよび積層構造により、コンデンサ部とインダクタ部とが形成してある積層型誘電体共振器であって、
前記インダクタ部が、前記誘電体層を介して積層された２層以上のインダクタ用導体パターンで構成してあり、
前記誘電体層を介して積層された２層以上のインダクタ用導体パターンが、これらの導体パターンの間に位置する誘電体層の除去部に埋め込まれた内部導体を通して電気的に接続してあることを特徴とする。

本発明に係る積層型誘電体共振器では、２層以上のインダクタ用導体パターンが、これらの導体パターンの間に位置する誘電体層の除去部に埋め込まれた内部導体を通して電気的に接続してある。このため、共振回路を構成する内部電極を形成する導体パターンの電気抵抗を小さくすることが可能になり、導体損が低減され、Ｑ値を高く設定することが可能になる。すなわち、本発明では、従来構造に比較して、より多くの電流を通過させることが可能であり、挿入損失が少ない。そのため、本発明では、サイズを小型化してもＱ値が高く、低損失な積層型誘電体共振器を実現することが可能になる。

好ましくは、前記除去部が、前記インダクタ用導体パターンと略同じ幅で形成してある長手パターンの除去部であり、当該除去部に前記内部導体が埋め込んである。このような構成の場合に、最もＱ値を高く設定することができる。

あるいは、前記除去部が、所定範囲内に形成してある多数のスルーホールであり、これらのスルーホールに前記内部導体が埋め込んであっても良い。あるいは、前記除去部が、前記インダクタ用導体パターンの外縁パターンに沿って断続的に形成してある多数のスルーホールであり、これらのスルーホールに前記内部導体が埋め込んであっても良い。これらの場合にも、従来に比べてＱ値を高く設定することができる。

好ましくは、積層方向に沿って配置された前記インダクタ用導体パターンの間には、少なくとも二層以上の誘電体層が介在してあり、
これらの二層以上の誘電体層に、積層方向に貫通する前記除去部が各々形成してあり、各除去部には、前記内部導体が埋め込んである。この場合には、二層以上の内部導体を介してインダクタ用導体パターンが接続されるので、Ｑ値の向上に寄与する。

好ましくは、同じ誘電体層の表面には、複数の前記インダクタ用導体パターンが形成してあり、各インダクタ用導体パターンには、コンデンサ用電極パターンが一体に形成してある。このようなパターンでは、小型サイズのチップ内に、複数のコンデンサ部と複数のインダクタ部とを形成することが可能になる。その場合においても、本発明では、二層以上の内部導体を介してインダクタ用導体パターンが接続されるので、Ｑ値の向上を図ることが可能である。

本発明に係る積層型誘電体共振器は、バンドパスフィルタやデュプレクサなどとして利用できるが、好ましくはバンドパスフィルタとして利用される。

以下、本発明を、図面に示す実施形態に基づき説明する。
図１は本発明の一実施形態に係る積層型バンドパスフィルタ（積層型誘電体共振器）の全体斜視図、
図２は図１に示す積層型バンドパスフィルタの分解斜視図、
図３は図２に示すIII−III線に沿う要部断面図、
図４は図１および図２に示す積層型バンドパスフィルタの等価回路図、
図５および図６は図１に示す積層型バンドパスフィルタの製造過程を示す分解斜視図、
図７は図６に示すVII−VII線に沿う要部断面図、
図８（Ａ）〜図８（Ｃ）は図７に示す誘電体層の除去部を形成するための工程図、
図９は図６の続きの工程を示す分解斜視図、
図１０は図９に示すVII−VII線に沿う要部断面図、
図１１は図９の続きの工程を示す分解斜視図、
図１２は図１１に示すXII−XII線に沿う要部断面図、
図１３（Ａ）〜図１３（Ｃ）は本発明の他の実施形態に係るバンドパスフィルタにおける誘電体層の除去部および内部導体を形成するための工程図、
図１４（Ａ）〜図１４（Ｃ）は本発明のさらに他の実施形態に係るバンドパスフィルタにおける誘電体層の除去部および内部導体を形成するための工程図、
図１５は本発明の実施例および比較例に係るバンドパスフィルタの特性を示すグラフである。

図１〜図３に示すように、本実施形態に係る積層型誘電体共振器の一例としての積層型バンドパスフィルタ２は、素子本体４を有する。素子本体４の内部には、誘電体層４００〜４０９を介して、複数の内部電極層５００〜５０５が積層してある。これらの内部電極層５００〜５０５のパターンおよび積層構造により、図４に示すコンデンサ部Ｃ１１〜Ｃ１６と、インダクタ部Ｑ１、Ｑ２およびＱ３とが形成してあり、バンドパスフィルタ回路を構成している。

図１に示すように、素子本体４は、直方体形状を有し、その大きさは、特に限定されないが、縦（Ｘ軸方向）１．０〜３．０mm、横（Ｙ軸方向）０．５〜２．５mm、高さ（積層方向Ｚに一致する）０．５〜１．０mm程度である。

素子本体４のＹ軸方向に対向する二側面４ｃおよび４ｄには、接地用端子電極電極８および９が形成してあり、Ｘ軸方向に対向する二側面４ａおよび４ｂには、入力端子電極６および出力端子電極７が形成してある。これらの端子電極６〜９の材質は、特に限定されないが、たとえばＡｕ、Ａｇ、Ｃｕ、及びそれらを主成分とする合金などが用いられる。

素子本体４には、図２および図３に示すように、積層方向Ｚの下から上に向けて、誘電体層４００〜４０９を介して、内部電極層５００〜５０５が積層してある。誘電体層４００〜４０９は、たとえば図５〜図１１に示す誘電体グリーンシートＧＳ１〜ＧＳ９を積層後に焼成して得られる。誘電体層４００〜４０９の材質は、特に限定されず、たとえばＢａＴｉＯ_３系、ＢａＺｒＯ_３系、ＢａＮｄＴｉ系、ＢａＳｎＴｉ系などの誘電体材料が用いられる。各誘電体層４００〜４０９の厚みは、特に限定されず、３０〜１００μｍである。

各誘電体層４００〜４０９の上に形成してある内部電極層５００〜５０５は、誘電体層４００〜４０９となる誘電体グリーンシートの表面に印刷法などで形成され、グリーンシートと共に焼成されて内部電極となる。内部電極層５００〜５０５を構成する金属としては、特に限定されず、Ａｕ、Ａｇ、Ｃｕ、及びそれらを主成分とする合金などが例示される。

なお、内部電極層５００および５０１の間と、内部電極層５０４および５０５の間には、内部電極層を構成する電極パターンが形成されていない誘電体層４０１，４０６，４０７が積層してある。

素子本体４の積層方向Ｚ軸の最も下側に位置する内部電極層５００は、図２および図５に示すように、Ｙ軸方向に延びる長方形パターンであり、誘電体層４００のＸ軸方向幅よりもすこし狭い幅を有する。この内部電極層５００は、Ｙ軸方向に延びる中心線に対して、線対称な電極パターンであり、側面４ｃおよび４ｂ間を接続するように延び、図１に示す端子電極８および９に対して電気的に接続してある。

図５に示すように、誘電体層４０１および４０２を介して内部電極層５００の上側に位置する内部電極層５０１は、図４に示すコンデンサ部Ｃ１１を形成するための一方のコンデンサ電極パターンに形成されている。この内部電極層５０１は、図５に示すように、いずれの側面４ａ〜４ｄにも露出しない孤立パターンとなっており、図４に示すコンデンサ部Ｃ１１のフローティング電極となる。この内部電極層５０１は、誘電体層４０２の表面で、側面４ｄに近い位置で、Ｘ軸方向の中央位置に形成され、平面矢視側から見て、Ｙ軸方向に延びる中心線に対して、線対称な電極パターンである。

誘電体層４０３を介して内部電極層５０１の上側に位置する内部電極層５０２は、図５に示すように、側面４ｃに露出する共通接地用リードパターン２１から３本に枝分かれしてＹ軸方向に平行に延びる３つのインダクタ用導体パターン２０を有する。この実施形態では、インダクタ用導体パターン２０は、直線パターン（長手パターンの１種）であり、それぞれ図４に示すインダクタ部Ｑ１〜Ｑ３の一部となる。

各インダクタ用導体パターン２０の頭部には、図４に示すコンデンサ部Ｃ１１〜Ｃ１６の電極を主として構成するコンデンサ用電極パターン２４が各々一体に形成してある。

Ｘ軸方向の両側に位置するコンデンサ用電極パターン２４には、Ｙ軸方向の中央部において、Ｘ軸方向に延びるリードパターン２２および２３がそれぞれ一体に形成してある。リードパターン２２は、側面４ａに露出し、図１に示す入力端子電極６に接続してある。リードパターン２３は、側面４ｂに露出し、図１に示す出力端子電極６に接続してある。図５に示すように、内部電極層５０２は、平面矢視側から見て、Ｙ軸方向に延びる中心線に対して、線対称な電極パターンである。

図６に示すように、誘電体層４０４を介して内部電極層５０２の上側に位置する内部電極層５０３は、内部電極層５０２におけるコンデンサ用電極パターン２４に対応する位置に、コンデンサ用電極パターン３１を有する。各コンデンサ用電極パターン３１は、誘電体層４０４を介して、コンデンサ用電極パターン２４と対となり、図４に示すコンデンサ部Ｃ１２，Ｃ１４，Ｃ１６を構成する。

また、同一平面状で隣接するコンデンサ用電極パターン２４または３１相互間では、図４に示すコンデンサ部Ｃ１３およびＣ１５を構成する。３つのコンデンサ用電極パターン３１は、素子本体４の側面４ｄにおいて、共通接地用リードパターン３２に接続してある。共通接地用リードパターン３２は、側面４ｄに露出し、図１に示す端子電極９に接続してある。

本実施形態では、図６および図７に示すように、誘電体層４０４には、インダクタ用導体パターン２０に対応するパターンで、直線状の除去部３５が形成してあり、そこに、内部導体３０が埋め込んで形成してある。直線状の内部導体３０のＸ軸方向の幅は、インダクタ用導体パターン２０のパターン幅と略同一である。

各内部導体３０は、Ｘ−Ｙ平面上で、インダクタ用導体パターン２０とほぼ同じ位置に形成してあるが、インダクタ用導体パターン２０と異なり、コンデンサ用電極パターン３１には接続されずに分離してある。また、各内部導体３０は、インダクタ用導体パターン２０と異なり、相互に接続されることなく、個々独立に、側面４ｃに露出している。

誘電体層４０４の内部に内部導体３０を埋め込むには、たとえば以下のようにして行う。すなわち、まず図８（Ａ）および図８（Ｂ）に示すように、焼成後に誘電体層４０４となるグリーンシートＧＳ４に、図６に示す除去部３５の縁部形状パターンで、分離溝３７を形成する。なお、グリーンシートＧＳ４は、通常、ＰＥＴなどで構成してある支持シート３６の上に、ドクターブレード法などで形成してある。

分離溝３７は、たとえばレーザ加工、あるいは、機械加工などにより形成される。分離溝３７を形成した後には、分離溝３７で囲まれる不要部分３８を除去すれば、グリーンシートの除去部３５が形成される。その後に、スクリーン印刷などにより、その除去部３５に、グリーンシートＧＳ４と略同じ厚みで導体ペーストを埋込み、乾燥させた後、支持シート３６を剥離して他のグリーンシートと共に積層して焼成すれば、導体ペーストは内部導体３０となる。内部導体３０は、インダクタ用導体パターン２０の上に積層されて、各インダクタ用導体パターン２０に対して電気的に接続される。

図９に示すように、誘電体層４０５を介して内部電極層５０３の上側に位置する内部電極層５０４は、全体として、図６に示す内部電極層５０２と同じパターンを有する。すなわち、内部電極層５０４は、内部電極層５０２と同様に、インダクタ用導体パターン１０、リードパターン１２および１３、共通接地用リードパターン１１およびコンデンサ用電極パターン１４を有する。

ただし、内部電極層５０４は、内部電極層５０２とは異なり、インダクタ用導体パターン１０に対応する位置で、誘電体層４０５の内部に内部導体３０が埋め込んで形成してある。内部導体３０は、各インダクタ用導体パターン１０と略同じ幅および略同じ長さで形成してあり、各インダクタ用導体パターン１０に接続してある。

誘電体層４０５の所定位置に埋め込んで形成してある内部導体３０は、その下側に位置する誘電体層４０４の所定位置に形成してある内部導体３０とも接続される。内部導体３０は、図１０に示すように、誘電体層４０５の所定位置に所定パターンで形成してある誘電体層の除去部３５内に埋め込まれるように形成してある。除去部３５は、前述した図８に示す方法により形成することができる。

各コンデンサ用電極パターン１４は、誘電体層４０５を介して、コンデンサ用電極パターン３１と対となり、図４に示すコンデンサ部Ｃ１２，Ｃ１４，Ｃ１６を構成する。また、同一平面状で隣接するコンデンサ用電極パターン１４または３１相互間では、図４に示すコンデンサ部Ｃ１３およびＣ１５を構成する。

図１１に示すように、誘電体層４０６〜４０８を介して内部電極層５０４の上側に位置する内部電極層５０５は、Ｙ軸方向に延びる長方形パターンであり、誘電体層４０８のＸ軸方向幅よりもすこし狭い幅を有する。この内部電極層５０５は、図５に示す内部電極層５００と同じパターンであり、側面４ｃおよび４ｂ間を接続するように延び、図１に示す端子電極８および９に対して電気的に接続してある。

本実施形態では、図４に示すインダクタ部Ｑ１〜Ｑ３は、図３および図１２に示すように、それぞれ、積層方向に２層以上のインダクタ用導体パターン１０および２０で構成してある。しかも各インダクタ部Ｑ１〜Ｑ３は、積層方向に向き合う導体パターン１０および２０の間に位置する誘電体層４０４および４０５の除去部３５に埋め込まれた内部導体３０を通して電気的に接続してある構造を有する。

このため、共振回路を構成する内部電極を形成する導体パターンの電気抵抗を小さくすることが可能になり、導体損が低減され、Ｑ値を高く設定することが可能になる。すなわち、本実施形態では、従来構造に比較して、より多くの電流を通過させることが可能であり、挿入損失が少ない。そのため、本実施形態では、サイズを小型化してもＱ値が高く、低損失な積層型誘電体共振器を実現することが可能になる。

なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。

たとえば、上述した実施形態では、図８（Ａ）〜図８（Ｃ）に示すように、除去部３５が、インダクタ用導体パターンと略同じ幅で形成してある長手パターンの除去部であり、当該除去部に内部導体３０が埋め込んである。本発明では、このような実施形態に限らず、図１３（Ａ）〜図１３（Ｃ）に示すように、インダクタ用導体パターンと略同じ幅で形成してある長手パターンの範囲内に形成してある多数のスルーホールで除去部３５ａを形成し、各スルーホール状の除去部３５ａに内部導体３０ａを埋め込んで形成しても良い。

あるいは、図１４（Ａ）〜図１４（Ｃ）に示すように、インダクタ用導体パターンの外縁パターンに沿って断続的に形成してある多数のスルーホールで除去部３５ｂを形成し、これらのスルーホール状の除去部３５ｂに内部導体３０ｂを埋め込んで形成しても良い。

これらの場合においても、図１〜図１２に示す実施形態よりはＱ値が多少劣るが、従来よりも格段に優れたＱ値を有するバンドパスフィルタを実現することができる。

また、本発明に係る積層型誘電体共振器は、バンドパスフィルタのみではなく、その他の用途の共振器としても使用することも可能である。

以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。
実施例１

図１〜図１２に示す積層型バンドパスフィルタのサンプルを実際に複数製造し、周波数に対する挿入損失を測定した結果を図１５に示す。図１５において、Ｅｘ１が本実施例に係る挿入損失（Ｓ２１）である。

なお、誘電体グリーンシートＧＳ０〜ＧＳ３およびＧＳ６〜ＧＳ９のシート厚みは４０μｍであり、除去部３５を形成したグリーンシートＧＳ４およびＧＳ５は、それぞれ４０μｍであった。インダクタ用導体パターン１０および２０の幅は２００〜３００μｍであった。素子本体４の縦横寸法は２．５mm×２．０mmであり、Ｚ軸方向の高さは１．０mmであった。
比較例１

除去部３５および内部導体３０を形成しない以外は実施例１と同様にして、積層型バンドパスフィルタのサンプルを実際に複数製造し、周波数に対する挿入損失を測定した結果を図１５に示す。図１５において、ＣＥｘ１が本比較例に係る挿入損失（Ｓ２１）である。
評価

図１５に示すように、実施例ＥＸ１では、特に２．４〜２．５ＧＨｚにおいて、比較例ＣＸ１に比べて、損失が少ないことが確認された。

図１は本発明の一実施形態に係る積層型バンドパスフィルタ（積層型誘電体共振器）の全体斜視図である。 図２は図１に示す積層型バンドパスフィルタの分解斜視図である。 図３は図２に示すIII−III線に沿う要部断面図である。 図４は図１および図２に示す積層型バンドパスフィルタの等価回路図である。 図５は図１に示す積層型バンドパスフィルタの製造過程を示す分解斜視図である。 図６は図５の続きの工程を示す分解斜視図である。 図７は図６に示すVII−VII線に沿う要部断面図である。 図８（Ａ）〜図８（Ｃ）は図７に示す誘電体層の除去部を形成するための工程図である。 図９は図６の続きの工程を示す分解斜視図である。 図１０は図９に示すVII−VII線に沿う要部断面図である。 図１１は図９の続きの工程を示す分解斜視図である。 図１２は図１１に示すXII−XII線に沿う要部断面図である。 図１３（Ａ）〜図１３（Ｃ）は本発明の他の実施形態に係るバンドパスフィルタにおける誘電体層の除去部および内部導体を形成するための工程図である。 図１４（Ａ）〜図１４（Ｃ）は本発明のさらに他の実施形態に係るバンドパスフィルタにおける誘電体層の除去部および内部導体を形成するための工程図である。 図１５は本発明の実施例および比較例に係るバンドパスフィルタの特性を示すグラフである。

符号の説明

２… 積層型バンドパスフィルタ
４… 素子本体
６… 入力端子電極
７… 出力端子電極
８，９… 接地用端子電極
１０，２０… インダクタ用導体パターン
１４，２４… コンデンサ用電極パターン
３０… 内部導体
３５… 除去部
４００〜４０９… 誘電体層
５００〜５０５… 内部電極層

Claims (6)

1. 誘電体層を介して複数の内部電極層が積層してあり、これらの内部電極層のパターンおよび積層構造により、コンデンサ部とインダクタ部とが形成してある積層型誘電体共振器であって、
   前記インダクタ部が、前記誘電体層を介して積層された２層以上のインダクタ用導体パターンで構成してあり、
   前記誘電体層を介して積層された２層以上のインダクタ用導体パターンが、これらの導体パターンの間に位置する誘電体層の除去部に埋め込まれた内部導体を通して電気的に接続してあることを特徴とする積層型誘電体共振器。
2. 前記除去部が、前記インダクタ用導体パターンと略同じ幅で形成してある長手パターンの除去部であり、当該除去部に前記内部導体が埋め込んである請求項１に記載の積層型誘電体共振器。
3. 前記除去部が、所定範囲内に形成してある多数のスルーホールであり、これらのスルーホールに前記内部導体が埋め込んである請求項１に記載の積層型誘電体共振器。
4. 前記除去部が、前記インダクタ用導体パターンの外縁パターンに沿って断続的に形成してある多数のスルーホールであり、これらのスルーホールに前記内部導体が埋め込んである請求項１に記載の積層型誘電体共振器。
5. 積層方向に沿って配置された前記インダクタ用導体パターンの間には、少なくとも二層以上の誘電体層が介在してあり、
   これらの二層以上の誘電体層に、積層方向に貫通する前記除去部が各々形成してあり、各除去部には、前記内部導体が埋め込んである請求項１〜４のいずれかに記載の積層型誘電体共振器。
6. 同じ誘電体層の表面には、複数の前記インダクタ用導体パターンが形成してあり、各インダクタ用導体パターンには、コンデンサ用電極パターンが一体に形成してある請求項１〜５のいずれかに記載の積層型誘電体共振器。

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