KR102085591B1

KR102085591B1 - 칩형 코일 부품 및 그 실장 기판

Info

Publication number: KR102085591B1
Application number: KR1020140027555A
Authority: KR
Inventors: 하영진
Original assignee: 삼성전기주식회사
Priority date: 2014-03-10
Filing date: 2014-03-10
Publication date: 2020-04-14
Also published as: JP2015170845A; CN104916391A; KR20150105691A; CN104916391B

Abstract

본 발명은 칩형 코일 부품 및 그 실장 기판에 관한 것이다. 본 발명에 따른 칩형 코일 부품은, 복수의 자성체층이 적층되어 형성되며, 상기 본체의 길이를 L, 폭을 W 및 두께를 T라고 할 때, T/W > 1.0을 만족하는 본체, 상기 자성체층 상에 형성되는 내부 코일 패턴이 전기적으로 접속되어 상기 본체의 내부에 형성되는 내부 코일부 및 상기 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부 전극을 포함하고, 상기 본체는, 상기 본체의 길이, 폭 및 두께 방향으로 적어도 하나의 모서리가 라운드(round) 형상을 가지며, 상기 본체의 단면에서 길이 방향으로의 상기 라운드의 길이를 d라고 할 때, d/w <= 0.03를 만족할 수 있다.

Description

칩형 코일 부품 및 그 실장 기판 {CHIP TYPE COIL COMPONENT AND BOARD FOR MOUNTING THE SAME}

본 발명은 칩형 코일 부품 및 그 실장 기판에 관한 것이다.

전자제품의 소형화, 슬림화, 다기능화에 따라 칩 부품도 소형화가 요구되고 있으며, 전자부품의 실장도 고집적화되고 있다. 이러한 경향에 부응하여 실장되는 전자부품 사이의 공간이 최소화되고 있다.

상기 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.

이때, 탑재되는 부품은 소면적 실장이 가능하고 대형 사이즈의 전자부품과 동등한 전기 특성을 구현할 필요가 있다. 이를 위해 근래에는 자성체층의 두께는 얇아지면서 적층수가 증가하는 칩형 코일 부품들이 제조되고 있다.

다만, 상기와 같은 칩형 코일 부품은, 폭에 비하여 두께가 더 증가한 형태로 제작이 가능하여 높은 용량 구현은 가능하나, 기판에 실장되는 경우 칩이 쓰러져 불량이 빈번히 발생하는 문제가 있다.

한편, 칩형 코일 부품의 제조공정에서 세라믹 본체가 서로 부딪혀 깨지는 칩핑 불량이 발생할 수 있으며, 이를 방지하기 위해 본체의 모서리와 꼭지점 부분을 연마하는 방법이 사용되어 왔다.

그러나, 본체의 모서리와 꼭지점 부분을 연마하는 경우 연마가 과도하거나 부족하게 되는 경우 칩형 코일 부품의 신뢰성에 영향을 미친다. 따라서, 칩형 코일 부품이 고용량을 구현하면서도 기판에 실장시 쓰러짐 불량 및 칩핑 불량을 막아 신뢰성을 개선할 필요가 있다.

한국 공개특허공보 제10-2012-0089199호

본 발명은 전술한 종래 기술의 문제점을 해결하기 위해, 본체의 높이가 너비보다 큰 것을 특징으로 하는 칩형 코일 부품에 있어서, 연마 라운드(round)와 너비와의 상관관계를 통해 실장 능력을 강화할 수 있는 칩형 코일 부품 및 그 실장 기판을 제안한다.

본 발명의 제1 기술적인 측면에 따른 칩형 코일 부품은, 복수의 자성체층이 적층되어 형성되며, 상기 본체의 길이를 L, 폭을 W 및 두께를 T라고 할 때, T/W > 1.0을 만족하는 본체; 상기 자성체층 상에 형성되는 내부 코일 패턴이 전기적으로 접속되어 상기 본체의 내부에 형성되는 내부 코일부; 및 상기 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부 전극; 을 포함하고, 상기 본체는, 상기 본체의 길이, 폭 및 두께 방향으로 적어도 하나의 모서리가 라운드(round) 형상을 가지며, 상기 본체의 단면에서 길이 방향으로의 상기 라운드의 길이를 d라고 할 때, d/w <= 0.03를 만족할 수 있다.

또는, 상기 본체는, 육면체 형상일 수 있다.

또는, 상기 외부 전극은, 은(Ag), 백금(Pt), 구리(Cu), 은(Ag) 및 팔라듐(Pd)으로 이루어진 군에서 선택되는 어느 하나 이상을 포함할 수 있다.

또는, 상기 본체의 표면 중 상기 외부 전극이 형성되지 않은 영역에 형성되는 절연층; 을 더 포함할 수 있다.

또한, 상기 내부 코일부는 상기 본체의 두께 방향으로 적층될 수 있다.

또한, 상기 내부 코일부는 상기 본체의 폭 방향으로 적층될 수 있다.

본 발명의 제2 기술적인 측면에 따른 칩형 코일 부품의 실장 기판은, 상부에 제1 및 제2 전극 패드를 갖는 인쇄 회로 기판; 및 상기 인쇄 회로 기판 위에 설치되는 칩형 코일 부품; 을 포함하고, 상기 칩형 코일 부품은, 복수의 자성체층이 적층되어 형성되며, 길이, 폭 및 두께 방향으로 적어도 하나의 모서리가 라운드(round) 형상을 갖는 본체; 상기 자성체층 상에 형성되는 내부 코일 패턴이 전기적으로 접속되어 상기 본체의 내부에 형성되는 내부 코일부; 및 상기 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부 전극; 을 포함하며, 상기 본체의 단면에서 길이 방향으로의 상기 라운드의 길이를 d라고 할 때, d/w <= 0.03를 만족할 수 있다.

또한, 상기 본체는, 상기 본체의 길이를 L, 폭을 W 및 두께를 T라고 할 때, T/W > 1.0을 만족하며, 육면체 형상일 수 있다.

또한, 상기 외부 전극은, 은(Ag), 백금(Pt), 구리(Cu), 은(Ag) 및 팔라듐(Pd)으로 이루어진 군에서 선택되는 어느 하나 이상을 포함할 수 있다.

또한, 상기 내부 코일부는, 상기 본체의 두께 방향으로 적층될 수 있다.

또한, 상기 내부 코일부는, 상기 본체의 폭 방향으로 적층될 수 있다.

본 발명에 따른 칩형 코일 부품 및 그 실장 기판은, 연마 라운드(round)와 너비와의 상관관계를 통해 실장 능력을 강화할 수 있다. 또한, 다른 부품과의 충돌에 의해 본체가 손상되는 칩핑 불량을 방지할 수 있고 대용량화가 구현된 칩형 코일 부품을 기판에 실장시 쓰러짐 불량을 방지할 수 있다. 이로 인하여, 신뢰성이 우수한 고용량 칩형 코일 부품을 구현할 수 있다.

도 1은 본 발명의 일 실시형태에 따른 칩형 코일 부품을 나타내는 사시도이다.
도 2는 도 1에 도시한 칩형 코일 부품을 A-A' 방향으로 절단하여 도시한 단면도이다.
도 3은 도 1에 도시한 칩형 코일 부품의 구성 중 자성체층이 본체의 두께 방향으로 적층된 형태의 분해 사시도이다.
도 4는 도 1에 도시한 칩형 코일 부품의 구성 중 자성체층이 본체의 길이 방향으로 적층된 형태의 분해 사시도이다.
도 5는 도 4에 도시한 칩형 코일 부품에서 내부 코일부가 나타나게 도시한 사시도이다.
도 6은 도 1에 도시한 칩형 코일 부품이 인쇄 회로 기판에 실장되는 보습을 도시한 사시도이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

칩형 코일 부품

이하에서는 본 발명의 일 실시형태에 따른 칩형 코일 부품을 설명하되, 특히 적층형 인덕터(inductor)로 설명하지만 이에 제한되는 것은 아니다.

도 1은 본 발명의 일 실시형태에 따른 칩형 코일 부품을 나타내는 사시도이다.

도 2는 도 1에 도시한 칩형 코일 부품을 A-A' 방향으로 절단하여 도시한 단면도이다.

도 3은 도 1에 도시한 칩형 코일 부품의 구성 중 자성체층이 본체의 두께 방향으로 적층된 형태의 분해 사시도이다.

도 1 내지 도 3을 참조하면, 본 발명에 따른 칩형 코일 부품은, 본체(110), 내부 코일부(120) 및 외부 전극(130)을 포함할 수 있다.

도 1 및 도 3을 참조하면, 상기 본체(110)는 복수의 자성체층(112)이 적층되어 형성될 수 있으며, 실장면으로 제공되는 하면과 이에 대향되는 상면을 가질 수 있다.

상기 복수의 자성체층(112)은 소결된 상태로서, 인접하는 자성체층(112) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

상기 복수의 자성체층(112) 각각은 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.

상기 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다. 한편, 본 실시 형태의 칩형 코일 부품에서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 자성체층(112)을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.

특히, 상기 본체(110)는, T/W > 1.0을 만족할 수 있다. 이는, 고용량 구현을 위하여 적층수를 증가시킨 형태로서, 상기 본체(110)의 폭(W)에 비하여 두께(T)가 더 큰 형태인 것을 특징으로 한다.

일반적인 칩형 코일 부품의 경우, 본체(110)의 폭과 두께는 거의 동일한 크기의 사이즈로 제작되어 왔다.

그러나, 본 발명의 일 실시형태에 따른 칩형 코일 부품은 소형화가 구현될 수 있어, 기판에 실장시 충분한 공간 확보가 가능하므로 고용량 칩형 코일 부품을 구현하기 위하여 적층수를 증가시킬 수 있다.

상기와 같이 적층수가 증가함에 따라 상기 본체(110)에서 적층방향이 두께 방향이므로, 상기 세라믹 본체의 두께(T)와 폭(W)의 관계가 T/W 〉1.0을 만족할 수 있다. 이를 통해 본 발명에 따른 칩형 코일 부품은 정전용량의 대용량화를 구현할 수 있다.

상기 내부 코일부(120)는 복수의 자성체층(112) 상에 형성되는 내부 코일 패턴(125)이 전기적으로 접속되어 상기 본체(110)의 내부에 형성되어 있다.

이때, 상기 복수의 자성체층(112) 상에 형성되는 내부 코일 패턴(125)이 비아 전극(도시 생략)에 의해 전기적으로 접속되어 내부 코일부(120)를 형성할 수 있다. 상기 비아 전극은 상, 하의 자성체 층(112)을 연결하기 위하여 펀칭으로 형성될 수 있다.

상기 내부 코일 패턴(125)은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.

또한 도 3을 참조하면, 내부 코일부(120)의 상부 및 하부에는 복수의 자성체 시트(112)가 더 적층되어 상부 및 하부 커버층을 형성할 수 있다.

상기 외부 전극(130)은 본체(110)의 일 단면에 형성될 수 있으며, 보다 구체적으로는 내부 코일부(120)와 접속할 수 있다. 특히, 도 3을 참조하면, 내부 코일 패턴(125)은 자성체층(112) 상에 밖으로 노출되는 인출부(123, 124)를 가질 수 있으며, 상기 인출부(123, 124)를 통해 상기 외부 전극(130)과 접속될 수 있다.

상기 외부 전극(130)은 내부 코일부(120)와 동일한 재질의 도전성 물질로 형성될 수 있으나, 이에 제한되지는 않으며 예를 들어, 구리(Cu), 은(Ag) 및 니켈(Ni) 등으로 형성될 수 있다.

상기 외부 전극(130)은 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다. 또한, 상기 본체(110)는 복수의 자성체층(112)을 적층한 다음 소성하여 형성되며, 이러한 본체(110)의 형상, 치수 및 자성체층(112)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다. 즉, 상기 자성체층(112)의 적층 수를 늘림으로써, 상기 본체(110)의 두께(T)가 폭(W)보다 큰 고용량 칩형 코일 부품을 구현할 수 있다.

다만, 칩형 코일 부품의 제조공정에서 본체가 서로 부딪혀 깨지는 칩핑 불량이 발생할 수 있으나, 본 발명의 일 실시형태에 따르면 상기 본체(110)의 길이, 폭 및 두께 방향으로 적어도 하나 이상의 모서리가 라운드(round) 형상을 가질 수 있다. 이때, 상기 본체(110)의 단면에서 길이 방향으로의 상기 라운드의 길이를 d라고 할 때, d/w <= 0.03를 만족하도록 상기 본체(110)의 모서리 및 꼭짓점을 연마할 수 있다.

상기 연마는 연마 장치를 이용하여 수행될 수 있으며, 상기 연마 장치는 특별히 제한되지 않으며, 일반적인 본체(110)의 연마시에 사용되는 장치를 사용할 수 있다.

이를 통해 상기 칩핑 불량을 방지할 수 있으며, 기판에 실장하더라도 본 발명에 따른 칩형 코일 부품이 넘어지지 않아 신뢰성이 우수할 수 있다.

또한, 상기와 같이 본체(110)를 소성 전에 연마함으로써, 소성 후 취성을 가지는 본체(110)가 칩형 코일 부품 제조 공정을 위해 운반하는 과정에서 발생할 수 있는 서로 부딪히면서 깨지는 칩핑 불량을 막을 수 있다.

또한, 상기와 같이 본체(110)를 소성 전에 연마함으로써, 소성 후 칩형 코일 부품을 기판에 실장시 본체(110)의 모서리 특히 상기 세라믹 본체의 길이 방향 모서리가 라운드 형상이기 때문에, 쓰러짐에 따른 쇼트 불량을 방지할 수 있다.

다음으로, 본 발명에 따른 칩형 코일 부품의 실장 불량률에 대해 설명하기로 한다.

아래의 표 1 및 표 2는 본체(110)의 폭(W) 대비 상기 본체의 상기 라운드의 길이(d)의 비율에 따른 칩핑 불량 발생 빈도 및 기판에 실장시 제품 전도 발생 정도를 비교한 표이다.

하기의 표 1의 경우, 본체(110)의 폭(W)을 0.30mm, 본체(110)의 길이(L)를 0.6mm로 하고, 상기 본체(110)의 단면에서 길이 방향으로의 상기 라운드의 길이를 d라고 할 때, d/W를 0.10으로 고정하고, 본체(110)의 두께(T)를 증가시킨 경우의 실장 불량률을 나타내고 있다.

d/w = 0.1	두께 [mm]
d/w = 0.1	0.30	0.35	0.45	0.50	0.55	0.60	0.65	0.70	0.75	0.80	0.85	0.90	0.95	1.00
실장 불량률 (%)	0.0	0.0	0.0	0.0	0.0	0.0	0.0	0.0	0.0	0.0	0.0	0.0	0.1	0.3

상기 표 1을 참조하면, 본체(110)의 두께(T)가 폭(W)의 3배가 될 때까지는 실장 불량이 발생하지 않으나, 그 이상이 되는 경우 실장 불량이 발생하면서 증가되는 것을 확인할 수 있다.

하기의 표 2의 경우, 본체(110)의 폭(W)을 0.30mm, 본체(110)의 길이(L)를 0.6mm로 하고, 상기 본체(110)의 단면에서 길이 방향으로의 상기 라운드의 길이를 d라고 할 때, 본체(110)의 두께(T)를 0.75mm로 고정시키고, d/W를 변경하면서 실장 불량률을 확인한 결과값을 나타내고 있다.

T= 0.75mm	d/w (연마 라운드의 비율)
T= 0.75mm	0.000	0.033	0.067	0.100	0.133	0.167	0.200	0.233	0.267	0.300	0.333	0.367	0.400	0.433	0.467
실장 불량률 (%)	0.00	0.00	0.00	0.00	0.00	0.00	0.00	0.00	0.00	0.01	0.23	1.30	5.00	15.00	35.00
모서리 불량률 (%)	15.00	0.00	0.00	0.00	0.00	0.00	0.00	0.00	0.00	0.00	0.00	0.00	0.00	0.00	0.00

상기 표 2를 참조하면, 본체(110)의 라운드의 길이가 커짐에 따라 전도되는 실장 불량률이 d/W가 0.30을 초과하면서 증가되는 것을 알 수 있다. 한편, 본체(110)의 라운드의 길이가 작은 경우, 본체(110) 모서리 부의 전극 벗겨짐 불량이 발생되는 것을 확인할 수 있다.

즉, 본 발명에 따른 칩형 코일 부품은, 상기 본체(110)의 단면에서 길이 방향으로의 상기 라운드의 길이를 d라고 할 때, d/w <= 0.03를 만족하도록 구성하는 경우에 칩형 코일 부품의 불량 요소를 없애고 실장력을 개선할 수 있다.

도 4는 도 1에 도시한 칩형 코일 부품의 구성 중 자성체층이 본체의 길이 방향으로 적층된 형태의 분해 사시도이다.

도 5는 도 4에 도시한 칩형 코일 부품에서 내부 코일부가 나타나게 도시한 사시도이다.

도 4 및 도 5를 참조하면, 본 발명의 다른 실시형태에 칩형 코일 부품에 있어서, '길이 방향'은 도 3의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의할 수 있다. 여기서 '폭 방향'은 자성체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.

즉, 도 3 및 도 4에서와 같이, 본 발명의 다른 실시형태에 따른 칩형 코일 부품은 상술한 본 발명의 일 실시형태에 따른 칩형 코일 부품과는 달리 적층 방향이 상기 본체(110)의 폭 방향인 것을 특징으로 한다.

이에 따라, 상기 본 발명의 다른 실시형태에 따른 칩형 코일 부품은 후술하는 바와 같이 기판에 실장할 경우 내부 코일부(120)가 기판에 수직한 형태로 배치되는 수직 실장형태를 가질 수 있다.

이외 상기의 다른 실시형태에 따른 칩형 코일 부품의 특징은 상술한 본 발명의 일 실시형태에 따른 칩형 코일 부품의 특징과 동일하므로, 여기서는 생략하도록 한다.

한편, 상기 본체(110)의 표면 전체에 절연층(도면 미도시)이 형성되고, 상기 절연층 상에 외부 전극(130)이 형성될 수 있다.

즉, 소결된 본체(110)의 표면 전체를 둘러싸도록 절연층을 형성한 다음에 외부 전극(130)을 형성할 수 있으며, 이를 통해, 상기 외부 전극(130)을 관통하여 침입하는 이물질 등을 차단할 수 있어 보다 효율적으로 본체(110)를 보호할 수 있다.

칩형 코일 부품의 실장 기판

도 6은 도 1에 도시한 칩형 코일 부품이 인쇄 회로 기판에 실장되는 보습을 도시한 사시도이다.

도 3 및 도 6을 참조하면, 본 발명의 일 실시 형태에 따른 칩형 코일 부품(100)의 실장 기판(200)은 칩형 코일 부품(100)이 수평하도록 실장되는 인쇄 회로 기판(210)과, 인쇄 회로 기판(210)의 상면에 서로 이격되게 형성되는 제1 및 제2 전극 패드(221, 222)를 포함한다.

이때, 칩형 코일 부품(100)의 외부 전극(130)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄 회로 기판(210)과 전기적으로 연결될 수 있다.

한편, 도 4 및 도6을 참조하면, 칩형 코일 부품(100)의 실장 기판(200)은 칩형 코일 부품(100)이 수직하도록 실장되는 인쇄 회로 기판(210)과, 인쇄 회로 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.

상기와 같이 본 발명의 다른 실시형태에 따른 칩형 코일 부품의 실장 기판은 복수의 자성체층을 포함하며, 길이를 L, 폭을 W 및 두께를 T라 할 때, T/W 〉1.0을 만족하는 육면체 형상의 본체를 포함하는 칩형 코일 부품이 실장된 형태로서, 고용량 칩형 코일 부품을 포함할 수 있다.

또한, 상기와 같이 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품의 실장 기판은 상기 칩형 코일 부품(100)을 기판상에 수평 또는 수직 실장하더라도, 상술한 바와 같이 본체(110)의 모서리가 라운드 형상이며, 상기 본체(110)의 단면에서 길이 방향으로의 상기 라운드의 길이를 d라고 할 때, d/w <= 0.03를 만족하기 때문에, 칩형 코일 부품(100)의 쓰러짐 불량이 발생하지 않을 수 있다.

이로 인하여, 신뢰성이 우수한 고용량 칩형 코일 부품(100)을 포함하는 칩형 코일 부품의 실장 기판을 구현할 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100: 칩형 코일 부품
110: 본체
120: 내부 코일부
130: 외부 전극
200: 실장 기판
210: 인쇄 회로 기판
221, 222: 제1 및 제2 전극 패드
230: 솔더링

Claims

복수의 자성체층이 적층되어 형성된 본체;
상기 본체의 길이를 L, 폭을 W 및 두께를 T라고 할 때, T/W≥ 2.5을 만족하고,
상기 자성체층 상에 형성되는 내부 코일 패턴이 전기적으로 접속되어 상기 본체의 내부에 형성되는 내부 코일부; 및
상기 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부 전극; 을 포함하고,
상기 본체는, 상기 본체의 길이, 폭 및 두께 방향으로 적어도 하나의 모서리가 라운드(round) 형상을 가지며,
상기 본체의 단면에서 길이 방향으로의 상기 라운드의 길이를 d라고 할 때,
d ≥ 9.9㎛ 이고, d/W <= 0.30를 만족하고,
상기 내부 코일 패턴은 평면 나선 형상을 포함하는, 칩형 코일 부품.
제1항에 있어서, 상기 본체는,
육면체 형상인 칩형 코일 부품.
제1항에 있어서, 상기 외부 전극은,
은(Ag), 백금(Pt), 구리(Cu) 및 팔라듐(Pd)으로 이루어진 군에서 선택되는 어느 하나 이상을 포함하는 칩형 코일 부품.
제1항에 있어서,
상기 본체의 표면 중 상기 외부 전극이 형성되지 않은 영역에 형성되는 절연층; 을 더 포함하는 칩형 코일 부품.
제1항에 있어서,
상기 내부 코일부는 상기 본체의 두께 방향으로 적층되는 칩형 코일 부품.
제1항에 있어서,
상기 내부 코일부는 상기 본체의 폭 방향으로 적층되는 칩형 코일 부품.
상부에 제1 및 제2 전극 패드를 갖는 인쇄 회로 기판; 및
상기 인쇄 회로 기판 위에 설치되는 칩형 코일 부품; 을 포함하고,
상기 칩형 코일 부품은, 복수의 자성체층이 적층되어 형성되며, 길이, 폭 및 두께 방향으로 적어도 하나의 모서리가 라운드(round) 형상을 갖는 본체; 상기 자성체층 상에 형성되는 내부 코일 패턴이 전기적으로 접속되어 상기 본체의 내부에 형성되는 내부 코일부; 및 상기 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부 전극; 을 포함하며,
상기 본체는, 상기 본체의 길이를 L, 폭을 W 및 두께를 T라고 할 때, T/W≥ 2.5을 만족하고,
상기 본체의 단면에서 길이 방향으로의 상기 라운드의 길이를 d라고 할 때, d ≥ 9.9㎛ 이고, d/W <= 0.30를 만족하고,
상기 내부 코일 패턴은 평면 나선 형상을 포함하는,
칩형 코일 부품의 실장 기판.
제7항에 있어서, 상기 본체는,
상기 본체의 길이를 L, 폭을 W 및 두께를 T라고 할 때, T/W > 1.0을 만족하며, 육면체 형상인 칩형 코일 부품의 실장 기판.
제7항에 있어서, 상기 외부 전극은,
은(Ag), 백금(Pt), 구리(Cu) 및 팔라듐(Pd)으로 이루어진 군에서 선택되는 어느 하나 이상을 포함하는 칩형 코일 부품의 실장 기판.
제7항에 있어서, 상기 내부 코일부는,
상기 본체의 두께 방향으로 적층되는 칩형 코일 부품의 실장 기판.
제7항에 있어서, 상기 내부 코일부는,
상기 본체의 폭 방향으로 적층되는 칩형 코일 부품의 실장 기판.