JP2007274283A - 積層型誘電体共振器およびその製造方法 - Google Patents

Abstract

【課題】サイズを小型化してもＱ値が高く、低損失な積層型誘電体共振器およびその製造方法を提供すること。
【解決手段】誘電体層４００〜４０９を介して複数の内部電極層５００〜５０５が積層してあり、これらの内部電極層のパターンおよび積層構造により、コンデンサ部とインダクタ部とが形成してある積層型誘電体共振器である。インダクタ部が、印刷法により形成された導体パターン層の積層構造３０を有する。
【選択図】図２

Description

本発明は、バンドパスフィルタなどとして用いられる積層型誘電体共振器およびその製造方法に関する。

地上波ＴＶ放送、携帯電話、テレビ付き携帯電話などの無線通信システムの多様化に伴い、バンドパスフィルタやデュプレクサなど、数百ＭＨｚ〜数ＧＨｚのマイクロ波帯において共振回路を構成する積層型誘電体共振器に関しては、小型で、低損失な共振器が望まれている。

積層型誘電体共振器の低損失化を実現させるためには、Ｑ値（＝1／ｔａｎδ）を向上させる必要がある。共振回路のＱ値は、主に誘電体基板の誘電体による損失（誘電体損）と共振回路を構成する内部電極による損失（導体損）とによって決まる。一般に、マイクロ波帯以下の低周波帯では、誘電体損よりも導体損の方がＱ値に対して支配的である。

したがって、積層型誘電体共振器の低損失化を実現させてＱ値を向上させるためには、共振回路を構成する内部電極を形成する導体材料の比抵抗を小さくすることと、内部電極の幅や厚みを大きくすることとが考えられる。

しかしながら、内部電極の比抵抗を小さくすることは、材料およびコスト面で限界が生じるおそれがあり、内部電極の幅や厚みを大きくすることは、その積層型誘電体共振器を有する電子部品が大型化するという問題がある。

そこで、積層型誘電体共振器のサイズを大きくすることなく、Ｑ値を向上させる手段として、下記の特許文献１および２に示すように、表面に内部電極（長手パターン）がそれぞれ形成された複数枚の誘電体層を多数重ねることが提案されている。

ところが、従来の積層型誘電体共振器では、積層されてインダクタ部となる長手パターンは、外部端子電極の部分でのみ接続され、誘電体層を介しては分離されている構造であり、さらに積層型誘電体共振器を小型化すると、Ｑ値が不十分になると言う課題を有している。
特開平４−４３７０３号公報 特開２００１−２３７６１９号公報

本発明は、このような実状に鑑みてなされ、その目的は、サイズを小型化してもＱ値が高く、低損失な積層型誘電体共振器と、その製造方法を提供することである。

上記目的を達成するために、本発明に係る積層型誘電体共振器は、
誘電体層を介して複数の内部電極層が積層してあり、これらの内部電極層のパターンおよび積層構造により、コンデンサ部とインダクタ部とが形成してある積層型誘電体共振器であって、
前記インダクタ部が、
印刷法により形成された導体パターン層の積層構造を有することを特徴とする。

本発明に係る積層型誘電体共振器では、２層以上のインダクタ用導体パターン層が、印刷法により積層して形成してある。このため、共振回路を構成する内部電極を形成する導体パターンの電気抵抗を小さくすることが可能になり、導体損が低減され、Ｑ値を高く設定することが可能になる。すなわち、本発明では、従来構造に比較して、より多くの電流を通過させることが可能であり、挿入損失が少ない。そのため、本発明では、サイズを小型化してもＱ値が高く、低損失な積層型誘電体共振器を実現することが可能になる。

好ましくは、積層される前記導体パターン層のパターン幅が相互に同一である。ただし、本発明では、積層されて相互に隣り合う前記導体パターン層のパターン幅が、所定の相違幅範囲内で異なっても良い。いずれにしても、積層される導体パターンの両側端には、鋭角に突出する部分が無いことが好ましい。鋭角に突出する部分が存在すると、その部分で電界集中が生じやすく、導体損失を増大させ、Ｑ値を低下させる要因となりやすい。

好ましくは、同じ誘電体層の表面には、複数の前記インダクタ用導体パターンが形成してあり、各インダクタ用導体パターンには、コンデンサ用電極パターンが一体に形成してある。このようなパターンでは、小型サイズのチップ内に、複数のコンデンサ部と複数のインダクタ部とを形成することが可能になる。その場合においても、本発明では、二層以上の導体パターンによりインダクタ用導体パターンが形成してあるので、Ｑ値の向上を図ることが可能である。

本発明に係る積層型誘電体共振器の製造方法は、
第１誘電体グリーンシートを準備する工程と、
前記第１誘電体グリーンシートの表面に、印刷法により、導体パターン層を形成する工程と、
前記誘電体グリーンシートの表面に、印刷法により、前記導体パターン層に対して相互補完的なパターンで、誘電体パターン層を形成する工程と、
前記導体パターン層および前記誘電体パターン層の表面に、第２誘電体グリーンシートを積層し、積層体を形成する工程と、
前記積層体を焼成する工程とを有する。

本発明に係る積層型誘電体共振器の製造方法では、サイズを小型化してもＱ値が高く、低損失な積層型誘電体共振器を、容易に製造することができる。

本発明では、前記誘電体パターン層を形成した後に、前記導体パターン層を形成しても良いし、前記導体パターン層を形成した後に、前記誘電体パターン層を形成しても良い。

好ましくは、前記誘電体パターン層を形成した後に、前記導体パターン層を形成し、その後に、前記導体パターン層の上に、別の導体パターン層を形成した後に、前記誘電体パターン層の上に、別の誘電体パターン層を形成する。このような順序で、導体パターン層を形成することで、印刷法の特性を利用して、積層される導体パターンの両側端には、鋭角に突出する部分をなくすことができる。その結果、その部分で電界集中が生じることが無くなり、導体損失を低下させ、Ｑ値を向上させることができる。

好ましくは、印刷法により前記導体パターン層を複数積層させて形成する際に、積層方向に相互に隣り合う前記導体パターン層を形成するための印刷パターンが相互に同一である。あるいは、印刷法により前記導体パターン層を複数積層させて形成する際に、積層方向に相互に隣り合う前記導体パターン層を形成するための印刷パターンが相互に異なる。その際に、好ましくは、積層されて相互に隣り合う前記導体パターン層のパターン幅が、所定の相違幅範囲内で異なる。

いずれにしても、積層される導体パターンの両側端には、鋭角に突出する部分が無いように、積層される導体パターン層のパターン幅を工夫することが、高Ｑ値を得る上で重要である。好ましくは、積層された導体パターン両側端が、その長手方向に略直角な横断面において、丸みを帯びたパターンとなるように、積層される導体パターンのパターン幅を制御することが好ましい。

本発明に係る積層型誘電体共振器は、バンドパスフィルタやデュプレクサなどとして利用できるが、好ましくはバンドパスフィルタとして利用される。

以下、本発明を、図面に示す実施形態に基づき説明する。
図１は本発明の一実施形態に係る積層型バンドパスフィルタ（積層型誘電体共振器）の全体斜視図、
図２は図１に示す積層型バンドパスフィルタの分解斜視図、
図３は図２に示すIII−III線に沿う要部断面図、
図４は図１および図２に示す積層型バンドパスフィルタの等価回路図、
図５および図６は図１に示す積層型バンドパスフィルタの製造過程を示す分解斜視図、
図７は図６に示すVII−VII線に沿う要部断面図、
図８（Ａ）および図８（Ｂ）は図７に示す導体パターンを印刷法により形成するための工程図、
図９は図６の続きの工程を示す分解斜視図、
図１０は図９に示すＸ−Ｘ線に沿う要部断面図、
図１１は図９の続きの工程を示す分解斜視図、
図１２は図１１に示すXII−XII線に沿う要部断面図、
図１３は本発明の他の実施形態に係るバンドパスフィルタにおける導体パターンの要部断面図、
図１４（Ａ）〜図１４（Ｃ）は図１３に示す導体パターンを形成するための工程図、
図１５（Ａ）〜図１５（Ｃ）はそれぞれ本発明の他の実施形態に係るバンドパスフィルタにおける導体パターンの要部断面図、
図１６は本発明の実施例および比較例に係るバンドパスフィルタの特性を示すグラフである。
第１実施形態

図１〜図３に示すように、本実施形態に係る積層型誘電体共振器の一例としての積層型バンドパスフィルタ２は、素子本体４を有する。素子本体４の内部には、誘電体層４００〜４０９を介して、複数の内部電極層５００〜５０５が積層してある。これらの内部電極層５００〜５０５のパターンおよび積層構造により、図４に示すコンデンサ部Ｃ１１〜Ｃ１６と、インダクタ部Ｑ１、Ｑ２およびＱ３とが形成してあり、バンドパスフィルタ回路を構成している。

図１に示すように、素子本体４は、直方体形状を有し、その大きさは、特に限定されないが、縦（Ｘ軸方向）１．０〜３．０mm、横（Ｙ軸方向）０．５〜２．５mm、高さ（積層方向Ｚに一致する）０．５〜１．０mm程度である。

素子本体４のＹ軸方向に対向する二側面４ｃおよび４ｄには、接地用端子電極８および９が形成してあり、Ｘ軸方向に対向する二側面４ａおよび４ｂには、入力端子電極６および出力端子電極７が形成してある。これらの端子電極６〜９の材質は、特に限定されないが、たとえばＡｕ、Ａｇ、Ｃｕ、及びそれらを主成分とする合金などが用いられる。

素子本体４には、図２および図３に示すように、積層方向Ｚの下から上に向けて、誘電体層４００〜４０９を介して、内部電極層５００〜５０５が積層してある。誘電体層４００〜４０９は、たとえば図５〜図１１に示す誘電体グリーンシートＧＳ１〜ＧＳ３およびＧＳ６〜ＧＳ９と、印刷法により形成された誘電体パターン層ＤＰ４およびＤＰ５とを積層後に焼成して得られる。焼成温度は、誘電体層４００〜４０９の材質などに応じて決定される。

誘電体層４００〜４０９の材質は、特に限定されず、たとえばＢａＴｉＯ_３系、ＢａＺｒＯ_３系、ＢａＮｄＴｉ系、ＢａＳｎＴｉ系などの誘電体材料が用いられる。各誘電体層４００〜４０９の厚みは、特に限定されず、誘電体グリーンシートＧＳ１〜ＧＳ３およびＧＳ６〜ＧＳ９を焼成して得られる誘電体層４００〜４０３および４０６〜４０９の厚みは、焼成後で、３０〜１００μｍである。また、印刷法により形成された誘電体パターン層ＤＰ４およびＤＰ５を焼成して得られる誘電体層４０４および４０５の厚みは、焼成後で、５〜２０μｍである。

なお、図１〜図１５では、図示および説明の容易化のために、各層４００〜４０９の厚みは、実際とは異なっている。

各誘電体層４００〜４０９の上に形成してある内部電極層５００〜５０５は、誘電体層４００〜４０９となる誘電体グリーンシートまたは誘電体パターン層の表面に印刷法などで形成され、これらと共に焼成されて内部電極となる。内部電極層５００〜５０５を構成する金属としては、特に限定されず、Ａｕ、Ａｇ、Ｃｕ、及びそれらを主成分とする合金などが例示される。

なお、内部電極層５００および５０１の間と、内部電極層５０４および５０５の間には、内部電極層を構成する電極パターンが形成されていない誘電体層４０１，４０６，４０７が積層してある。

素子本体４の積層方向Ｚ軸の最も下側に位置する内部電極層５００は、図２および図５に示すように、Ｙ軸方向に延びる長方形パターンであり、誘電体層４００のＸ軸方向幅よりもすこし狭い幅を有する。この内部電極層５００は、Ｙ軸方向に延びる中心線に対して、線対称な電極パターンであり、側面４ｃおよび４ｂ間を接続するように延び、図１に示す端子電極８および９に対して電気的に接続してある。

図５に示すように、誘電体層４０１および４０２を介して内部電極層５００の上側に位置する内部電極層５０１は、図４に示すコンデンサ部Ｃ１１を形成するための一方のコンデンサ電極パターンに形成されている。この内部電極層５０１は、図５に示すように、いずれの側面４ａ〜４ｄにも露出しない孤立パターンとなっており、図４に示すコンデンサ部Ｃ１１のフローティング電極となる。この内部電極層５０１は、誘電体層４０２の表面で、側面４ｄに近い位置で、Ｘ軸方向の中央位置に形成され、平面矢視側から見て、Ｙ軸方向に延びる中心線に対して、線対称な電極パターンである。

誘電体層４０３を介して内部電極層５０１の上側に位置する内部電極層５０２は、図５に示すように、側面４ｃに露出する共通接地用リードパターン２１から３本に枝分かれしてＹ軸方向に平行に延びる３つのインダクタ用導体パターン２０を有する。この実施形態では、インダクタ用導体パターン２０は、直線パターン（長手パターンの１種）であり、それぞれ図４に示すインダクタ部Ｑ１〜Ｑ３の一部となる。

各インダクタ用導体パターン２０の頭部には、図４に示すコンデンサ部Ｃ１１〜Ｃ１６の電極を主として構成するコンデンサ用電極パターン２４が各々一体に形成してある。

Ｘ軸方向の両側に位置するコンデンサ用電極パターン２４には、Ｙ軸方向の中央部において、Ｘ軸方向に延びるリードパターン２２および２３がそれぞれ一体に形成してある。リードパターン２２は、側面４ａに露出し、図１に示す入力端子電極６に接続してある。リードパターン２３は、側面４ｂに露出し、図１に示す出力端子電極６に接続してある。図５に示すように、内部電極層５０２は、平面矢視側から見て、Ｙ軸方向に延びる中心線に対して、線対称な電極パターンである。

図６に示すように、誘電体層４０４を介して内部電極層５０２の上側に位置する内部電極層５０３は、内部電極層５０２におけるコンデンサ用電極パターン２４に対応する位置に、コンデンサ用電極パターン３１を有する。各コンデンサ用電極パターン３１は、誘電体層４０４を介して、コンデンサ用電極パターン２４と対となり、図４に示すコンデンサ部Ｃ１２，Ｃ１４，Ｃ１６を構成する。

また、同一平面上で隣接するコンデンサ用電極パターン２４または３１相互間では、図４に示すコンデンサ部Ｃ１３およびＣ１５を構成する。３つのコンデンサ用電極パターン３１は、素子本体４の側面４ｄにおいて、共通接地用リードパターン３２に接続してある。共通接地用リードパターン３２は、側面４ｄに露出し、図１に示す端子電極９に接続してある。

本実施形態では、図６および図７に示すように、誘電体層４０４は、グリーンシートではなく、グリーンシートＧＳ３の表面に印刷法により形成された誘電体パターン層ＤＰ４で構成される。また、この誘電体パターン層ＤＰ４と相補的なパターン３５で、導体パターン層３０ａが、印刷法により、インダクタ用導体パターン２０の上に積層して形成される。導体パターン層３０ａのＸ軸方向の幅は、インダクタ用導体パターン２０のパターン幅と略同一である。

図６および図７に示す所定パターン３５の導体パターン層３０ａおよび誘電体パターン層ＤＰ４を形成する方法としては、たとえば以下に示す方法が例示される。まず、図８（Ａ）に示すように、誘電体層４０３を構成するグリーンシートＧＳ３の表面に、インダクタ用導体パターン２０の上を除くパターン３５で、スクリーン印刷により、誘電体パターン層４０４を形成する。その後に、インダクタ用導体パターン２０の上に、スクリーン印刷により、導体パターン層３０ａを埋め込むように形成する。

あるいは、図８（Ｂ）に示すように、インダクタ用導体パターン２０の上に、まず、スクリーン印刷により、導体パターン層３０ａを形成する。その後に、導体パターン層３０ａに対して相補的なパターン３５で、グリーンシートＧＳ３の上に、誘電体パターン層４０４を形成する。

誘電体パターン層４０４または導体パターン層３０ａの厚みｔ２は、グリーンシートＧＳ１〜ＧＳ３のそれぞれの厚みｔ１に対して薄く、焼成前の状態で、好ましくは１０〜２０μｍ程度である。グリーンシートＧＳ１〜ＧＳ３のそれぞれの厚みｔ１は、焼成前の状態で、好ましくは２０〜４０μｍ程度である。なお、図では、図示の容易化のために、誘電体パターン層４０４または導体パターン層３０ａの厚みｔ２は、グリーンシートＧＳ１〜ＧＳ３のそれぞれの厚みｔ１と同程度の厚みに描いてある。

図９に示すように、誘電体パターン層４０４の表面には、コンデンサ用電極パターン３１が印刷法により形成される。このコンデンサ用電極パターン３１は、誘電体パターン層４０４を形成した後に、導体パターン層３０ａと同時に形成しても良いが、別工程により形成することも可能である。

各導体パターン層３０ａは、図６に示すように、Ｘ−Ｙ平面上で、インダクタ用導体パターン２０とほぼ同じ位置に形成してあるが、インダクタ用導体パターン２０と異なり、コンデンサ用電極パターン３１には接続されずに分離してある。また、各導体パターン層３０ａは、インダクタ用導体パターン２０と異なり、相互に接続されることなく、個々独立に、側面４ｃに露出している。

図９に示すように、誘電体層４０５を介して内部電極層５０３の上側に位置する内部電極層５０４は、全体として、図６に示す内部電極層５０２と同じパターンを有する。すなわち、内部電極層５０４は、内部電極層５０２と同様に、インダクタ用導体パターン１０、リードパターン１２および１３、共通接地用リードパターン１１およびコンデンサ用電極パターン１４を有する。

ただし、内部電極層５０４は、内部電極層５０２とは異なり、インダクタ用導体パターン１０に対応する位置で、誘電体層４０５の内部に導体パターン層３０ｂがスクリーン印刷により埋め込んで形成してある。導体パターン層３０ｂは、下側に位置する各導体パターン層３０ａと略同じ幅および略同じ長さで形成してあり、各導体パターン層３０ａに接続してある。

図９および図１０に示すように、誘電体層４０５は、誘電体層４０４と同様にスクリーン印刷により形成された誘電体パターン層ＤＰ５により形成される。誘電体パターン層ＤＰ５のパターンに対して相補的なパターンで形成してある導体パターン層３０ｂは、その上側に位置する内部電極層５０４のインダクタ用導体パターン１０とも接続される。内部電極層５０４は、スクリーン印刷法により、導体パターン層３０ｂと同時にあるいは別工程で形成される。

内部電極層５０４における各コンデンサ用電極パターン１４は、誘電体層４０５を介して、コンデンサ用電極パターン３１と対となり、図４に示すコンデンサ部Ｃ１２，Ｃ１４，Ｃ１６を構成する。また、同一平面状で隣接するコンデンサ用電極パターン１４または３１相互間では、図４に示すコンデンサ部Ｃ１３およびＣ１５を構成する。

図１１に示すように、誘電体層４０６〜４０８を介して内部電極層５０４の上側に位置する内部電極層５０５は、Ｙ軸方向に延びる長方形パターンであり、誘電体層４０８のＸ軸方向幅よりもすこし狭い幅を有する。この内部電極層５０５は、図５に示す内部電極層５００と同じパターンであり、側面４ｃおよび４ｂ間を接続するように延び、図１に示す端子電極８および９に対して電気的に接続してある。

本実施形態では、図４に示すインダクタ部Ｑ１〜Ｑ３は、図３および図１２に示すように、それぞれ、積層方向に２層以上のインダクタ用導体パターン１０および２０で構成してある。しかも各インダクタ部Ｑ１〜Ｑ３は、積層方向に向き合う導体パターン１０および２０の間に位置する導体パターン層３０ａ，３０ｂの積層構造３０を通して電気的に接続してある。

このため、共振回路を構成する内部電極を形成する導体パターンの電気抵抗を小さくすることが可能になり、導体損が低減され、Ｑ値を高く設定することが可能になる。すなわち、本実施形態では、従来構造に比較して、より多くの電流を通過させることが可能であり、挿入損失が少ない。そのため、本実施形態では、サイズを小型化してもＱ値が高く、低損失な積層型誘電体共振器を実現することが可能になる。
第２実施形態

本実施形態では、図１３に示すように、各インダクタ部Ｑ１〜Ｑ３を構成するための導体パターン層３０ｃ，３０ｄの積層構造３０を、その両側端において、鋭角に突出する部分が無く、丸みを帯びた形状にしてある。その他の構成は、図１〜図１２に示す第１実施形態と同様であり、その説明は省略する。

図１３に示す積層構造３０を実現するために、この実施形態では、まず、図１４（Ａ）に示すように、焼成後に誘電体層４０３となるグリーンシートＧＳ３の表面に、インダクタ用導体パターン２０を除くパターン３５で、スクリーン印刷法を用い、焼成後に誘電体層４０４となる誘電体パターン層ＤＰ４を形成する。スクリーン印刷法の特性により、パターン３５の開口部壁面は、開口部の底に向けてテーパ状に丸みを帯びた壁面となる。

次に、図１４（Ｂ）に示すように、パターン３５の開口部に、導体パターン層３０ｃをスクリーン印刷法により埋め込む。その後に、図１４（Ｃ）に示すように、導体パターン層３０ｃを形成するためのスクリーン製版と同じ製版（印刷パターンが同じ）を用いて、導体パターン層３０ｃの上に、別の導体パターン層３０ｄを形成する。

導体パターン層３０ｄをスクリーン印刷法により形成することで、その印刷により形成された印刷パターンの特性により、導体パターン層３０ｄのパターン側端壁は、底に向けてテーパ状に丸みを帯びた壁面となる。

その後に、導体パターン層３０ｄに対して相補的なパターンで、下側の誘電体パターン層ＤＰ４と同じ製版（印刷パターンが同じ）を用いて、誘電体パターン層ＤＰ４の上に、別の誘電体パターン層ＤＰ５を形成する。

その後、第１実施形態と同様にして、図１１に示すグリーンシートＧＳ６〜ＧＳ９を積層して積層体とし、常法に従い、所定のチップサイズに切断した後、脱バインダ処理、焼成処理を行うことで、図１３に示すように、導体パターン層３０ａ，３０ｂの積層構造３０を、その両側端において、鋭角に突出する部分が無く、丸みを帯びた形状にすることが可能になる。

この実施形態では、積層構造３０の両側端部分において電界集中が生じることが無くなり、導体損失を低下させ、さらにＱ値を向上させることができる。
第３実施形態

図１５（Ａ）に示す実施形態では、各インダクタ部Ｑ１〜Ｑ３を構成するための積層構造３０を、印刷法により形成された導体パターン層３０ｅ、３０ｆ、３０ｇの三層構造とし、しかも、積層方向に隣接する導体パターン層３０ｅ、３０ｆ、３０ｇの相互間で、印刷パターンのパターン幅を異ならせてある。すなわち、積層方向の中央に位置する導体パターン層３０ｆの幅を他の導体パターン層３０ｅ，３０ｇのパターン幅よりも大きくしてある。

ただし、積層されて相互に隣り合う導体パターン層３０ｅ、３０ｆ、３０ｇのパターン幅の片側相違幅ΔＷ１は、２０μｍ以下であることが好ましい。この片側相違幅ΔＷ１が大きすぎると、焼成後の状態において、積層体３０の両側端に鋭角に突出する部分が生じやすくなるからである。

図１５（Ｂ）に示すように、積層方向に隣接する導体パターン層３０ｈ、３０ｉ、３０ｊの相互間で、積層方向の中央に位置する導体パターン層３０ｉの幅を他の導体パターン層３０ｈ，３０ｊのパターン幅よりも小さくする場合も同様である。

図１５（Ｃ）は、本発明のさらにその他の実施形態を示し、この実施形態では、同じ印刷パターンの３つの導体パターン層３０ｋが、積層方向に隣接する層間で所定のズレ範囲ΔＷ２でパターンズレして積層体３０が形成されている。このズレ範囲ΔＷ２は、ΔＷ１以内であることが好ましい。ΔＷ２が大きすぎると、焼成後の状態において、積層体３０の両側端に鋭角に突出する部分が生じやすくなるからである。

これらの実施形態において、その他の構成および作用効果は、図１〜図１２に示す第１実施形態と同様であり、その説明は省略する。

なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。
たとえば、上述した実施形態では、積層体３０を二層または三層で構成したが、本発明では、三層以上の導体パターン層を印刷法により積層して積層体としても良い。また、本発明に係る積層型誘電体共振器におけるインダクタ部を構成するための導体パターンのパターン形状は、上述した実施形態に限らず、種々に改変することができる。

さらに、本発明に係る積層型誘電体共振器は、バンドパスフィルタのみではなく、その他の用途の共振器としても使用することも可能である。

以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。
実施例１

図１〜図１２に示す積層型バンドパスフィルタのサンプルを実際に複数製造し、周波数に対する挿入損失を測定した結果を図１６に示す。図１６において、Ｅｘ１が本実施例に係る挿入損失（Ｓ２１）である。また、Ｑ値を測定したところ１０６．１であった。

なお、誘電体層４０１〜４０３および４０６〜４０９のシート厚みは４０μｍであり、誘電体層４０４および４０５の厚みは、それぞれ１２μｍであった。インダクタ用導体パターン１０および２０の幅は２００〜３００μｍであった。素子本体４の縦横寸法は２．５mm×２．０mmであり、Ｚ軸方向の高さは１．０mmであった。
比較例１

積層構造３０を形成しない以外は実施例１と同様にして、積層型バンドパスフィルタのサンプルを実際に複数製造し、周波数に対する挿入損失を測定した結果を図１６に示す。図１６において、ＣＥｘ１が本比較例に係る挿入損失（Ｓ２１）である。Ｑ値を測定したところ９１．８であった。
評価

図１６に示すように、実施例ＥＸ１では、特に２．４〜２．５ＧＨｚにおいて、比較例ＣＸ１に比べて、損失が少ないことが確認された。

図１は本発明の一実施形態に係る積層型バンドパスフィルタ（積層型誘電体共振器）の全体斜視図である。 図２は図１に示す積層型バンドパスフィルタの分解斜視図である。 図３は図２に示すIII−III線に沿う要部断面図である。 図４は図１および図２に示す積層型バンドパスフィルタの等価回路図である。 図５は図１に示す積層型バンドパスフィルタの製造過程を示す分解斜視図である。 図６は図５の続きの工程を示す分解斜視図である。 図７は図６に示すVII−VII線に沿う要部断面図である。 図８（Ａ）および図８（Ｂ）は図７に示す導体パターンを印刷法により形成するための工程図である。 図９は図６の続きの工程を示す分解斜視図である。 図１０は図９に示すＸ−Ｘ線に沿う要部断面図である。 図１１は図９の続きの工程を示す分解斜視図である。 図１２は図１１に示すXII−XII線に沿う要部断面図である。 図１３は本発明の他の実施形態に係るバンドパスフィルタにおける導体パターンの要部断面図である。 図１４（Ａ）〜図１４（Ｃ）は図１３に示す導体パターンを形成するための工程図である。 図１５（Ａ）〜図１５（Ｃ）はそれぞれ本発明の他の実施形態に係るバンドパスフィルタにおける導体パターンの要部断面図である。 図１６は本発明の実施例および比較例に係るバンドパスフィルタの特性を示すグラフである。

符号の説明

２… 積層型バンドパスフィルタ
４… 素子本体
６… 入力端子電極
７… 出力端子電極
８，９… 接地用端子電極
１０，２０… インダクタ用導体パターン
１４，２４… コンデンサ用電極パターン
３０… 積層構造
３０ａ〜３０ｋ… 導体パターン層
３５… パターン
４００〜４０９… 誘電体層
５００〜５０５… 内部電極層
ＧＳ１〜ＧＳ３，ＧＳ６〜ＧＳ９… グリーンシート
ＤＰ４，ＤＰ５… 誘電体パターン層

Claims (10)

1. 誘電体層を介して複数の内部電極層が積層してあり、これらの内部電極層のパターンおよび積層構造により、コンデンサ部とインダクタ部とが形成してある積層型誘電体共振器であって、
   前記インダクタ部が、
   印刷法により形成された導体パターン層の積層構造を有することを特徴とする積層型誘電体共振器。
2. 積層される前記導体パターン層のパターン幅が相互に同一である請求項１に記載の積層型誘電体共振器。
3. 積層されて相互に隣り合う前記導体パターン層のパターン幅が、所定の相違幅範囲内で異なる請求項１に記載の積層型誘電体共振器。
4. 第１誘電体グリーンシートを準備する工程と、
   前記第１誘電体グリーンシートの表面に、印刷法により、導体パターン層を形成する工程と、
   前記誘電体グリーンシートの表面に、印刷法により、前記導体パターン層に対して相互補完的なパターンで、誘電体パターン層を形成する工程と、
   前記導体パターン層および前記誘電体パターン層の表面に、第２誘電体グリーンシートを積層し、積層体を形成する工程と、
   前記積層体を焼成する工程とを有する請求項１〜３のいずれかに記載の積層型誘電体共振器の製造方法。
5. 前記誘電体パターン層を形成した後に、前記導体パターン層を形成する請求項４に記載の積層型誘電体共振器の製造方法。
6. 前記導体パターン層を形成した後に、前記誘電体パターン層を形成する請求項４に記載の積層型誘電体共振器の製造方法。
7. 前記誘電体パターン層を形成した後に、前記導体パターン層を形成し、その後に、前記導体パターン層の上に、別の導体パターン層を形成した後に、前記誘電体パターン層の上に、別の誘電体パターン層を形成する請求項４〜６のいずれかに記載の積層型誘電体共振器の製造方法。
8. 印刷法により前記導体パターン層を複数積層させて形成する際に、積層方向に相互に隣り合う前記導体パターン層を形成するための印刷パターンが相互に同一である請求項４〜７のいずれかに記載の積層型誘電体共振器の製造方法。
9. 印刷法により前記導体パターン層を複数積層させて形成する際に、積層方向に相互に隣り合う前記導体パターン層を形成するための印刷パターンが相互に異なる請求項４〜７のいずれかに記載の積層型誘電体共振器の製造方法。
10. 積層されて相互に隣り合う前記導体パターン層のパターン幅が、所定の相違幅範囲内で異なる請求項９に記載の積層型誘電体共振器の製造方法。

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