KR101386541B1 - 적층 콘덴서 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 적층 콘덴서(10)는, 복수의 유전체층(12a)이 적층되어 형성되는 대략 직방체 형상의 유전체 소체(12)와, 상기 유전체 소체(12)에 있어서, 제1 내층용 도체층(21) 및 제2 내층용 도체층(22)이 적층 방향(Z)에서 서로 중복되도록 상기 유전체층(12)을 개재하여 교대로 적층되고, 콘덴서의 내부 전극 회로가 형성되어 있는 내층부(17)와, 상기 유전체 소체(12)에 있어서, 적층 방향(Z)에 있어서의 내층부(17)의 양 단면 중 적어도 어느 한 쪽에 인접하고, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)이 적층 방향(Z)에서 서로 중복되지 않도록 유전체층(12a)을 개재하여 적층되어 있는 외층부(19a, 19b)와, 유전체 소체(12)의 측면 중 적어도 적층 방향(Z)에 대하여 평행한 제1 측면(12A)에 형성되고, 상기 제1 내층용 도체층(21) 및 상기 제1 외층용 도체층(23)과 접속되는 제1 단자 전극(31)과, 적어도 상기 제1 측면(12A)과 대향하는 제2 측면(12B)에 형성되고, 상기 제2 내층용 도체층(22) 및 상기 제2 외층용 도체층(25)과 접속되는 제2 단자 전극(32)을 가진다. 상기 외층부(19a, 19b)에 위치하는 상기 유전체층(12a)이, 상기 유전체층(12a)과 인접하는 한 쌍의 상기 제1 외층용 도체층(23) 혹은 한 쌍의 상기 제2 외층용 도체층(25)과 중복되는 영역에서, 상기 유전체층(12a)과 인접하는 한 쌍의 상기 제1 외층용 도체층(23)간 혹은 한 쌍의 상기 제2 외층용 도체층(25)간을 상기 적층 방향(Z)에서 서로 접속시키는 복수의 핀 홀 도체부(20)를 가진다.

Description

적층 콘덴서 및 그 제조 방법{MULTILAYER CONDENSER, MANUFACTURING METHOD THEREOF}
본 발명은, 등가 직렬 인덕턴스(Equivalent Series Inductance; ESL)를 대폭으로 저감한 적층 콘덴서와 그 제조 방법에 관한 것으로, 특히 디커플링(decoupling) 콘덴서 등으로 이용되는 적층 콘덴서와 그 제조 방법에 관한 것이다.
근래, LSI 등의 집적회로 공급용 전원에 있어서는 저전압화가 진행되는 한편 부하 전류는 증대되고 있다.
따라서, 부하 전류의 급격한 변화에 대하여 전원 전압의 변동을 허용치 내로 억제하는 것이 매우 곤란해지고 있다. 이 때문에, 디커플링 콘덴서(예를 들어 2단자 구조의 적층 세라믹 콘덴서)가 전원에 접속되게 되어 있다. 그리하여, 부하 전류의 과도(過渡)적인 변동시에, 이 적층 세라믹 콘덴서로부터 CPU 등의 LSI에 전류를 공급하여, 전원 전압의 변동을 억제하도록 하고 있다.
그러나, 오늘날 CPU의 동작 주파수가 한층 고주파수화됨에 수반하여, 부하 전류의 변동은 보다 고속으로 또 큰 것이 되어, 디커플링 콘덴서 자체가 가지고 있 는 등가 직렬 인덕턴스(ESL)가 전원 전압의 변동에 크게 영향을 미치게 되었다.
즉, 종래의 적층 세라믹 콘덴서에서는 ESL이 높기 때문에, 부하 전류 i의 변동에 수반하여, 상기와 마찬가지로 전류 전압 V의 변동이 커지기 쉽다.
이는, 부하 전류의 과도(過渡)시에 있어서의 전압 변동이 하기 식 1로 근사되며, ESL의 고저가 전원 전압의 변동의 크기와 관련되기 때문이다. 그리하여, 이 식 1로부터, ESL의 저감이 전원전압의 안정화로 이어진다고도 할 수 있다.
dV=ESL·di/dt …식 1
여기서, dV는 과도시의 전압 변동(V)이고, i는 전류 변동량(A)이며, t는 변동 시간(초)이다.
ESL의 저감을 도모한 적층 콘덴서로서, 일본 특허 공개 제2003-51423호 공보에 나타내는 적층 콘덴서가 알려져 있다. 이 적층 콘덴서에 따르면, 기생 인덕턴스의 저감을 도모할 수 있고, 결과적으로 ESL의 저감을 도모할 수 있다. 그러나, ESL의 저감이 더욱 요구되고 있다.
ESL을 더욱 저감시킨 적층 콘덴서로서는, 다단자 적층 콘덴서가 알려져 있다. 이 다단자 적층 콘덴서에서는 외부 단자 전극을 많게 함으로써, 하나의 내층용 도체층 내에서 방향이 서로 다른 전류의 흐름을 실현할 수 있다. 그 결과, ESL을 더욱 저감하는 것이 가능하다.
그러나, 다단자 콘덴서에서는 내층용 도체층의 패턴을 복수개 준비할 필요가 있거나, 외부 단자 전극의 수가 많아져, 그 제조 비용이 비싸진다는 과제를 가지고 있다.
일본 특허 공개 제2006-60147호 공보에는, 2단자 콘덴서가 개시되어 있다. 이 2단자 콘덴서는, 내층부의 도체층과, 적층 방향에 있어서 내층부를 사이에 두는 더미 도체층을 가지고, 더미 도체층끼리 및 더미 도체층과 단자 전극이 유전체층 내의 금속 입자를 개재하여 접속되어 있다. 그러나, 일본 특허 공개 제2006-60147호 공보의 2단자 콘덴서에 있어서, 유전체층 내의 금속 입자는 단자 전극의 박리를 방지하기 위한 것으로, ESL 저감 효과는 충분히 얻어지지 않는다.
본 발명은, 이와 같은 상황에 착안하여 이루어진 것으로, 그 목적은 다단자 전극으로 하지 않고 저렴한 제조 비용으로 ESL을 대폭 저감할 수 있는 적층 콘덴서와, 이 적층 콘덴서의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 적층 콘덴서는,
복수의 유전체층이 적층되어 형성되는 대략 직방체 형상의 유전체 소체와,
상기 유전체 소체에 있어서, 제1 내층용 도체층 및 제2 내층용 도체층이 적층 방향에서 서로 중복되도록 상기 유전체층을 개재하여 교대로 적층되고, 콘덴서의 내부 전극 회로가 형성되어 있는 내층부와,
상기 유전체 소체에 있어서, 상기 적층 방향에 있어서의 상기 내층부의 양 단면 중 적어도 어느 한 쪽에 인접하고, 복수의 제1 외층용 도체층 및 제2 외층용 도체층이 상기 적층 방향에서 서로 중복되지 않도록 상기 유전체층을 개재하여 적층되어 있는 외층부와,
상기 유전체 소체의 측면 중 적어도 상기 적층 방향에 대하여 평행한 제1 측면에 형성되고, 상기 제1 내층용 도체층 및 상기 제1 외층용 도체층과 접속되는 제1 단자 전극과,
상기 유전체 소체의 측면 중 적어도 상기 제1 측면과 대향하는 제2 측면에 형성되고, 상기 제2 내층용 도체층 및 상기 제2 외층용 도체층과 접속되는 제2 단 자 전극을 가지고,
상기 외층부에 위치하는 상기 유전체층이, 상기 유전체층과 인접하는 한 쌍의 상기 제1 외층용 도체층 혹은 한 쌍의 상기 제2 외층용 도체층과 중복되는 영역에서, 상기 유전체층과 인접하는 한 쌍의 상기 제1 외층용 도체층간 혹은 한 쌍의 상기 제2 외층용 도체층간을, 상기 적층 방향에서 서로 접속시키는 복수의 핀 홀 도체부를 가진다.
본 발명에 따른 적층 콘덴서는, 외층부에 있어서, 제1 외층용 도체층 및 제2 외층용 도체층이 적층 방향에서 중복되지 않도록 유전체층을 개재하여 적층되어 있다. 따라서, 제1 단자 전극의 전위가 제2 단자 전극에 대해 높은 경우에는, 제1 단자 전극으로부터 제1 외층용 도체층에 대해 전류가 분류됨과 함께, 제2 외층용 도체층으로부터 제2 단자 전극을 향하여 전류가 흘러든다. 한편, 제2 단자 전극의 전위가 제1 단자 전극에 대해 높은 경우에는, 제2 단자 전극으로부터 제2 외층용 도체층에 대해 전류가 분류됨과 함께, 제1 외층용 도체층으로부터 제1 단자 전극을 향하여 전류가 흘러든다. 이와 같이, 어느 경우에도 단자 전극으로부터 도체층으로 흐르는 전류를 분류함으로써, 적층 콘덴서 전체의 ESL을 경감할 수 있다. 또한, 외층부가 제1 및 제2 외층용 도체층을 각각 복수개 가짐으로써, 각 단자 전극으로부터 외층용 도체층으로 전류를 분류시키는 효과를 증대시킬 수 있다. 즉, 복수의 제1 외층용 도체층 및 제2 외층용 도체층이 병렬 접속된 복수의 인덕터 성분으로서 기능하여, 적층 콘덴서 전체의 ESL을 경감할 수 있다.
또한, 외층부에 위치하는 유전체층이, 이 유전체층과 인접하는 한 쌍의 제1 외층용 도체층간 혹은 한 쌍의 제2 외층용 도체층간을 적층 방향에서 서로 접속시키는 복수의 핀 홀 도체부를 가진다. 그 결과, 핀 홀 도체부를 개재하여 한 쌍의 제1 외층용 도체층간 혹은 한 쌍의 제2 외층용 도체층간에서, 적층 방향으로 전류가 여러 갈래에 걸쳐 분류된다. 나아가, 외층부에 위치하는 모든 제1 외층용 도체층간 혹은 모든 제2 외층용 도체층간에 걸쳐 전류를 분류시킬 수 있다. 그 결과, 적층 콘덴서 전체의 ESL을 더욱 저감할 수 있다.
또한, 본 발명에 있어서는, 제1 혹은 제2 외층용 도체층간을 무수한 핀 홀 도체부에 의해 접속함으로써, 전체 외층용 도체층을 적층 방향으로 관통하는 쓰루 홀 도체부에 의해 접속하는 경우에 비해, 보다 여러 갈래에 걸쳐 전류를 분류시킬 수 있어, 적층 콘덴서 전체의 ESL을 보다 저감할 수 있다.
즉, 본 발명에 따른 적층 콘덴서에 따르면, 적층 콘덴서의 대폭적인 저ESL화가 도모되고, 전원 전압의 진동을 억제할 수 있게 되어, 디커플링 콘덴서 등으로 적합하게 이용될 수 있다.
바람직하게, 상기 핀 홀 도체부의 핀 홀 지름은 1 ~ 10㎛이다. 또한, 바람직하게, 상기 핀 홀 도체부의 핀 홀 지름이, 핀 홀 도체부를 형성하기 위해 핀 홀 내에 충전되는 도전재의 입자 지름보다 크다. 한편, 본 발명에 있어서, 핀 홀 지름이란, 핀 홀 도체부가 형성된 유전체층의 면 방향에 있어서의 핀 홀 도체부의 직경을 의미한다.
핀 홀 지름을 1 ~ 10㎛ 범위 내로 함으로써, 핀 홀 도체부의 형성 공정에서 핀 홀 내로 도전재를 충분하고 또한 치밀하게 충전할 수 있다. 그 결과, 핀 홀 도 체부가 유전체층을 완전히 관통한다. 따라서, 유전체층에 인접하는 한 쌍의 제1 외층용 도체층간 혹은 한 쌍의 제2 외층용 도체층간을 전기적으로 접속할 수 있어, 전류를 충분히 분류할 수 있다. 그 결과, 적층 콘덴서 전체의 ESL을 저감할 수 있다.
바람직하게, 상기 핀 홀 도체부의 총 횡단면적이, 이 핀 홀 도체부가 접속하는 상기 제1 외층용 도체층 또는 제2 외층용 도체층의 총 면적에 대하여 30 ~ 50%이다. 한편, 핀 홀 도체부의 총 횡단면적이란, 1개의 유전체층에 형성된 복수의 핀 홀 도체부의 면적(적층 방향에 수직인 면 방향의 면적)의 합계 값을 의미한다.
핀 홀 도체부의 총 횡단면적(전류의 유로 단면적)을 상기 범위 내로 함으로써, 제1 외층용 도체층간 또는 제2 외층용 도체층간에서 전류를 충분히 분류할 수 있어, 적층 콘덴서 전체의 ESL을 충분히 저감할 수 있다. 또한, 외층부의 유전체층을 형성하는 그린 시트의 강도를 충분하게 할 수 있다.
바람직하게, 복수의 상기 핀 홀 도체부를 가지는 상기 유전체층의 상기 적층 방향 및 이 적층 방향에 대하여 수직인 평면 방향에 있어서, 복수의 상기 핀 홀 도체부가 무작위로 배치되어 있다.
유전체층에 있어서 무수한 핀 홀 도체부를 무작위로 배치함으로써, 외층용 도체층간에서 전류를 여러 갈래에 걸쳐 다양한 방향으로 분류시킬 수 있다. 이는, 핀 홀 도체부에 비해 치수가 크고, 수가 한정된 쓰루 홀 도체부 등에 의해서는 얻을 수 없는 작용 효과이다. 또한, 유전체층에 있어서 무수한 핀 홀 도체부를 무작위로 배치함으로써, 유전체층과, 이 유전체층에 인접한 제1 및 제2 외층용 도체층 의 밀착 강도를 향상시킬 수 있다.
바람직하게, 상기 제1 단자 전극이, 상기 제1 측면과, 상기 유전체 소체의 측면 중 이 제1 측면에 인접하고 상기 적층 방향에 대하여 평행한 제3 및 제4 측면에 걸쳐 형성되고,
상기 제2 단자 전극이, 상기 제2 측면과, 상기 유전체 소체의 측면 중 이 제2 측면에 인접하고 상기 적층 방향에 대하여 평행한 상기 제3 및 제4 측면에 걸쳐 형성되어 있다.
바람직하게, 상기 제1 내층용 도체층이, 상기 유전체 소체의 상기 제1 측면과 상기 제3 및 제4 측면에 걸쳐 인출되고, 상기 제1 단자 전극에 접속되는 제1 리드부를 가지고,
상기 제2 내층용 도체층이, 상기 유전체 소체의 상기 제2 측면과 상기 제3 및 제4 측면에 걸쳐 인출되고, 상기 제2 단자 전극에 접속되는 제2 리드부를 가진다.
바람직하게, 상기 제1 외층용 도체층이, 상기 제1 측면과 상기 제3 및 제4 측면에 걸쳐 인출되고, 상기 제1 단자 전극에 접속되는 제3 리드부를 가지고,
상기 제2 외층용 도체층이, 상기 제2 측면과 상기 제3 및 제4 측면에 걸쳐 인출되고, 상기 제2 단자 전극에 접속되는 제4 리드부를 가진다.
제1 단자 전극이 제1, 제3 및 제4 측면의 3측면에 걸쳐 형성되고, 제2 단자 전극이 제2, 제3 및 제4 측면에 걸쳐 형성되어 있다. 이와 같이, 각각 유전체 소체의 3측면에 걸쳐 형성된 각 단자 전극에 대하여 각 외층용 도체층이 접속됨으로써, 각 단자 전극과 각 외층용 도체층 사이에 흐르는 전류의 유로 단면적이 커지게 된다. 그 결과, 적층 콘덴서 전체의 ESL을 경감할 수 있다.
바람직하게, 상기 제3 및 제4 측면에 있어서, 상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제3 리드부의 폭을 W3이라 하고,
상기 제3 및 제4 측면에 있어서, 상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제4 리드부의 폭을 W4라 하고,
상기 제3 및 제4 측면에 있어서, 상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제1 단자 전극의 길이를 L3이라 하고,
상기 제3 및 제4 측면에 있어서, 상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제2 단자 전극의 길이를 L4라 한 경우에,
W3 < L3 및 W4 < L4이다.
W3 < L3 및 W4 < L4로 함으로써, 제1 및 제2 외층용 도체층이 제3 및 제4 측면에 노출되는 것을 방지할 수 있다.
바람직하게, 상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제3 및 제4 측면의 길이를 W0이라 한 경우에,
0.15 ≤ W3/W0 ≤ 0.45 및 0.15 ≤ W4/W0 ≤ 0.45이다.
W3/W0 및 W4/W0이 너무 작으면, 각 단자 전극으로부터 각 외층용 도체층으로 분류하는 전류가 작아져, 콘덴서의 ESL을 충분히 저감할 수 없다. 또한, W3/W0 및 W4/W0이 너무 크면, 각 외층용 도체층 이 유전체 소자 본체(12)의 제3 또는 제4 측면에 노출되거나, 혹은, 대향하는 제1 및 제2 외층용 도체층이 서로 접촉할 우려가 있다. 따라서, W3/W0 및 W4/W0을 상기 범위 내로 함으로써, 이러한 문제를 방지하여 콘덴서의 ESL을 저감할 수 있다.
바람직하게, 상기 제1 내층용 도체층에는, 상기 제1 측면에 따른 위치에, 상기 제1 단자 전극과는 접속되지 않는 제1 스페이스 패턴이 형성되어 있다.
본 발명에 따른 적층 콘덴서에서는, 제1 내층용 도체층의 제1 리드부에 대하여 제1 스페이스 패턴이 형성된다. 이 때문에, 제1 리드부는, 제1 내층용 도체층의 본체 부분으로부터 유전체 소체에 있어서의 제1 길이 방향 측면과 폭 방향 측면이 교차하는 2개의 모서리부로 인출되는 한 쌍의 분기 리드 패턴을 가지게 된다. 이 때문에, 각 제1 내층용 도체층에서는, 각각의 분기 리드 패턴의 모서리부로부터, 각각 대각선의 모서리부로 향하는 전류의 흐름이 형성되고, 이들 흐름이 제1 내층용 도체층의 본체 부분에서 동일면 내에서 교차하게 된다.
그 결과, 전류가 교차하는 곳에서 자기장을 상쇄하는 작용이 발생하고, 이에 수반하여 적층 콘덴서 자체가 가지는 기생 인덕턴스를 작게 할 수 있어, 등가 직렬 인덕턴스를 저감하는 효과가 생긴다.
또한, 제1 스페이스 패턴을 가지는 제1 내층용 도체층과, 제2 내층용 도체층의 2종류의 도체층을 각각 유전체 소체 내에 복수 배치함으로써, 정전 용량이 높아질 뿐만 아니라 자기장을 상쇄하는 작용이 더욱 커져, 인덕턴스가 보다 대폭으로 감소하여 ESL이 한층 저감된다.
상기 제1 외층용 도체층에는, 상기 제1 측면에 따른 위치에, 상기 제1 단자 전극과는 접속되지 않는 제1 외층용 스페이스 패턴이 형성되어 있어도 무방하다. 또한, 상기 제2 외층용 도체층에는, 상기 제2 측면에 따른 위치에, 상기 제2 단자 전극과는 접속되지 않는 제2 외층용 스페이스 패턴이 형성되어 있어도 무방하다.
바람직하게, 상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제1 및 제2 측면의 길이가, 상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제3 및 제4 측면의 길이보다 크다.
즉, 본 발명에서는, 제1 단자 전극과 제2 단자 전극이 길이 방향(제1, 제2 측면)에 형성된다. 즉, 제1 단자 전극과 제2 단자 전극이 폭 방향(제1 및 제2 측면이 대향하는 방향)으로 서로 마주 본다. 그 결과, 단자간 거리(제1 단자 전극과 제2 단자 전극의 거리)가 짧아져, 콘덴서에 있어서의 전류 유로가 짧아지는 점에서도 저ESL화를 도모할 수 있다. 또한, 유전체 소체의 길이 방향의 각 측면을 따라 제1 단자 전극 및 제2 단자 전극을 형성하기 때문에, 제1 리드부에 제1 스페이스 패턴을 형성하더라도 각 리드부와 각 단자 전극의 접속 길이를 충분히 확보할 수 있다.
바람직하게, 상기 제1 단자 전극이, 상기 제1 측면과, 상기 유전체 소체의 측면 중 이 제1 측면에 인접하고 상기 적층 방향에 대하여 수직인 제5 측면 및/또는 제6 측면에 걸쳐 형성되고,
상기 제2 단자 전극이, 상기 제2 측면과, 상기 유전체 소체의 측면 중 이 제2측면에 인접하고 상기 적층 방향에 대하여 수직인 상기 제5 측면 및/또는 상기 제6 측면에 걸쳐 형성되어 있다.
바람직하게, 상기 적층 방향에 대하여 수직인 방향에 있어서, 상기 제5 측면 및/또는 상기 제6 측면에 있어서의 상기 제1 단자 전극의 폭이 상기 제1 외층용 도 체층의 폭보다 크고,
상기 적층 방향에 대하여 수직인 방향에 있어서, 상기 제5 측면 및/또는 상기 제6 측면에 있어서의 상기 제2 단자 전극의 폭이, 상기 제2 외층용 도체층의 폭보다 크다. 즉, 적층 방향에 대하여 수직인 면 방향에 있어서는, 제1 외층용 도체층의 면 영역이 제1 단자 전극의 면 영역에 의해 완전히 피복되고, 제2 외층용 도체층의 면 영역이 제2 단자 전극의 면 영역에 의해 완전히 피복되는 것이 바람직하다.
본 발명에서는, 유전체층에 있어서, 제1 외층용 도체층 및 제2 외층용 도체층과 중복되는 영역에만 핀 홀 도체부가 형성되어 있다. 따라서, 제5 측면 및/또는 제6 측면에 있어서, 제1 단자 전극의 폭을 제1 외층용 도체층의 폭 보다 크게 함으로써, 제1 외층용 도체층 및 이 제1 외층용 도체층과 접속된 모든 핀 홀 도체부가 제1 단자 전극에 의해 피복된다. 마찬가지로, 제5 측면 및/또는 제6 측면에 있어서, 제2 단자 전극의 폭을 제2 외층용 도체층의 폭보다 크게 함으로써, 제2 외층용 도체층 및 이 제2 외층용 도체층과 접속된 모든 핀 홀 도체부가 제2 단자 전극에 의해 피복된다. 그 결과, 유전체 소체의 제5 측면 및/또는 제6 측면에 제1 외층용 도체층, 제2 외층용 도체층 및 핀 홀 도체부가 노출되는 것을 방지할 수 있다. 따라서, 적층 콘덴서의 제조 공정에 있어서, 핀 홀 도체부로부터 콘덴서 내부로 수분, 도전재 등의 불순물이 침입하는 것도 방지할 수 있다.
바람직하게, 상기 제5 측면 및/또는 상기 제6 측면에 형성된 상기 제1 단자 전극과 상기 제1 외층용 도체층이, 이 제1 단자 전극과 이 제1 외층용 도체층 사이 에 위치하는 상기 유전체층이 가지는 복수의 상기 핀 홀 도체부에 의해 접속되고,
상기 제5 측면 및/또는 상기 제6 측면에 형성된 상기 제2 단자 전극과 상기 제2 외층용 도체층이, 이 제2 단자 전극과 이 제2 외층용 도체층 사이에 위치하는 상기 유전체층이 가지는 복수의 상기 핀 홀 도체부에 의해 접속된다.
제1 단자 전극과 제1 외층용 도체층이 복수의 핀 홀 도체부에 의해 접속됨으로써, 제1 단자 전극과 제1 외층용 도체층 사이에서 전류를 분류할 수 있다. 마찬가지로, 제2 단자 전극과 제2 외층용 도체층이 복수의 핀 홀 도체부에 의해 접속됨으로써, 제2 단자 전극과 제2 외층용 도체층 사이에서 전류를 분류할 수 있다. 그 결과, 적층 콘덴서 전체의 ESL을 저감할 수 있다.
본 발명에 따른 적층 콘덴서의 제조 방법은,
내층용 그린 시트를 형성하는 공정과,
상기 제1 내층용 도체층 및 상기 제2 내층용 도체층을 형성하는 공정과,
복수의 핀 홀을 가지는 외층용 그린 시트를 형성하는 공정과,
복수의 상기 제1 외층용 도체층 및 상기 제2 외층용 도체층을 형성하는 공정과,
복수의 상기 핀 홀을 도전재로 충전하여 복수의 상기 핀 홀 도체부를 형성하는 공정과,
복수의 상기 제1 외층용 도체층 및 상기 제2 외층용 도체층을 상기 적층 방향에서 서로 중복되지 않도록, 상기 외층용 그린 시트를 개재해 적층하여 외층 적층부를 형성하는 공정과,
상기 제1 내층용 도체층 및 상기 제2 내층용 도체층을 상기 적층 방향에서 서로 중복되도록 상기 내층용 그린 시트를 개재해 교대로 적층하여, 내층 적층부를 형성하는 공정과,
상기 내층 적층부에 있어서의 상기 내층용 그린 시트의 적층 방향의 양 단면의 적어도 어느 한 면에 적층된 상기 외층 적층부를 가지는 적층체를 소정 치수로 절단하여 그린 칩을 형성하는 공정과,
상기 그린 칩을 소성하여 상기 유전체 소체를 형성하는 공정과,
상기 유전체 소체 본체에 상기 제1 단자 전극 및 상기 제2 단자 전극을 형성하는 공정을 가진다.
바람직하게, 상기 핀 홀 도체부는, 상기 제1 외층용 도체층 또는 상기 제2 외층용 도체층을 상기 외층용 그린 시트의 표면에 적층하여 형성할 때에 동시에 형성된다. 예를 들어, 외층용 그린 시트의 표면에 인쇄법에 의해 제1 외층용 도체층 또는 상기 제2 외층용 도체층을 형성하는 경우에는, 이들 도체층을 형성하기 위한 도전성 페이스트가 외장용 그린 시트의 핀 홀에 들어가 핀 홀 도체부가 동시에 형성된다. 즉, 본 발명에 따른 적층 콘덴서의 제조 방법에 있어서는, 제1 외층용 도체층 및 제2 외층용 도체층의 형성과, 핀 홀 도체부의 형성을 동시에 행할 수도 있다.
바람직하게, 상기 외층 적층부를 형성한 후에 연속하여 상기 내층 적층부를 형성한다. 더욱 바람직하게, 상기 내층 적층부를 형성한 후에 연속하여 상기 외층 적층부를 형성한다. 적층체를 형성하기 위한 그린 시트의 적층 공정은 외층 적층부 와 내층 적층부로 블록별로 구별하여 적층해도 무방하나, 이것들을 구별하지 않고 연속하여 행하는 것이 바람직하다.
한편, 본 발명에 있어서, 제1 내층용 도체층과 제2 내층용 도체층은 상대적인 개념이며, 제1 내층용 도체층과 제2 내층용 도체층은 반대여도 무방하다. 또한, 그 밖의 ‘제1…’ 및 ‘제2…’에 관해서도 마찬가지이다. 제1 외층용 도체층과 제2 외층용 도체층에 대해서도 마찬가지이다.
이하, 도면에 나타낸 실시형태에 기초하여 본 발명을 설명한다.
제1 실시형태
(적층 콘덴서)
본 발명의 제1 실시형태에 따른 적층 세라믹 콘덴서(이하, 간단히 적층 콘덴서라고 한다)(10)의 전체 구성에 대하여 설명한다. 도 1에 나타내는 바와 같이, 적층 콘덴서(10)는, 유전체층인 세라믹 그린 시트를 복수매 적층한 적층체를 소성함으로써 얻어진 직방체상의 소결체인 유전체 소체(12)를 가진다.
유전체 소체(12)는, 제1 측면(12A)과, 이에 대향하는 제2 측면(12B)을 가진다. 또한, 유전체 소체(12)는, 제1 측면(12A) 및 제2 측면(12B)에 인접하고, 유전체층의 적층 방향(Z)에 대하여 평행하며, 또한 서로 대향하는 제3 측면(12C) 및 제4 측면(12D)을 가진다.
본 실시형태에 있어서는, 바람직하게, 도 1에 나타내는 바와 같이, 유전체층의 적층 방향(Z)에 대하여 수직인 방향(X 방향)에 있어서의 제1 측면(12A) 및 제2 측면(12B)의 길이 L0이, 유전체층의 적층 방향(Z)에 대하여 수직인 방향(Y 방향)에 있어서의 제3 측면(12C) 및 제4 측면(12D)의 길이 W0보다 크다.
이하, 본 실시형태의 설명에 있어서는, 제1 측면(12A)을 제1 길이 방향 측면(12A), 제2 측면(12B)을 제2 길이 방향 측면(12B), 제3 측면(12C)을 제3 폭 방향 측면(12C), 제4 측면(12D)을 제4 폭 방향 측면(12D)으로 기술한다.
유전체 소체(12)의 외면에는, 제1 길이 방향 측면(12A), 2개의 폭 방향 측면(12C 및 12D), 적층 방향(Z)에 대하여 수직인 제5 측면(12E) 및 제6 측면(12F)의 5개의 측면에 걸쳐 제1 단자 전극(31)이 형성된다. 또한, 유전체 소체(12)의 제2 길이 방향 측면(12B), 2개의 폭 방향 측면(12C 및 12D), 제5 측면(12E) 및 제6 측면(12F)의 5개의 측면에 걸쳐 제2 단자 전극(32)이 형성된다.
한 쌍의 단자 전극(31 및 32)은 서로 절연되도록 소체(12)의 대향하는 폭측 측면(12C 및 12D)에 있어서, Y 방향을 따라 폭 W4로 이격되어 있다. 이 폭 W4는 바람직하게 0.3 ~ 0.5㎜이다.
본 실시형태에 따른 적층 콘덴서(10)는, 직방체(6면체 형상)인 유전체 소체(12)의 6개의 측면(12A ~ 12F) 전부에, 단자 전극(31, 32)이 각각 배치되는 2단자 구조의 적층 콘덴서로 되어 있다.
도 2는, 도 1에 나타내는 적층 콘덴서(10)를 폭 방향 측면(12C 및 12D)에 대하여 평행으로 절단한 단면도이다. 도 2에 나타내는 바와 같이, 적층 콘덴서(10)의 제1 단자 전극(31) 및 제2 단자 전극(32)은, 각각, 기판측 전극 단자(13A 및 13B)를 개재하여 회로 기판(15) 상에 접속된다.
적층 콘덴서(10)는, 내층부(17) 및 외층부(19a 및 19b)를 가진다. 외층부(19a 및 19b)는, 내층부(17)의 양 단면에 인접하도록 위치한다.
내층부(17)에 있어서는, 제1 내층용 도체층(21) 및 제2 내층용 도체층(22)이 적층 방향(Z)에서 서로 중복되도록 유전체층(12a)을 개재하여 교대로 적층되어, 콘덴서의 내부 전극 회로가 형성되어 있다. 본 실시형태에서는, 유전체층(12a) 사이에 끼워지는 형태로 유전체 소체(12) 내에 3매씩의 제1 및 제2 내층용 도체층(21, 22)이 교대로 배치되어 있다. 한편, 이들 내층용 도체층(21, 22)의 재질로서는, 비(卑)금속 재료인 니켈, 니켈 합금, 구리 혹은 구리합금을 생각할 수 있을 뿐만 아니라, 이러한 금속을 주성분으로 하는 재료를 생각할 수 있다.
외층부(19a 및 19b)에 있어서는, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)이 적층 방향(Z)에서 중복되지 않도록 유전체층(12a)을 개재하여 적층되어 있다. 한편, 이들 외층용 도체층(23, 25)의 재질로서는, 전술한 내층용 도체층(21, 22)과 같은 것을 이용하면 된다.
제1 단자 전극(31)에는, 제1 내층용 도체층(21) 및 제1 외층용 도체층(23)이 접속되어 있다. 또한, 제2 단자 전극(32)에는, 제2 내층용 도체층(22) 및 제2 외층용 도체층(25)이 접속된다.
회로 기판(15) 측에 위치하는 외층부(19b)에 있어서는, 유전체층(12a)이 이 유전체층(12a)과 인접하는 한 쌍의 제1 외층용 도체층(23) 및 한 쌍의 제2 외층용 도체층(25)과 중복되는 영역에서 복수의 핀 홀 도체부(20)를 가진다. 이 복수의 핀 홀 도체부(20)는 이 유전체층(12a)과 인접하는 한 쌍의 제1 외층용 도체층(23)간 혹은 한 쌍의 제2 외층용 도체층(25)간을 적층 방향(Z)에서 서로 전기적으로 접속한다.
바람직하게, 제5 측면(12E)에 형성된 제1 단자 전극(31)과 제1 외층용 도체층(23)이, 제1 단자 전극(31)과 제1 외층용 도체층(23) 사이에 위치하는 유전체층(12a)이 가지는 복수의 핀 홀 도체부(20)에 의해 접속되어 있다. 또한, 바람직하게, 제5 측면(12E)에 형성된 제2 단자 전극(32)과 제2 외층용 도체층(25)이, 제2 단자 전극(32)과 제2 외층용 도체층(25) 사이에 위치하는 유전체층(12a)이 가지는 복수의 핀 홀 도체부(20)에 의해 접속된다.
제1 단자 전극(31)과 제1 외층용 도체층(23)이 복수의 핀 홀 도체부(20)에 의해 접속됨으로써, 제1 단자 전극(31)과 제1 외층용 도체층(23) 사이에서 전류를 분류할 수 있다. 마찬가지로, 제2 단자 전극(32)과 제2 외층용 도체층(25)이 복수의 핀 홀 도체부(20)에 의해 접속됨으로써, 제2 단자 전극(32)과 제2 외층용 도체층(25) 사이에서 전류를 분류할 수 있다. 그 결과, 적층 콘덴서(10) 전체의 ESL을 저감할 수 있다.
바람직하게, 적층 방향(Z)에 대하여 수직인 X 방향 및 Y 방향의 어느 방향에서도, 제5 측면(12E) 및 제6 측면(12F)에 있어서의 제1 단자 전극(31)의 폭이, 제1 외층용 도체층(23)의 폭보다 크다. 즉, XY 면에 있어서는, 제1 외층용 도체층(23)의 면 영역이, 제1 단자 전극(31)의 면 영역에 의해 완전히 피복되는 것이 바람직하다.
바람직하게, 적층 방향(Z)에 대하여 수직인 X 방향 및 Y 방향의 어느 방향에 서도, 제5 측면(12E) 및 제6 측면(12F)에 있어서의 제2 단자 전극(32)의 폭이, 제2 외층용 도체층(25)의 폭보다 크다. 즉, XY 면에 있어서는, 제2 외층용 도체층(25)의 면 영역이, 제2 단자 전극(32)의 면 영역에 의해 완전히 피복되는 것이 바람직하다.
외층부(19b)에서는, 유전체층(12a)에 있어서, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)과 중복되는 영역에만 핀 홀 도체부(20)가 형성되어 있다. 따라서, 제5 측면(12E)에 있어서, 제1 단자 전극(31)의 폭을 제1 외층용 도체층(23)의 폭보다 크게 함으로써, 제1 외층용 도체층(23) 및 이 제1 외층용 도체층(23)과 접속된 모든 핀 홀 도체부(20)가 제1 단자 전극(31)에 의해 피복된다. 마찬가지로, 제5 측면(12E)에 있어서, 제2 단자 전극(32)의 폭을 제2 외층용 도체층(25)의 폭보다 크게 함으로써, 제2 외층용 도체층(25) 및 이 제2 외층용 도체층(25)과 접속된 모든 핀 홀 도체부(20)가 제2 단자 전극(32)에 의해 피복된다. 그 결과, 유전체 소체(12)의 제5 측면(12E) 및 제6 측면(12F)에, 제1 외층용 도체층(23), 제2 외층용 도체층(25) 및 핀 홀 도체부(20)가 노출되는 것을 방지할 수 있다. 따라서, 적층 콘덴서(10)의 제조 공정에서, 핀 홀 도체부(20)로부터 콘덴서 내부로 수분, 도전재 등의 불순물이 침입하는 것을 방지할 수 있다.
도 3a 및 도 3b는, 각각 도 2에 나타내는 제1 내층용 도체층(21) 및 제2 내층용 도체층(22)을 적층 방향(Z)에서 관찰한 평면도이다. 도 3a 및 도 3b에 나타내는 바와 같이, 제1 내층용 도체층(21) 및 제2 내층용 도체층(22)은, 유전체 소체(12)의 길이 방향(X)을 따라 가늘고 길게 연장된다.
도 3a의 제1 내층용 도체층(21)은, 유전체층(12a)의 외형 형상에 맞춘 형상을 가지고, 유전체층(12a)의 주위 단부로부터 소정의 절연 스페이스 패턴(43)에 의해 떨어져 있는 본체 부분(21a)을 가진다. 이 내층용 도체층 본체 부분(21a)이 콘덴서의 일방의 전극을 구성하는 부분이다. 제1 내층용 도체층(21)은 이 본체 부분(21a)과 일체로 동일 평면상에 형성되고, 유전체 소체(12)의 서로 이웃하는 3개의 측면(제1 길이 방향 측면(12A), 제3 폭 방향 측면(12C), 제4 폭 방향 측면(12D))에 걸쳐 인출되는 제1 리드부(21L)를 더 가진다. 이 제1 리드부(21L)에서 제1 내층용 도체층(21)과 제1 단자 전극(31)이 접속되어 있다.
도 3b의 제2 내층용 도체층(22)은, 유전체층(12a)의 외형 형상에 맞춘 형상 을 가지고, 유전체층(12a)의 주위 단부로부터 소정의 절연 스페이스 패턴(44)에 의해 떨어져 있는 제2 내층용 도체층 본체 부분(22a)을 가진다. 이 제2 내층용 도체층 본체 부분(22a)이 콘덴서의 타방의 전극을 구성하는 부분이다. 제2 내층용 도체층(22)은 이 제2 내층용 도체층 본체 부분(22a)과 일체로 동일 평면상에 형성되고, 유전체 소체(12)의 서로 이웃하는 3개의 측면(제2 길이 방향 측면(12B), 제3 폭 방향 측면(12C), 제4 폭 방향 측면(12D))에 걸쳐 인출되는 제2 리드부(22L)를 더 가진다. 이 제2 리드부(22L)에서 제2 내층용 도체층(22)과 제2 단자 전극(32)이 접속되어 있다.
도 4는, 도 2의 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)을 적층 방향(Z)으로부터 관찰한 평면도이다. 도 4에 나타내는 바와 같이, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)은 유전체 소체(12)의 길이 방향(X)을 따라 가늘 고 길게 연장된다. 한편, 본 실시형태에 있어서는, 도 4에 나타내는 바와 같이, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)은 절연 스페이스 패턴(45)을 사이에 두고, 적층 방향(Z)에 수직인 동일 평면상에 배치되어 있다. 따라서, 동일 평면상에 배치된 제1 외층용 도체층(23)과 제2 외층용 도체층(25)은 통전되지 않는다.
한편, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)은, 적층 방향(Z)에서 서로 중복되지 않는 한, 반드시 동일 평면상에 위치하지 않아도 무방하다.
제1 외층용 도체층(23)은, 이 제1 외층용 도체층(23)과 일체로 동일 평면상에 형성되고, 유전체 소체(12)의 서로 이웃하는 3개의 측면(제1 길이 방향 측면(12A), 제3 폭 방향 측면(12C), 제4 폭 방향 측면(12D))에 걸쳐 인출되는 제3 리드부(23L)를 가진다. 제3 리드부(23L)에서 제1 외층용 도체층(23)은 제1 단자 전극(31)과 접속되어 있다.
제2 외층용 도체층(25)은, 이 제2 외층용 도체층(25)과 일체로 동일 평면상에 형성되고, 유전체 소체(12)의 서로 이웃하는 3개의 측면(제2 길이 방향 측면(12B), 제3 폭 방향 측면(12C), 제4 폭 방향 측면(12D))에 걸쳐 인출되는 제4 리드부(25L)를 가진다. 제4 리드부(25L)에 있어서, 제2 외층용 도체층(25)은, 제2 단자 전극(32)과 접속되어 있다.
도 4에 나타내는 바와 같이, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)에는, 이들 도체층과, 인접하는 유전체층(12a)이 중복되는 영역에서 복수의 핀 홀 도체부(20)가 접속되어 있다.
바람직하게, 핀 홀 도체부(20)의 핀 홀 지름은 1 ~ 10㎛이다. 또한, 바람직 하게, 핀 홀 도체부(20)의 핀 홀 지름이 핀 홀 도체부(20)를 형성하기 위해 핀 홀 내에 충전되는 도전재(금속 입자)의 입자 지름보다 크다.
핀 홀 지름을, 1 ~ 10㎛ 범위 내로 함으로써, 핀 홀 도체부(20)의 형성 공정에서 핀 홀 내에 도전재를 충분하고 또한 치밀하게 충전할 수 있다. 그 결과, 핀 홀 도체부(20)가 유전체층(12a)을 완전히 관통한다. 따라서, 유전체층(12a)에 인접하는 한 쌍의 제1 외층용 도체층(23)간 혹은 한 쌍의 제2 외층용 도체층(25)간을 전기적으로 접속할 수 있어 전류를 충분히 분류할 수 있다. 그 결과, 적층 콘덴서(10) 전체의 ESL을 저감할 수 있다.
바람직하게, 핀 홀 도체부(20)의 총 횡단면적이, 이 핀 홀 도체부(20)가 접속하는 제1 외층용 도체층(23) 또는 제2 외층용 도체층(25)의 총 면적에 대하여 30 ~ 50%이다. 한편, 핀 홀 도체부(20)의 총 횡단면적이란, 1개의 유전체층(12a)에 형성된 복수의 핀 홀 도체부(20)의 면적(적층 방향(Z)에 수직인 XY 면 방향의 면적)의 합계 값을 의미한다.
핀 홀 도체부(20)의 총 횡단면적(전류의 유로 단면적)을 상기 범위 내로 함으로써, 제1 외층용 도체층(23) 또는 제2 외층용 도체층(25) 사이에서 전류를 충분히 분류할 수 있어 적층 콘덴서(10) 전체 ESL을 충분히 저감할 수 있다. 또한, 외층부(19b)의 유전체층(12a)을 형성하는 외층용 그린 시트의 강도를 충분하게 할 수 있다.
바람직하게, 복수의 핀 홀 도체부(20)를 가지는 유전체층(12a)의 적층 방향(Z) 및 XY 평면 방향에 있어서, 복수의 핀 홀 도체부(20)가 무작위로 배치되어 있다.
유전체층(12a)에 있어서 무수한 핀 홀 도체부(20)를 무작위로 배치함으로써, 외층용 도체층간에서 전류를 여러 갈래에 걸쳐 다양한 방향으로 분류시킬 수 있다. 이것은, 핀 홀 도체부(20)에 비해 치수가 크고, 수가 한정된 쓰루 홀 도체부(홀 지름 50㎛ 정도) 등에 의해서는 얻을 수 없는 작용 효과이다. 또한, 유전체층(12a)에 있어서 무수한 핀 홀 도체부(20)를 무작위로 배치함으로써, 유전체층(12a)과, 이 유전체층에 인접하는 제1, 제2 외층용 도체층(23, 25)의 밀착 강도를 향상시킬 수 있다.
바람직하게, 도 4에 나타내는 바와 같이, 폭 방향(Y)에 있어서의 제3 리드부(23L)의 폭, 제4 리드부(25L)의 폭, 제1 단자 전극(31)의 길이, 및 제2 단자 전극(32)의 길이를, 각각, W3, W4, L3 및 L4로 한 경우에, W3 < L3 및 W4 < L4이다.
W3 < L3 및 W4 < L4로 함으로써, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)이 제3 폭 방향 측면(12C) 및 제4 폭 방향 측면(12D)으로 노출되는 것을 방지할 수 있다.
바람직하게, 폭 방향(Y)에 있어서의 제3 폭 방향 측면(12C) 및 제4 폭 방향 측면(12D)의 길이를 W0으로 한 경우에, 0.15 ≤ W3/W0 ≤ 0.45 및 0.15 ≤ W4/W0 ≤ 0.45이다.
W3/W0 및 W4/W0이 너무 작으면 각 단자 전극으로부터 각 외층용 도체층으로 분류되는 전류가 작아져, 콘덴서의 ESL을 저감하는 효과가 충분히 얻어지지 않는다. 또한, W3/W0 및 W4/W0이 너무 크면 각 외층용 도체층이 유전체 소체(12)의 측 면에 노출되거나, 혹은, 대향하는 제1 및 제2 외층용 도체층(23, 25)이 서로 접촉할 우려가 있다. 따라서, W3/W0 및 W4/W0을 상기 범위 내로 함으로써, 이러한 문제를 방지하고 적층 콘덴서(10)의 ESL을 저감할 수 있다.
이어서, 본 실시형태에 따른 적층 콘덴서(10)의 작용을 설명한다.
본 실시형태의 적층 콘덴서(10)에 있어서는, 도 2에 나타내는 바와 같이, 외층부(19a, 19b)에서, 각각 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)이 적층 방향(Z)에서 서로 중복되지 않도록 유전체층(12a)을 개재하여 적층되어 있다. 또한, 제1 외층용 도체층(23)과 제2 외층용 도체층(25)은 통전되지 않는다. 따라서, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)은 콘덴서에 있어서의 내부 전극으로서의 기능(축전 기능)을 가지지 않는 더미 전극이다.
여기서, 예를 들어, 제1 단자 전극(31)의 전위가 제2 단자 전극(32)에 대하여 높은 경우에는, 제1 단자 전극(31)으로부터 제1 외층용 도체층(23)에 대하여 전류가 분류된다. 동시에, 제2 외층용 도체층(25)으로부터 제2 단자 전극(32)을 향하여 전류가 흘러든다. 한편, 제2 단자 전극(32)의 전위가 제1 단자 전극(31)에 대하여 높은 경우에는, 제2 단자 전극(32)으로부터 제2 외층용 도체층(25)에 대하여 전류가 분류된다. 동시에, 제1 외층용 도체층(23)으로부터 제1 단자 전극(31)을 향하여 전류가 흘러든다.
본 실시형태에 따른 적층 콘덴서(10)에 있어서는, 상술한 어느 경우에도 단자 전극으로부터 더미 전극인 각 외층용 도체층을 향하여 전류가 분류되는 결과, 적층 콘덴서(10) 전체의 ESL을 경감할 수 있다.
또한, 적층 콘덴서(10)에 있어서는, 제1 단자 전극(31)이 제1 길이 방향 측면(12A), 제3 폭 방향 측면(12C), 제4 폭 방향 측면(12D)의 3측면에 걸쳐 형성되어 있다. 마찬가지로, 제2 단자 전극(32)이 제2 길이 방향 측면(12B), 제3 폭 방향 측면(12C), 제4 폭 방향 측면(12D)의 3측면에 걸쳐 형성되어 있다. 이와 같이, 각각 유전체 소체(12)의 3측면에 걸쳐 형성된 각 단자 전극에 대하여 각 외층용 도체층이 접속됨으로써, 각 단자 전극과 각 외층용 도체층 사이에 흐르는 전류의 유로 단면적이 커진다. 그 결과, 적층 콘덴서(10) 전체의 ESL을 경감할 수 있다.
또한, 외층부(19b)에 위치하는 유전체층(12)이, 이 유전체층(12a)과 인접하는 한 쌍의 제1 외층용 도체층(23)간 혹은 한 쌍의 제2 외층용 도체층(25)간을 적층 방향(Z)에서 서로 전기적으로 접속시키는 복수의 핀 홀 도체부(20)를 가진다. 그 결과, 핀 홀 도체부(20)를 개재하여 한 쌍의 제1 외층용 도체층(23)간 혹은 한 쌍의 제2 외층용 도체층(25)간에서 적층 방향(Z)으로 전류가 여러 갈래에 걸쳐 분류된다. 나아가, 외층부(19b)에 위치하는 모든 제1 외층용 도체층(23)간 혹은 모든 제2 외층용 도체층(25)간에 걸쳐 전류를 분류시킬 수 있다. 그 결과, 적층 콘덴서(10) 전체의 ESL을 더욱 경감할 수 있다.
도 5는, 상술한 내층부(17)의 제1 및 제2 내층용 도체층(21, 22) 및 외층부(19b)의 제1 및 제2 외층용 도체층(23, 25) 및 핀 홀 도체부(20)가 각각 가지는 기능을 회로도로 나타낸 것이다. 도 5에 나타내는 바와 같이, 도 2에 나타내는 내층부(17)는, 도 5에 나타내는 콘덴서 회로(17a)와, 콘덴서 회로(17a) 자체가 가지는 인덕턴스 성분(17b)으로 나타내어진다. 또한, 도 2에 나타내는 외층부(19b)에 있어서의 3개의 제1 외층용 도체층(23)은, 도 5에 나타내는 복수의 병렬 접속된 제1 인덕터 성분(23a)으로서 나타내어진다. 마찬가지로, 외층부(19b)에 있어서의 3개의 제2 외층용 도체층(25)은, 도 5에 나타내는 복수의 병렬 접속된 제2 인덕터 성분(25a)으로서 나타내어진다.
제1 단자 전극(31)에 제1 인덕터 성분(23a)을 접속시킴으로써, 제1 단자 전극 전체에 있어서의 인덕턴스를 감소시킬 수 있다. 마찬가지로, 제2 단자 전극(32)에 제2 인덕터 성분(25a)을 접속시킴으로써, 제2 단자 전극 전체에 있어서의 인덕턴스를 감소시킬 수 있다. 이와 같이 제1 및 제2 단자 전극(31, 32)이 가지는 단자 전극 전체의 인덕턴스를 감소시킴으로써, 적층 콘덴서(10) 전체에 있어서의 ESL을 감소시킬 수 있다.
또한, 제1 인덕터 성분(23a)에 대응하는 복수의 제1 외층용 도체층(23)은 서로 복수의 핀 홀 도체부(20)에 의해 접속되어 있다. 또한, 제2 인덕터 성분(25a)에 대응하는 복수의 제2 외층용 도체층(25)도 서로 복수의 핀 홀 도체부(20)에 의해 접속되어 있다. 그 결과, 모든 제1 외층용 도체층(23)간 혹은 모든 제2 외층용 도체층(25)간에 걸쳐서, 핀 홀 도체부(20)를 개재하여 전류를 분류시킬 수 있다. 그 결과, 제1 및 제2 단자 전극(31, 32)이 가지는 단자 전극 전체의 인덕턴스를 감소시켜, 적층 콘덴서(10) 전체의 ESL을 더욱 저감할 수 있다.
한편, 도 2에 나타내는 2개의 외층부(19a, 19b) 중 내층부(17)를 사이에 두고 회로 기판(15)의 반대 측에 위치하는 외층부(19a)에서는 전류가 흐르지 않는다. 따라서, 외층부(19a)는 ESL의 저감에 기여하지 않기 때문에 필수는 아니다.
본 실시형태에 있어서는, 외층부(19a, 19b)에 있어서, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)이 적층 방향(Z)에서 중복되지 않도록 유전체층(12a)을 개재하여 적층되어 있다. 따라서, 제1 단자 전극(31)으로부터 제1 외층용 도체층(23)에 대하여 전류가 분류되고, 제2 외층용 도체층(25)으로부터 제2 단자 전극(32)에 대하여 전류가 흘러든다. 혹은, 제2 단자 전극(32)으로부터 제2 외층용 도체층(25)에 대하여 전류가 분류되고, 제1 외층용 도체층(23)으로부터 제1 단자 전극(31)에 대하여 전류가 흘러든다. 이와 같이, 단자 전극으로부터 각 외층용 도체층으로 전류를 분류함으로써, 적층 콘덴서(10) 전체의 ESL을 경감할 수 있다.
본 실시형태에 있어서는, 외층부(19b)에 위치하는 유전체층(12a)이, 이 유전체층(12a)과 인접하는 한 쌍의 제1 외층용 도체층(23)간 혹은 한 쌍의 제2 외층용 도체층(25)간을 적층 방향(Z)에서 서로 전기적으로 접속시키는 복수의 핀 홀 도체부(20)를 가진다. 그 결과, 핀 홀 도체부(20)를 개재하여 한 쌍의 제1 외층용 도체층(23)간 혹은 한 쌍의 제2 외층용 도체층(25)간에서 적층 방향(Z)으로 전류가 여러 갈래에 걸쳐 분류된다. 나아가, 외층부(19b)에 위치하는 모든 제1 외층용 도체층(23)간 혹은 모든 제2 외층용 도체층(25)간에 걸쳐 전류를 분류시킬 수 있다. 그 결과, 적층 콘덴서(10) 전체의 ESL을 더욱 경감할 수 있다.
본 실시형태에 있어서는, 제1 단자 전극(31)이 제1 길이 방향 측면(12A), 제3 폭 방향 측면(12C) 및 제4 폭 방향 측면(12D)의 3측면에 걸쳐 형성되고, 제2 단자 전극(32)이 제2 길이 방향 측면(12B), 제3 폭 방향 측면(12C) 및 제4 폭 방향 측면(12D)의 3측면에 걸쳐 형성되어 있다. 이와 같이, 각각 유전체 소체(12)의 3측면에 걸쳐 형성된 각 단자 전극에 대하여 각 외층용 도체층이 접속됨으로써, 각 단자 전극과 각 외층용 도체층 사이에 흐르는 전류의 유로 단면적이 커진다. 그 결과, 적층 콘덴서(10) 전체의 ESL을 경감할 수 있다.
이와 같이, 본 실시형태에 따른 적층 콘덴서(10)에 따르면, 적층 콘덴서(10) 의 대폭적인 저ESL화가 도모되어, 전원 전압의 진동을 억제할 수 있게 되어, 디커플링 콘덴서 등으로 적합하게 이용될 수 있다.
(적층 콘덴서의 제조 방법)
이어서, 제1 실시 형태에 따른 적층 콘덴서(10)의 제조 방법에 대하여 설명한다. 한편, 본 실시 형태에 따른 적층 콘덴서(10)의 제조 방법은, 이하에 나타내는 방법으로 한정되지 않는다.
내층용 그린 시트의 형성
먼저, 지지 시트의 표면에, 그린 시트용 슬러리를 도포하여 내층용 그린 시트를 형성한다. 내층용 그린 시트는, 완성 후의 적층 콘덴서(10)(도 2)에 있어서, 내층부(17)의 유전체층(12a)이 된다.
내층용 그린 시트의 형성 방법은, 층을 균일하게 형성할 수 있는 방법이면 특별히 한정되지 않으며, 닥터 블레이드법, 노즐 코팅법 등을 들 수 있다. 한편, 형성 후의 그린 시트는 필요에 따라 건조시킨다.
그린 시트용 슬러리는, 주성분으로서, 티탄산칼슘, 티탄산스트론튬, 티탄산바륨 등의 세라믹 분체를 포함한다. 또한, 부성분으로서, 알칼리토류 금속, 전이 금속, 희토류 원소, 유리 조성물 등이 그린 시트용 슬러리에 포함된다. 이들 세라믹 분체 및 부성분과 용제, 분산제, 가소제, 바인더 등을 혼합하고, 이것을 분산 처리함으로써, 내층 그린 시트용 슬러리를 얻는다.
용제로서는, 특별히 한정되지 않으나, 글리콜류, 알코올, 케톤류, 에스테르류, 방향족류 등을 들 수 있다. 구체적으로, 테르피네올(terpineol), 알코올, 부틸칼비톨, 아세톤, 메틸에틸케톤(MEK), 톨루엔, 크실렌, 초산에틸, 스테아린산부틸, 이소보닐아세테이트 등이 이용된다.
분산제로서는, 특별히 한정되지 않으나, 말레인산계 분산제, 폴리에틸렌글리콜계 분산제, 아릴에테르 코폴리머 분산제가 예시된다.
가소제로서는, 특별히 한정되지 않으나, 프탈산에스테르, 아디핀산, 인산에스테르, 글리콜류 등을 들 수 있다.
바인더로서는, 특별히 한정되지 않으나, 아크릴 수지, 폴리비닐부티랄 등의 부티랄계 수지, 폴리비닐아세탈, 폴리비닐알코올, 폴리올레핀, 폴리우레탄, 폴리스티렌, 또는, 이들의 공중합체로 이루어지는 유기물질, 또는 에멀젼 등이 예시된다.
지지 시트의 재질은, 박리시의 적당한 유연성과 지지체로서의 강성을 가지는 것이면 특별히 한정되지 않으나, 통상, 폴리에틸렌테레프탈레이트(PET) 등의 폴리에스테르 필름 등이 이용된다.
외층용 그린 시트 및 핀 홀의 형성
이어서, 지지 시트의 표면에, 그린 시트용 슬러리를 도포하여 외층용 그린 시트를 형성한다. 외층용 그린 시트는 완성 후의 적층 콘덴서(10)에 있어서 외층 부(19b)의 유전체층(12a)이 된다.
외층용 그린 시트의 형성에 이용하는 원재료의 종류는, 상술한 내층용 그린 시트의 경우와 거의 마찬가지이다. 따라서, 이하에서는, 외층용 그린 시트의 형성법과 내층용 그린 시트의 형성법의 차이점에 대해서만 설명하고, 양자의 공통점에 관한 설명은 생략한다.
외층용 그린 시트에는, 후속 공정에서 핀 홀 도체부(20)를 형성하기 위한 핀 홀을 형성한다.
핀 홀의 형성법으로서는, 특별히 한정되지 않으며, 이하에 나타내는 방법을 들 수 있다.
예를 들면, 그린 시트용 슬러리의 주성분으로서, 내층용 그린 시트의 경우에 비해, 입경이 크고 형상이 거친 세라믹 분체(티탄산칼슘, 티탄산스트론튬, 티탄산바륨 등)를 이용한다. 그 결과, 그린 시트에 포함되는 세라믹 분체 사이에 미소한 틈, 즉 핀 홀이 형성된다.
혹은, 그린 시트용 슬러리에 포함되는 바인더, 용제 등의 조성, 이것들의 함유량을 조정함으로써, 그린 시트에 의도적으로 결함(구멍)을 형성해도 무방하다. 이 결함이 핀 홀로서 기능한다.
혹은, 내층용 그린 시트에 비해, 외층용 그린 시트의 두께를 얇게 해도 무방하다. 외층용 그린 시트의 두께를 얇게 함으로써, 그린 시트에 의도적으로 결함(구멍)을 형성한다. 이 결함이 핀 홀로서 기능한다.
바람직하게, 외층용 그린 시트에 형성되는 핀 홀 지름은 1 ~ 10㎛이다. 또 한, 바람직하게, 핀 홀 지름은 핀 홀 도체부를 형성하기 위해 핀 홀 내에 충전되는 도전재(금속 입자)의 입자 지름보다 크다.
본 실시 형태에서는, 핀 홀 지름을 1 ~ 10㎛ 범위 내로 함으로써, 상술한 문제를 방지하여, 적층 콘덴서(10) 전체의 ESL을 저감할 수 있다.
내층용 도체층의 형성
이어서, 내층용 그린 시트의 표면에, 내층용 전극 페이스트를 소정의 패턴상으로 도포하고, 소성 전의 제1 내층용 도체층(21)(도 3A) 및 제2 내층용 도체층(22)(도 3B)을 형성한다.
각 내층용 도체층의 형성 방법은, 층을 균일하게 형성할 수 있는 방법이면 특별히 한정되지 않으며, 예를 들어 내층용 전극 페이스트를 이용한 스크린 인쇄법 혹은 그라비아 인쇄법 등의 후막 형성 방법, 혹은 증착, 스퍼터링 등의 박막법이 예시된다. 한편, 형성 후의 내층용 도체층은 필요에 따라 건조시킨다.
내층용 전극 페이스트는, 도전재, 용제, 분산제, 가소제, 바인더, 첨가물 분말 등을 볼 밀 등으로 혼련하여 슬러리화함으로써 얻어진다.
도전재로서는, 특별히 한정되지 않으나, 통상, Cu, Cu 합금, Ni 또는 Ni 합금 등이나, Ag, Ag-Pd 합금, In-Ga 합금 등을 이용한다.
용제로서는, 특별히 한정되지 않으나, 테르피네올, 부틸칼비톨, 케로신, 아세톤, 이소보닐아세테이트 등을 들 수 있다.
분산제로서는, 특별히 한정되지 않으나, 말레인산계 분산제, 폴리에틸렌글리콜계 분산제, 아릴에테르 코폴리머 분산제가 예시된다.
가소제로서는, 특별히 한정되지 않으나, 프탈산에스테르, 아디핀산, 인산에스테르, 글리콜류 등을 들 수 있다.
바인더로서는, 특별히 한정되지 않으나, 아크릴 수지, 폴리비닐부티랄 수지, 폴리비닐아세탈 수지, 에틸셀룰로오스 수지 등을 들 수 있다.
첨가물 분말로서는, 그린 시트에 포함되는 세라믹 분체와 같은 조성을 가지는 공통재를 들 수 있다. 공통재는, 소성 과정에서 도전재의 소결을 억제한다.
외층용 도체층 및 핀 홀 도체부의 형성
이어서, 외층용 그린 시트의 표면에, 외층용 전극 페이스트를 소정의 패턴상으로 도포하고, 제1 외층용 도체층(23)(도 4) 및 제2 외층용 도체층(25)(도 4)을 형성한다. 이하에서는, 외층용 도체층의 형성법과 내층용 도체층의 형성법의 차이점에 대해서만 설명하고, 다른 설명은 생략한다.
각 외층용 도체층의 형성 방법은, 층을 균일하게 형성할 수 있는 방법이면 특별히 한정되지 않으나, 바람직하게, 외층용 전극 페이스트를 이용한 스크린 인쇄법 혹은 그라비아 인쇄법을 이용한다.
핀 홀을 가지는 외층용 그린 시트에, 도전재를 포함하는 외층용 전극 페이스트를 인쇄 도포함으로써, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)이 형성됨과 동시에, 핀 홀이 외층용 전극 페이스트(도전재)로 충전되어 핀 홀 도체부(20)도 형성된다. 즉, 본 실시 형태에 따른 적층 콘덴서의 제조 방법에 있어서는, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)의 형성과 핀 홀 도체부(20)의 형성을 동시에 행할 수 있다.
바람직하게, 외층용 전극 페이스트에 포함되는 도전재(금속 입자)의 입경이 핀 홀 지름보다 작다. 도전재의 입경을 핀 홀 지름보다 작게 함으로써, 핀 홀을 틈새 없이 충전하여, 외층용 그린 시트(이후의 유전체 층(12a))를 완전히 관통하는 핀 홀 도체부(20)를 형성할 수 있다.
한편, 형성 후의 각 외층용 도체층은, 필요에 따라 건조시킨다.
여백 패턴층의 형성
한편, 각 그린 시트의 표면에 각 도체층을 형성한 후(또는 그 전)에 각 그린 시트의 표면에서 각 도체층이 형성되어 있지 않은 여백 부분에 여백 패턴층용 페이스트를 도포하여, 각 도체층과 같은 두께를 가지는 여백 패턴층을 형성한다. 그 결과, 각 도체층과 각 그린 시트 사이의 단차를 해소할 수 있다.
여백 패턴층은, 각 도체층 혹은 각 그린 시트와 같은 방법에 의해 형성할 수 있다. 한편, 형성 후의 여백 패턴층은 필요에 따라 건조시킨다.
여백 패턴층용 페이스트로서는, 통상, 그린 시트용 페이스트와 같은 페이스트를 이용한다.
적층체의 형성
이어서, 제1 내층용 도체층(21) 및 제2 내층용 도체층(22)이 형성된 내층용 그린 시트(이하, 내층 적층체 유닛이라고 기술한다)로부터 지지 시트를 박리한다. 이어서, 내층 적층체 유닛을 복수개 적층한다. 적층에 있어서는, 일방의 내층 적층체 유닛에 있어서의 내층용 그린 시트가 타방의 내층 적층체 유닛에 있어서의 제1 내층용 도체층(21) 및 제2 내층용 도체층(22)의 표면에 접하도록, 복수의 내층 적 층체 유닛을 차례로 적층한다. 또한, 적층에 있어서는, 제1 내층용 도체층(21)과 제2 내층용 도체층(22)이 서로 중복되도록 내층용 적층체 유닛을 적층한다. 그 결과, 내층 적층부가 얻어진다. 내층 적층부는 완성 후의 적층 콘덴서(10)(도 2)에 있어서 내층부(17)가 된다.
이어서, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)이 형성된 외층용 그린 시트(이하, 외층 적층체 유닛이라고 기술한다)로부터 지지 시트를 박리한다. 이어서, 외층 적층체 유닛을 복수개 적층한다. 적층에 있어서는, 일방의 외층 적층체 유닛에 있어서의 외층용 그린 시트가 타방의 외층 적층체 유닛에 있어서의 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)의 표면에 접하도록, 복수의 외층 적층체 유닛을 차례로 적층한다. 또한, 적층에 있어서는, 제1 외층용 도체층(23)과 제2 외층용 도체층(25)이 서로 중복되지 않도록 외층용 적층체 유닛을 적층한다. 그 결과, 외층 적층부가 얻어진다. 외층 적층부는 완성 후의 적층 콘덴서(10)에 있어서 외층부(19b)(도 2)가 된다.
또한, 외층용 그린 시트가 핀 홀 도체부(20)를 갖지 않는 것 이외에는, 상술한 외층 적층부와 같은 구조를 가지는 더미 외층 적층부를 형성한다. 더미 외층 적층부는 완성 후의 적층 콘덴서(10)에 있어서 외층부(19a)(도 2)가 된다.
이어서, 내층 적층부에 있어서, 적층 방향(Z)에 대하여 수직인 양 단면에 외층 적층부 및 더미 외층 적층부를 적층하고, 또한 가열, 가압 처리를 행함으로써, 적층체를 형성한다.
그린 칩의 형성
이어서, 적층체를 소정 치수로 절단하여 그린 칩을 형성한다. 이어서, 얻어진 그린 칩을 고화(固化) 건조시킨 후 워터 배럴(water barrel) 등에 의해 그린 칩을 연마하여 그린 칩의 각부를 둥글게 라운드 처리(R)한다. 연마 후의 그린 칩은 세정하고, 건조시킨다.
유전체 소체의 형성
이어서, 그린 칩에 대하여, 탈바인더 처리, 소성 처리 및 어닐링 처리를 행함으로써, 유전체 소체(12)(도 1, 2)를 형성한다.
이어서, 얻어진 유전체 소체(12)에 대하여 연마 처리를 행한다. 이 연마 처리에 의해, 유전체 소체(12)의 제1 길이 방향 측면(12A), 제3 폭 방향 측면(12C) 및 제4 폭 방향 측면(12D)에 있어서, 소성 및 열처리에 의해 산화된 제1 내층용 도체층(21) 및 제1 외층용 도체층(23)의 단부를 제거하고, 산화되지 않은 금속 부분을 각 측면에 노출시킨다. 마찬가지로, 연마 처리에 의해, 유전체 소체(12)의 제2 길이 방향 측면(12B), 제3 폭 방향 측면(12C) 및 제4 폭 방향 측면(12D)에 있어서, 소성 및 열처리에 의해 산화된 제2 내층용 도체층(22) 및 제2 외층용 도체층(25)의 단부를 제거하여, 산화되지 않은 금속 부분을 각 측면에 노출시킨다.
연마 처리 후의 유전체 소체(12)는 세정하고, 건조시킨다.
단자 전극의 형성
이어서, 유전체 소체(12)의 제1 길이 방향 측면(12A), 폭 방향 측면(12C 및12D), 제5 측면(12E) 및 제6 측면(12F)의 5개의 측면에 걸쳐 제1 단자 전극(31)을 형성한다. 또한, 유전체 소체(12)의 제2 길이 방향 측면(12B), 폭 방향 측면(12C 및 12D), 제5 측면(12E) 및 제6 측면(12F)의 5개의 측면에 걸쳐 제2 단자 전극(32)을 형성한다.
각 단자 전극은, 통상, 하지층, 중간 도금층, 및 외측 도금층의 3층으로 구성된다.
먼저, 유전체 소체(12)에 대해서 하지층을 형성한다. 하지층은 유전체 소체(12)의 각 측면에 전극 페이스트막(Ag, Cu 등)을 도포하고, 이것에 그을림 처리를 행함으로써 형성된다.
이어서, 유전체 소체(12)에 형성된 하지층의 표면에 중간 도금층을 형성한다. 중간 도금층은 Ni 또는 Ni 합금막 등으로 구성되고, 무전해 도금법에 의해 형성된다.
이어서, 중간 도금층의 표면에 외측 도금층을 형성함으로써, 도 1, 2에 나타내는 적층 콘덴서(10)가 완성된다. 한편, 외측 도금층은 전해 도금법에 의해 형성되고, Sn 혹은 Sn 합금의 도금층으로 구성된다.
본 실시 형태에 따른 적층 콘덴서의 제조 방법은, 상술한 바와 같이, 핀 홀을 가지는 외층용 그린 시트에 외층용 전극 페이스트를 인쇄 도포함으로써, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)이 형성됨과 동시에, 핀 홀이 도전재 페이스트로 충전되어 핀 홀 도체부(20)도 형성된다. 즉, 본 실시 형태에 있어서는, 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)의 형성과, 핀 홀 도체부(20)의 형성을 동시에 행할 수 있다.
제2 실시형태
이어서, 본 발명의 제2 실시형태를 설명한다. 한편, 이하에서는, 제1 실시형태와 제2 실시형태에 공통되는 사항에 대해서는 설명을 생략하고, 양 실시형태의 상이점에 대해서만 설명한다.
도 6a에 나타내는 바와 같이, 본 실시형태에서는, 제1 내층용 도체층(21)의 제1 리드부에는 제1 길이 방향 측면(12A)을 따른 중앙 위치에 제1 단자 전극(31)과는 접속되지 않는 제1 스페이스 패턴(41)이 형성되어 있다. 이 때문에, 제1 리드부는, 제1 내층용 도체층(21)의 본체 부분(21a)으로부터 유전체 소체(12)에 있어서의 제1 길이 방향 측면(12A)과 폭 방향 측면(12C, 12D)이 교차하는 2개의 모서리부로 인출되는 한 쌍의 분기 리드 패턴(21b)을 가지게 된다.
유전체 소체(12)의 폭 방향(Y)의 길이를 W0으로 한 경우에, 제1 리드부의 분기 리드 패턴(21b)에 있어서의 폭 방향(Y)의 길이 W1은, W1/W0의 비가 0.15 ~ 0.45 범위, 바람직하게 0.25 ~ 0.40 범위에 있도록 결정된다.
또한, 유전체 소체(12)의 길이 방향(X)의 길이를 L0으로 한 경우에, 제1 스페이스 패턴(41)의 길이 방향 길이 L1은, L1/L0의 비가 0.2 ~ 0.5 범위, 바람직하게 0.3 ~ 0.45 범위에 있도록 결정된다.
본 실시형태에서, 제1 스페이스 패턴(41)은 유전체 소체(12)에 있어서의 제1 길이 방향 측면(12A)의 길이 방향(X)의 중앙 위치에 형성된다. 절연 스페이스 패턴(43)은, 소자 본체(12)에 있어서의 제2 길이 방향 측면(12B)과, 폭 방향 측면(12C, 12D)으로 연속하여 걸치도록 형성되고, 절연 스페이스 패턴(43)의 길이 방향의 양단부는 제1 리드부의 분기 리드 패턴(21b)에 접촉하고 있다. 본 실시형태에 서, 제1 내층용 도체층(21)의 평면 패턴은 유전체 소체(12)의 길이 방향(X)의 중간 위치를 지나는 중심선에 대하여 선대칭인 패턴이다.
제1 스페이스 패턴(41)의 스페이스 폭 W2는, 절연 스페이스(43)의 스페이스 폭(W5)과 동일한 정도이고, 바람직하게 100 ~ 200㎛ 정도이다. 이들 스페이스 폭 W2, W5이 너무 작으면 각 단자 전극(31 또는 32)과의 절연성이 불충분해질 우려가 있고, 너무 크면 본체 부분(21a)의 면적을 좁게 하여 콘덴서로서의 능력을 저하시킬 우려가 있다.
도 6b에 나타내는 바와 같이, 본 실시형태에서, 제2 내층용 도체층(22)의 제2 리드부에는, 제2 길이 방향 측면(12B)을 따른 중앙 위치에 제2 단자 전극(32)과는 접속되지 않는 제2 스페이스 패턴(42)이 형성되어 있다. 이 때문에, 제2 리드부는, 제2 내층용 도체층(22)의 본체 부분(22a)으로부터 유전체 소체(12)에 있어서의 제2 길이 방향 측면(12B)과 폭 방향 측면(12C, 12D)이 교차하는 2개의 모서리부로 인출되는 한 쌍의 분기 리드 패턴(22b)을 가지게 된다.
이 실시형태에서는, 제2 내층용 도체층(22a)의 패턴 형상이 제1 내층용 도체층(21a)을 XY 평면상에서 180도 회전시킨 패턴이며, 동일한 치수 관계(L0, L1, W1, W0, W2, W5)를 가진다.
상술한 치수 관계로부터, 2종류의 제1 및 제2 내층용 도체층(21 및 22)에 각각 형성되어 있는 분기 리드 패턴(21b 및 22b)은 유전체층(12A)의 적층 방향(Z)에 투영하여 서로 겹치지 않는 위치 관계가 되어 있다. 각각의 본체 부분(21a, 22a) 상호는 유전체층(12a)의 적층 방향(Z)에 투영하여 서로 겹쳐지고, 유전체층(12a)을 개재하여 콘덴서를 구성하고 있다.
이어서, 본 실시형태에 따른 적층 콘덴서(10)의 작용을 설명한다.
본 실시형태에 따른 적층 콘덴서(10)에 따르면, 복수의 유전체층이 적층되어 직방체 형상으로 형성되는 유전체 소체(12) 내에 각각 유전체 층 사이에 끼워지는 형태로 2종류의 내부 도체층(21, 22)이 교대로 배치되어 있다. 이들 2종류의 내부 도체층(21, 22)은 유전체층의 적층 방향에 투영하여 서로 겹치지 않는 위치 관계이며, 각각 유전체 소체(12)의 3개의 측면에 걸쳐 인출되는 구조로 되어 있다. 또한, 2개의 단자 전극(31, 32)이 각각 유전체 소체(12)의 3개의 측면에 걸쳐 유전체 소체(12)의 외측에 배치되어 있고, 2종류의 내부 도체층(21, 22) 중 어느 일방에 이들 2개의 단자 전극(31, 32)이 각각 접속되어 있다.
또한, 본 실시형태에 따른 적층 콘덴서(10)에서는, 제1 내층용 도체층(21)의 제1 리드부에 대하여 제1 스페이스 패턴(41)이 형성된다. 이 때문에, 제1 리드 부는, 제1 내층용 도체층(21)의 본체 부분(21a)으로부터 유전체 소체(12)에 있어서의 제1 길이 방향 측면(12A)과 폭 방향 측면(12C,12D)이 교차하는 2개의 모서리부에 걸쳐 인출되는 한 쌍의 분기 리드 패턴(21b)을 가지게 된다. 이 때문에, 각 제1 내층용 도체층(21)에서는, 각각의 분기 리드 패턴(21b)의 모서리부로부터 각각 대각선의 모서리부로 향하는 전류의 흐름이 형성되고, 이들 흐름이 제1 내층용 도체층(21)의 본체 부분(21a)에서 동일면 내에서 교차하게 된다.
또한 마찬가지로, 각 제2 내층용 도체층(22)에서는, 각각의 분기 리드 패턴(22b)의 모서리부로부터 각각 대각선의 모서리부로 향하는 전류의 흐름이 형성되 고, 이들 흐름이 제2 내층용 도체층(22)의 본체 부분(22a)에서 동일면 내에서 교차하게 된다.
그 결과, 전류가 교차하는 곳에서 자기장을 상쇄하는 작용이 발생하고, 이에 수반하여 적층 콘덴서(10) 자체가 가지는 기생 인덕턴스를 작게 할 수 있어, 등가 직렬 인덕턴스를 저감하는 효과가 생긴다.
또한, 본 실시형태에서는, 제1 단자 전극(31)과 제2 단자 전극(32)이 폭 방향(Y)으로 서로 마주 보기 때문에 단자간 거리가 짧아지며, 이 점에서도 저ESL화를 도모할 수 있다. 또한, 제1 및 제2 길이 방향 측면(12A, 12B)의 각각을 따라서, 제1 단자 전극(31) 및 제2 단자 전극(32)을 형성하기 때문에, 각 리드부에 스페이스 패턴(41, 42)을 형성하더라도 각 리드부의 분기 리드 패턴(21b, 22b)과 각 단자 전극(31, 32)의 접속 길이를 충분히 확보할 수 있다.
또한, 본 실시형태에서는, 2종류의 제1 및 제2 내부 도체층(21, 22)을 각각 유전체 소체(12) 내에 복수 배치함으로써, 정전 용량이 높아질 뿐만 아니라 자기장을 상쇄하는 작용이 더욱 커져, 인덕턴스가 보다 대폭으로 감소하여 ESL이 한층 저감된다.
제3 실시형태
이어서, 본 발명의 제3 실시형태를, 도 7a 내지 도 7d에 근거하여 설명한다. 한편, 이하에서는, 제1 및 2 실시형태와 제3 실시형태에 공통되는 사항에 대해서는 설명을 생략하고, 상술한 실시형태와 제3 실시형태의 상이점에 대해서만 설명한다.
본 실시형태에서는, 제2 실시형태에 있어서의 제2 내부 도체층(22)을, 도 7b 및 도 7d에 나타내는 제2 내층용 도체층(322) 및 도 7d에 나타내는 제2 내부 도체층(323)의 2종류로 바꾼 것 이외에는, 제1 실시형태와 마찬가지로 하여 적층 콘덴서를 구성하고 있다.
본 실시형태에서는, 도 7a에 나타내는 제2 실시형태와 같은 제1 내층용 도체층(21)의 아래에 유전체층(12a)을 개재하여 도 7b에 나타내는 제2 내층용 도체층(322)을 적층하고, 제2 내층용 도체층(322)의 아래에 유전체층(12a)을 개재하여 도 7c에 나타내는 제2 실시형태와 같은 제1 내층용 도체층(21)을 적층한다. 그리고, 그 제1 내층용 도체층(21)의 아래에 유전체층(12a)을 개재하여 도 7d에 나타내는 제2 내부 도체층(323)을 적층한다. 그 아래는 상술한 도 7a 내지 도 7d에 나타내는 도체층(21, 322, 21, 323)의 적층의 반복이 된다.
본 실시형태에서, 일방의 제2 내층용 도체층(322)은, 제2 실시형태에 있어서의 제2 내부 도체층의 본체 부분(22a)에 대응하는 내부 도체층 본체 부분(322a)과, 분기 리드 패턴(22b)에 대응하는 단일한 리드 패턴(322b)을 가진다. 단일한 리드 패턴(322b)은, 제2 길이 방향 측면(12B)과 제4 폭 방향 측면(12D)이 교차하는 모서리부에 위치하는 제2 단자 전극(32)에만 접속되어 있다.
단일한 리드 패턴(322b)만을 형성하기 위하여, 내부 도체층 본체 부분(322a)의 주위에는 리드 패턴(322b) 이외의 부분에서 연속하고 있는 절연 스페이스 패턴(344)을 형성하고 있다.
또한 타방의 제2 내부 도체층(323)은, 제2 실시형태에 있어서의 제2 내부 도체층의 본체 부분(22a)에 대응하는 내부 도체층 본체 부분(323a)과, 분기 리드 패 턴(22b)에 대응하는 단일한 리드 패턴(323b)을 가진다. 단일한 리드 패턴(323b)은 제2 길이 방향 측면(12B)과 제3 폭 방향 측면(12C)이 교차하는 모서리부에 위치하는 제2 단자 전극(32)에만 접속되어 있다.
단일한 리드 패턴(323b)만을 형성하기 위하여, 내부 도체층 본체 부분(323a)의 주위에는 리드 패턴(323b) 이외의 부분에서 연속하고 있는 절연 스페이스 패턴(345)을 형성하고 있다.
본 실시형태에 따른 적층 콘덴서에 있어서는, 제1 내부 도체층(21)에서 제2 실시형태와 마찬가지의 교차 전류가 흐를 것을 기대할 수 있다. 또한, 2종류의 제2 내층용 도체층(322 및 323)에서는, 각각 단일한 리드 패턴(322b 또는 323b)을 통과하는 대각선상의 전류의 흐름이 실현된다. 2종류의 제2 내층용 도체층(322 및 323)의 상호 간에서는 전류의 흐름이 교차한다.
따라서, 제2 실시형태와 비교하면, 제2 내층용 도체층(322 또는 323)의 각 동일면 내에서는 교차하는 전류가 형성되지 않지만, 제1 내부 도체층(21)에서는 제2 실시형태와 마찬가지의 교차 전류가 흐를 것을 기대할 수 있다. 그 결과, 제2 실시형태보다는 다소 떨어지지만, 거의 마찬가지의 작용 효과를 기대할 수 있다.
제4 실시형태
이어서, 본 발명의 제4 실시형태를 설명한다. 한편, 이하에서는, 상술한 실시형태와 제4 실시형태에 공통되는 사항에 대해서는 설명을 생략하고, 상술한 실시형태와 제4 실시형태의 상이점에 대해서만 설명한다.
본 실시형태에 있어서는, 도 8에 나타내는 바와 같이, 제1 외층용 도체 층(23)에는 제1 길이 방향 측면(12A)에 따른 위치에 제1 단자 전극(31)과는 접속되지 않는 제1 외층용 스페이스 패턴(80)이 형성되어 있어도 무방하다. 또한, 제2 외층용 도체층(25)에는 제2 길이 방향 측면(12B)에 따른 위치에 제2 단자 전극(32)과는 접속되지 않는 제2 외층용 스페이스 패턴(82)이 형성되어 있어도 무방하다.
제1 외층용 도체층(23) 및 제2 외층용 도체층(25)을 형성하는 공정에 있어서는, 통상 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)의 전극 패턴이 병진(竝進) 대칭적으로 다수 형성된 외층용 전극 시트를 그린 시트를 개재하여 적층한 후에 절단하는 공정이 필요하다. 이 적층체의 절단 후에 제1 외층용 스페이스 패턴(80) 및 제2 외층용 스페이스 패턴(82)이 소정 위치에 배치되어 있는가 확인함으로써, 개개의 제1 외층용 도체층(23) 및 제2 외층용 도체층(25)이 정확하게 잘렸는지 확인할 수 있고, 또한 적층 어긋남을 방지할 수 있다.
이와 같은 제4 실시형태에서도, 상술한 제1 실시형태와 마찬가지의 작용 효과를 발휘할 수 있다.
제5 실시형태
이어서, 본 발명의 제5 실시형태를 설명한다. 한편, 이하에서는, 제1 ~ 4 실시형태와 제5 실시형태에 공통되는 사항에 대해서는 설명을 생략하고, 상술한 실시형태와 제5 실시형태의 상이점에 대해서만 설명한다.
본 실시 형태에 있어서는, 도 9에 나타내는 바와 같이, 제1 단자 전극(31)이, 제1 길이 방향 측면(12A)과, 이 제1 길이 방향 측면(12A)에 인접하고 적층 방향(Z)에 대하여 수직인 제5 측면(12E) 및 제6 측면(12F)의 3측면에 걸쳐 형성되어 있다. 또한, 제2 단자 전극(32)이, 제2 길이 방향 측면(12B)과, 이 제2 길이 방향 측면(12B)에 인접하고 적층 방향(Z)에 대하여 수직인 제5 측면(12E) 및 제6 측면(12F)의 3측면에 걸쳐 형성되어 있다.
도 10a에 나타내는 바와 같이, 제1 내층용 도체층(21)은, 제1 내층용 도체층 본체 부분(21a)과, 이 본체 부분(21a)과 일체로 동일 평면상에 형성되고, 유전체 소체(12)의 제1 길이 방향 측면(12A)에만 인출되는 제1 리드부(21L)를 가진다. 이 제1 리드부(21L)를 개재하여 제1 내층용 도체층(21)과 제1 단자 전극(31)이 제1 길이 방향 측면(12A)에서 접속되어 있다.
도 10b에 나타내는 바와 같이, 제2 내층용 도체층(22)은, 제2 내층용 도체층 본체 부분(22a)과, 이 본체 부분(22a)과 일체로 동일 평면상에 형성되고, 유전체 소체(12)의 제2 길이 방향 측면(12B)에만 인출되는 제2 리드부(22L)를 가진다. 이 제2 리드부(22L)를 개재하여 제2 내층용 도체층(22)과 제2 단자 전극(32)이 제2 길이 방향 측면(12B)에서 접속되어 있다.
도 10c에 나타내는 바와 같이, 제1 외층용 도체층(23)은, 이 제1 외층용 도체층(23)과 일체로 동일 평면상에 형성되고, 유전체 소체(12)의 제1 길이 방향 측면(12A)에만 인출되는 제3 리드부(23L)를 가진다. 이 제3 리드부(23L)를 개재하여 제1 외층용 도체층(23)과 제1 단자 전극(31)이 제1 길이 방향 측면(12A)에서 접속되어 있다.
도 10c에 나타내는 바와 같이, 제2 외층용 도체층(25)은, 이 제2 외층용 도체층(25)과 일체로 동일 평면상에 형성되고, 유전체 소체(12)의 제2 길이 방향 측 면(12B)에만 인출되는 제4 리드부(25L)를 가진다. 이 제4 리드부(25L)를 개재하여 제2 외층용 도체층(25)과 제2 단자 전극(32)이 제2 길이 방향 측면(12B)에서 접속되어 있다.
이와 같은 제5 실시형태에서도, 상술한 제1 실시형태와 마찬가지의 작용 효과를 발휘할 수 있다.
제6 실시형태
이어서, 본 발명의 제6 실시형태를 설명한다. 한편, 이하에서는, 제1 ~ 5 실시형태와 제6 실시형태에 공통되는 사항에 대해서는 설명을 생략하고, 상술한 실시형태와 제6 실시형태의 상이점에 대해서만 설명한다.
본 실시형태에 있어서는, 도 11a 내지 도 11d에 나타내는 바와 같이, X방향에 있어서의 제1 측면(12A) 및 제2 측면(12B)의 길이 L0이 Y 방향에 있어서의 제3 측면(12C) 및 제4 측면(12D)의 길이 W0보다 작다. 이와 같은 경우에 있어서도, 제1 실시형태와 거의 마찬가지의 작용 효과를 기대할 수 있다.
한편, 도 11d에 나타내는 바와 같이, 제1 외층용 도체층(923)에는 제1 측면(12A)에 따른 위치에 제1 단자 전극(931)과는 접속되지 않는 제1 외층용 스페이스 패턴(980)이 형성되어 있어도 무방하다. 또한, 제2 외층용 도체층(925)에는 제2 측면(12B)에 따른 위치에 제2 단자 전극(932)과는 접속되지 않는 제2 외층용 스페이스 패턴(982)이 형성되어 있어도 무방하다.
한편, 본 발명은, 상술한 실시형태로 한정되는 것은 아니며, 본 발명의 범위 내에서 다양하게 변형할 수 있다.
예를 들어, 본 발명에 따른 적층 콘덴서에서, 내부 도체층의 적층 수는 특별히 한정되지 않으며, 수십 혹은 수백이어도 무방하다. 또한, 본 발명에서는, 제1 스페이스 패턴 및 제2 스페이스 패턴은 반드시 길이 방향을 따라 연속하지 않고, 단속적으로 형성해도 무방하다.
상술한 본 실시형태에 있어서는, 도 2에 나타내는 바와 같이, 유전체 소체(12)가 2개의 외층부(19a, 19b)를 가진다. 이 2개의 외층부 중, 내층부(17)를 사이에 두고 회로 기판(15)의 반대 측에 위치하는 외층부(19a)에서는 전류가 흐르지 않는다. 따라서, 외층부(19a)는 ESL의 저감에 기여하지 않기 때문에 필수는 아니다. 그러나, 유전체 소체(12)가 외층부(19a)를 가짐으로써, 외층부(19a)와 외층부(19b)가 내층부(17)를 사이에 두고 대칭적으로 위치한다. 즉, 유전체 소체(12)가 균형 잡힌 형상을 가질 수 있다. 그 결과, 유전체 소체(12)의 소성 시에, 유전체 소체(12)가 변형되는 것을 방지할 수 있다. 또한, 유전체 소체(12)가 외층부(19a)를 가짐으로써, 도 2의 적층 콘덴서(10)를 회로 기판(15)에 대하여 상하 반전시킨 경우에도 적층 콘덴서(10)를 기능시키는 것이 가능해진다.
상술한 실시 형태에서는, 외층 적층부 및 내층 적층부를 각각 개별적으로 제작하였으나, 외층 적층부를 형성한 후에 연속하여 내층 적층부를 형성해도 무방하다. 또한, 내층 적층부를 형성한 후에 연속하여, 또 하나의 외층 적층부를 형성해도 무방하다. 즉, 적층체를 형성하기 위한 그린 시트의 적층 공정은, 외층 적층부와 내층 적층부로 블록별로 구별하여 적층해도 무방하나, 이것들을 구별하지 않고 연속하여 행하여도 무방하다.
실시예
이어서, 본 발명을 더욱 구체적인 실시예에 근거하여 설명하지만, 본 발명은 이 실시예로 한정되지 않는다. 이 실시예에서는 임피던스 애널라이저를 사용해 S 파라미터로부터 임피던스로 환산하여, 이하의 각 콘덴서 시료의 ESL을 각각 구하였다.
먼저, 각 콘덴서 시료의 내용을 설명한다. 도 1에 나타내는 실시형태에 따른 2단자형 적층 콘덴서를 샘플 Ex1이라 하였다. 또한, 핀 홀 도체부(20)를 갖지 않는 것 이외에는 샘플 Ex1과 마찬가지로 하여 제조된 콘덴서를 샘플 Cex1로 하여 각 샘플의 ESL을 각각 구하였다.
그리고, 이 결과로서, 각 샘플의 임피던스 특성을 측정하였다. 그 결과를 도 12에 나타낸다. 도 12의 그래프에 나타내는 바와 같이, 고주파 측에서는 샘플 Ex1쪽이 샘플 Cex1보다 임피던스의 최소값이 작아지는 것이 확인되었다. 또한, ESL을 구한 결과, 샘플 Ex1에서는 ESL이 98pH이고, 샘플 Cex1에서는 ESL이 122pH였다. 즉, 본 발명의 실시형태에 의한 샘플 Ex1에서 ESL이 대폭 저감되는 것이 확인되었다.
한편, 이 ESL은,
Figure 112007070232881-pat00001
의 식으로부터 구해지는 것이며, f。은 자기 공진 주파수이고, C는 정전 용량이다.
여기서 이용한 각 시료의 치수로서는, 도 3, 4에 나타내는 치수에 있어서, L0=1.6㎜이고, W0이 0.8㎜이며, W1, W3, W4가 각각 0.25㎜이고, W5가 0.15㎜였다. 내층용 도체층의 적층 수는 합계 25층이고, 정전 용량은 0.1㎌였다.
도 1은 본 발명의 제1 실시형태에 따른 적층 콘덴서의 사시도이다.
도 2는 도 1에 나타내는 적층 콘덴서의 개략 단면도이다.
도 3a 및 도 3b는 각각 도 2에 나타내는 제1 내층용 도체층 및 제2 내층용 도체층의 평면도이다.
도 4는 도 2에 나타내는 제1 외층용 도체층 및 제2 외층용 도체층의 평면도이다.
도 5는 본 발명의 제1 실시형태에 따른 적층 콘덴서에 있어서의 내층부의 제1 및 제2 내층용 도체층, 외층부의 제1 및 제2 외층용 도체층 및 핀 홀 도체부가 각각 가지는 기능을 나타내는 회로도이다.
도 6a 및 도 6b는 각각 본 발명의 제2 실시형태에 따른 적층 콘덴서에 있어서의 제1 내층용 도체층 및 제2 내층용 도체층의 평면도이다.
도 7a 내지 도 7d는 각각 본 발명의 제3 실시형태에 따른 적층 콘덴서에 있어서의 제1 내지 제4 내층용 도체층의 평면도이다.
도 8은 본 발명의 제4 실시형태에 따른 적층 콘덴서에 있어서의 제1 및 제2 외층용 도체층의 평면도이다.
도 9는 본 발명의 제5 실시형태에 따른 적층 콘덴서의 사시도이다.
도 10a 및 도 10b는 각각 본 발명의 제5 실시형태에 따른 적층 콘덴서에 있어서의 제1 및 제2 내층용 도체층의 평면도이고, 도 10c는 본 발명의 제5 실시형태에 따른 적층 콘덴서에 있어서의 제1 및 제2 외층용 도체층의 평면도이다.
도 11a 및 도 11b는 각각 본 발명의 제6 실시형태에 따른 적층 콘덴서에 있어서의 제1 및 제2 내층용 도체층의 평면도이고, 도 11c 및 도 11d는 본 발명의 제6 실시형태에 따른 적층 콘덴서에 있어서의 제1 및 제2 외층용 도체층의 평면도이다.
도 12는 본 발명의 실시예 및 비교예에 따른 임피던스 특성을 나타내는 그래프이다.

Claims (19)

  1. 복수의 유전체층이 적층되어 형성되는 직방체 형상의 유전체 소체와,
    상기 유전체 소체에 있어서, 제1 내층용 도체층 및 제2 내층용 도체층이 적층 방향에서 서로 중복되도록 상기 유전체층을 개재하여 교대로 적층되고, 콘덴서의 내부 전극 회로가 형성되어 있는 내층부와,
    상기 유전체 소체에 있어서, 상기 적층 방향에 있어서의 상기 내층부의 양 단면의 적어도 어느 한 쪽에 인접하고, 제1 외층용 도체층 및 제2 외층용 도체층이 적층 방향에서 서로 중복되지 않도록 상기 유전체층을 개재하여 적층되어 있는 외층부와,
    상기 유전체 소체의 측면 중 적어도 상기 적층 방향에 대하여 평행한 제1 측면에 형성되고, 상기 제1 내층용 도체층 및 상기 제1 외층용 도체층과 접속되는 제1 단자 전극과,
    상기 유전체 소체의 측면 중 적어도 상기 제1 측면과 대향하는 제2 측면에 형성되고, 상기 제2 내층용 도체층 및 상기 제2 외층용 도체층과 접속되는 제2 단자 전극을 가지고,
    상기 외층부에 위치하는 상기 유전체층이, 이 유전체층과 인접하는 한 쌍의 상기 제1 외층용 도체층 혹은 한 쌍의 상기 제2 외층용 도체층과 중복되는 영역에서, 상기 유전체층과 인접하는 한 쌍의 상기 제1 외층용 도체층간 혹은 한 쌍의 상기 제2 외층용 도체층간을, 상기 적층 방향에서 서로 접속시키는 복수의 핀 홀 도체부를 가지고,
    상기 제1 단자 전극이, 상기 제1 측면과, 상기 유전체 소체의 측면 중 이 제1 측면에 인접하고 상기 적층 방향에 대하여 평행한 제3 및 제4 측면에 걸쳐 형성되고,
    상기 제2 단자 전극이, 상기 제2 측면과, 상기 유전체 소체의 측면 중 이 제2 측면에 인접하고 상기 적층 방향에 대하여 평행한 상기 제3 및 제4 측면에 걸쳐 형성되고,
    상기 제1 외층용 도체층이, 상기 제1 측면과 상기 제3 및 제4 측면에 걸쳐 인출되며, 상기 제1 측면을 따라 길게 직사각형상으로 형성되고,
    상기 제2 외층용 도체층이, 상기 제2 측면과 상기 제3 및 제4 측면에 걸쳐 인출되며, 상기 제2 측면을 따라 길게 직사각형상으로 형성되고,
    상기 제3 및 제4 측면에 있어서, 상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제1 외층용 도체층의 폭을 W3이라 하고,
    상기 제3 및 제4 측면에 있어서, 상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제2 외층용 도체층의 폭을 W4라 하고,
    상기 제3 및 제4 측면에 있어서, 상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제1 단자 전극의 길이를 L3이라 하고,
    상기 제3 및 제4 측면에 있어서, 상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제2 단자 전극의 길이를 L4라 한 경우에,
    W3 < L3 및 W4 < L4이고,
    상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제3 및 제4 측면의 길이를 W0이라 한 경우에,
    0.15 ≤ W3/W0 ≤ 0.45 및 0.15 ≤ W4/W0 ≤ 0.45인 것을 특징으로 하는 적층 콘덴서.
  2. 제1항에 있어서,
    상기 핀 홀 도체부의 핀 홀 지름은 1 ~ 10㎛이고,
    상기 핀 홀 도체부의 총 횡단면적이, 이 핀 홀 도체부가 접속하는 상기 제1 외층용 도체층 또는 제2 외층용 도체층의 면적에 대하여 30 ~ 50%인 것을 특징으로 하는 적층 콘덴서.
  3. 제1항에 있어서,
    복수의 상기 핀 홀 도체부를 가지는 상기 유전체층의 상기 적층 방향 및 이 적층 방향에 대하여 수직인 평면 방향에 있어서, 복수의 상기 핀 홀 도체부가 무작위로 배치되어 있는 것을 특징으로 하는 적층 콘덴서.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 단자 전극이, 상기 제1 측면과, 상기 유전체 소체의 측면 중 이 제1 측면에 인접하고 상기 적층 방향에 대하여 수직인 제5 측면 및/또는 제6 측면에 걸쳐 형성되고,
    상기 제2 단자 전극이, 상기 제2 측면과, 상기 유전체 소체의 측면 중 이 제2 측면에 인접하고 상기 적층 방향에 대하여 수직인 상기 제5 측면 및/또는 제6 측면에 걸쳐 형성되어 있는 것을 특징으로 하는 적층 콘덴서.
  6. 제5항에 있어서,
    상기 제5 측면 및/또는 상기 제6 측면에 형성된 상기 제1 단자 전극과 상기 제1 외층용 도체층이, 이 제1 단자 전극과 이 제1 외층용 도체층 사이에 위치하는 상기 유전체층이 가지는 복수의 상기 핀 홀 도체부에 의해 접속되고,
    상기 제5 측면 및/또는 상기 제6 측면에 형성된 상기 제2 단자 전극과 상기 제2 외층용 도체층이, 이 제2 단자 전극과 이 제2 외층용 도체층 사이에 위치하는 상기 유전체층이 가지는 복수의 상기 핀 홀 도체부에 의해 접속되는 것을 특징으로 하는 적층 콘덴서.
  7. 제1항에 있어서,
    상기 제1 내층용 도체층이, 상기 유전체 소체의 상기 제1 측면과 상기 제3 및 제4 측면에 걸쳐 인출되고, 상기 제1 단자 전극에 접속되는 제1 리드부를 가지고,
    상기 제2 내층용 도체층이, 상기 유전체 소체의 상기 제2 측면과 상기 제3 및 제4 측면에 걸쳐 인출되고, 상기 제2 단자 전극에 접속되는 제2 리드부를 가지는 것을 특징으로 하는 적층 콘덴서.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제5항에 있어서,
    상기 적층 방향에 대하여 수직인 방향에 있어서, 상기 제5 측면 및/또는 제6 측면에 있어서의 상기 제1 단자 전극의 폭이, 상기 제1 외층용 도체층의 폭보다 크고,
    상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서, 상기 제5 측면 및/또는 제6 측면에 있어서의 상기 제2 단자 전극의 폭이, 상기 제2 외층용 도체층의 폭보다 큰 것을 특징으로 하는 적층 콘덴서.
  12. 제1항에 있어서,
    상기 제1 내층용 도체층에는, 상기 제1 측면에 따른 위치에, 상기 제1 단자 전극과는 접속되지 않는 제1 스페이스 패턴이 형성되어 있는 것을 특징으로 하는 적층 콘덴서.
  13. 제1항에 있어서,
    상기 제1 외층용 도체층에는, 상기 제1 측면에 따른 위치에, 상기 제1 단자 전극과는 접속되지 않는 제1 외층용 스페이스 패턴이 형성되어 있는 것을 특징으로 하는 적층 콘덴서.
  14. 제1항에 있어서,
    상기 제2 외층용 도체층에는, 상기 제2 측면에 따른 위치에, 상기 제2 단자 전극과는 접속되지 않는 제2 외층용 스페이스 패턴이 형성되어 있는 것을 특징으로 하는 적층 콘덴서.
  15. 제1항에 있어서,
    상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제1 및 제2 측면의 길이가, 상기 유전체층의 상기 적층 방향에 대하여 수직인 방향에 있어서의 상기 제3 및 제4 측면의 길이보다 큰 것을 특징으로 하는 적층 콘덴서.
  16. 제1항에 기재된 적층 콘덴서를 제조하는 방법으로서,
    내층용 그린 시트를 형성하는 공정과,
    상기 제1 내층용 도체층 및 상기 제2 내층용 도체층을 형성하는 공정과,
    복수의 핀 홀을 가지는 외층용 그린 시트를 형성하는 공정과,
    복수의 상기 제1 외층용 도체층 및 상기 제2 외층용 도체층을 형성하는 공정과,
    복수의 상기 핀 홀을 도전재로 충전하여 복수의 상기 핀 홀 도체부를 형성하는 공정과,
    복수의 상기 제1 외층용 도체층 및 상기 제2 외층용 도체층을, 상기 적층 방향에서 서로 중복되지 않도록, 상기 외층용 그린 시트를 개재해 적층하여, 외층 적층부를 형성하는 공정과,
    상기 제1 내층용 도체층 및 상기 제2 내층용 도체층을, 상기 적층 방향에서 서로 중복되도록 상기 내층용 그린 시트를 개재해 교대로 적층하여, 내층 적층부를 형성하는 공정과,
    상기 내층 적층부에 있어서의 상기 내층용 그린 시트의 적층 방향의 양 단면 중 어느 한 면에 적층된 상기 외층 적층부를 가지는 적층체를 소정 치수로 절단하여 그린 칩을 형성하는 공정과,
    상기 그린 칩을 소성하여 상기 유전체 소체를 형성하는 공정과,
    상기 유전체 소체 본체에 상기 제1 단자 전극 및 상기 제2 단자 전극을 형성하는 공정을 가지는 것을 특징으로 하는 적층 콘덴서의 제조 방법.
  17. 제16항에 있어서,
    상기 핀 홀 도체부는, 상기 제1 외층용 도체층 또는 상기 제2 외층용 도체층을 상기 외층용 그린 시트의 표면에 적층하여 형성할 때에 동시에 형성되는 적층 콘덴서의 제조 방법.
  18. 제16항에 있어서,
    상기 외층 적층부를 형성한 후에 연속하여 상기 내층 적층부를 형성하는 것을 특징으로 하는 적층 콘덴서의 제조 방법.
  19. 제16항에 있어서,
    상기 내층 적층부를 형성한 후에 연속하여 상기 외층 적층부를 형성하는 것을 특징으로 하는 적층 콘덴서의 제조 방법.
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