KR101994710B1 - 적층 세라믹 커패시터 - Google Patents

적층 세라믹 커패시터 Download PDF

Info

Publication number
KR101994710B1
KR101994710B1 KR1020130042957A KR20130042957A KR101994710B1 KR 101994710 B1 KR101994710 B1 KR 101994710B1 KR 1020130042957 A KR1020130042957 A KR 1020130042957A KR 20130042957 A KR20130042957 A KR 20130042957A KR 101994710 B1 KR101994710 B1 KR 101994710B1
Authority
KR
South Korea
Prior art keywords
crack
length
layer
guide layer
ceramic body
Prior art date
Application number
KR1020130042957A
Other languages
English (en)
Other versions
KR20140125151A (ko
Inventor
임진형
이교광
장태진
김두영
정해석
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020130042957A priority Critical patent/KR101994710B1/ko
Publication of KR20140125151A publication Critical patent/KR20140125151A/ko
Application granted granted Critical
Publication of KR101994710B1 publication Critical patent/KR101994710B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/14—Protection against electric or thermal overload
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 발명은 적층 세라믹 커패시터에 관한 것으로, 외부의 충격 등에 의한 본체 내부의 크랙의 전파경로를 유도하기 위하여, 세라믹 본체; 상기 세라믹 본체의 양 측단에 구비된 한 쌍의 외부전극단자; 상기 세라믹 본체의 중심부에 소정간격을 두고 적층되되, 일단은 상기 외부전극단자 중 어느 하나와 연결되고 타단은 반대편의 외부전극단자와 소정간격(L1) 이격된 복수의 내부전극층; 및 상기 세라믹 본체의 상단부와 하단부 중 적어도 한 곳에 소정간격을 두고 적층되되, 상기 세라믹 본체의 양 측단 중 적어도 한 측단에 형성된 크랙확산방지층, 크랙유도층, 크랙가이드층;을 포함하고, 하기의 수학식 1을 만족하는 적층 세라믹 커패시터를 제시한다.
[수학식 1]
Figure 112013033966689-pat00016

(n3는 상기 크랙가이드층의 길이, L2는 n3에서 L1을 뺀 값, a1은 크랙확산방지층의 길이(n1)에서 n3를 뺀 값, a2는 n3에서 크랙유도층의 길이(n2)를 뺀 값)

Description

적층 세라믹 커패시터{MULTILAYER CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것으로, 보다 상세하게는 내부에 크랙방지부재가 구비된 적층 세라믹 커패시터적층 세라믹 커패시터에 관한 것이다.
일반적으로 커패시터, 인턱터, 압전체 소자, 바리스터, 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부전극층 및 상기 내부전극층과 접속되도록 세라믹 본체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 세라믹 시트, 일 세라믹 시트을 사이에 두고 대향 배치되는 내부전극층, 상기 내부전극층에 전기적으로 접속된 외부전극단자를 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
공개된 대한민국 특허출원 공개공보 제 10-2011-0122008호를 참조하면, 일반적으로 적층 세라믹 커패시터의 제조방법은 세라믹 그린시트를 제조하고, 세라믹 그린시트 상에 도전성 페이스트를 인쇄하여 내부전극층을 형성한다. 내부전극층이 형성된 세라믹 그린시트를 수십 내지 수백층 까지 겹쳐 쌓아 올려 그린 세라믹 적층체를 만든다. 이 후 그린 세라믹 적층체를 고온 및 고압으로 압착하여 딱딱한 그린 세라믹 적층체를 만들고, 절단 공정을 거쳐 그린 칩을 제조한다. 이후 그린 칩을 가소, 소성, 연마하고, 외부전극을 형성하여 적층 세라믹 커패시터를 완성한다.
그러나, 이와 같이 제조된 적층 세라믹 커패시터에서 금속으로 이루어진 내부전극층은, 세라믹 물질에 비하여 수축 및 팽창하기가 쉽고, 이러한 열팽창 계수의 차이에 의한 응력은 세라믹 적층체에 작용하여 크랙이 발생할 수 있다.
또한, 세라믹 본체를 구성하는 세라믹 재료로서 유전율이 비교적 높은 티탄산바륨 등의 강유전체 재료가 일반적으로 이용되고 있는데, 이러한 강유전체 재료의 경우 압전성 및 전왜성을 갖기 때문에 전계가 가해질 경우 응력 및 기계적 변형에 의한 진동으로 인하여 크랙이 발생할 수 있다.
그리고, 적층 세라믹 커패시터는 배선기판에 실장된 상태로 사용되는데, 배선기판에 형성된 도전랜드와 솔더링(soldering)하여 적층 세라믹 커패시터의 외부전극이 전기적으로 접속된다. 적층 세라믹 커패시터를 배선기판에 솔더링에 의해 실장하거나, 적층 세라믹 커패시터가 실장된 배선기판을 절단하면, 적층 세라믹 커패시터에 열 충격 및 전단응력이 가해진다. 이러한 열 충격 및 전단응력에 의해 크랙이 발생할 수 있다.
최근 적층 세라믹 커패시터의 소형화 및 대용량화에 따라 세라믹 적층체의 박막화 및 다층화가 시도되고 있으며, 이러한 박막화 및 다층화에 따라 크랙 발생빈도가 증가하고 있어 이의 개선에 대한 필요성이 절실히 요구되고 있다.
대한민국 특허출원 공개공보 제 10-2011-0122008호
본 발명은 세라믹 본체에 크랙방지부재를 내설하여 보다 효과적으로 크랙의 발생율을 억제하고 크랙이 발생하더라도 그 전파경로를 유도하여 내부전극층으로 도달되지 않게 함으로써 제품의 신뢰성, 안정성이 보장되는 적층 세라믹 커패시터를 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 세라믹 본체; 상기 세라믹 본체의 양 측단에 구비된 한 쌍의 외부전극단자; 상기 세라믹 본체의 중심부에 소정간격을 두고 적층되되, 일단은 상기 외부전극단자 중 어느 하나와 연결되고 타단은 반대편의 외부전극단자와 소정간격(L1) 이격된 복수의 내부전극층; 및 상기 세라믹 본체의 상단부와 하단부 중 적어도 한 곳에 소정간격을 두고 적층되되, 상기 세라믹 본체의 양 측단 중 적어도 한 측단에 형성된 크랙확산방지층, 크랙유도층, 크랙가이드층;을 포함하고, 하기의 수학식 1을 만족하는 적층 세라믹 커패시터를 제공한다.
Figure 112013033966689-pat00001
(n3는 상기 크랙가이드층의 길이, L2는 n3에서 L1을 뺀 값, a1은 크랙확산방지층의 길이(n1)에서 n3를 뺀 값, a2는 n3에서 크랙유도층의 길이(n2)를 뺀 값)
여기서, 상기 크랙가이드층의 상부에 상기 크랙유도층이 적층되고, 상기 크랙유도층의 상부에 상기 크랙확산방지층이 적층되는, 적층 세라믹 커패시터를 제공한다.
또한, 상기 한 쌍의 외부전극단자 중 상기 내부전극층과 이격된 외부전극단자와 상기 내부전극층 사이의 소정간격(L1)과, 상기 크랙가이드층의 길이(n3)는 하기의 수학식 2를 만족하는 적층 세라믹 커패시터를 제공한다.
Figure 112013033966689-pat00002
또한, 상기 크랙유도층의 길이(n2)와, 상기 크랙확산방지층의 길이(n1)는 하기의 수학식 3을 만족하는 적층 세라믹 커패시터를 제공한다.
Figure 112013033966689-pat00003
또한, 상기 크랙가이드층의 길이(n3)와, 크랙유도층의 길이(n2)는 하기의 수학식 4를 만족하는 적층 세라믹 커패시터를 제공한다.
Figure 112013033966689-pat00004
본 발명에 따른 적층 세라믹 커패시터에 의하면, 외부의 충격, 재료간의 열팽창 계수의 차이, 가공 도중의 열 변형 등에 의한 적층 세라믹 커패시터 내부로의 크랙 발생을 억제하고, 크랙의 전파경로를 세라믹 본체의 하단부로 유도하여 크랙이 내부전극층으로 도달하는 것을 방지할 수 있다.
도 1은 본 발명에 따른 적층 세라믹 커패시터의 사시도.
도 2는 본 발명에 따른 적층 세라믹 커패시터의 단면도.
도 3 내지 도 8은 본 발명에 포함된 크랙확산방지층, 크랙유도층, 크랙가이드층의 길이에 따른 크랙의 전파경로를 설명하기 위한 도면.
도 9는 L1/n3에 따른 특성값 변화를 나타낸 그래프.
도 10은 n2/n1에 따른 특성값 변화를 나타낸 그래프.
도 11은 n3/n2에 따른 특성값 변화를 나타낸 그래프.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 배제하지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명에 따른 적층 세라믹 커패시터의 사시도이고, 도 2는 본 발명에 따른 적층 세라믹 커패시터의 단면도이다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니고, 예컨대, 본 발명의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다.
도 1 및 도 2를 참조하면, 본 발명에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(110)와 상기 세라믹 본체(110)의 양 측단에 구비된 한 쌍의 외부전극단자(120)를 포함할 수 있다.
상기 세라믹 본체(110)는 예를 들어, 티탄산 바륨(TiBa1)과 같은 강유전체 재료로 구성된 세라믹 시트가 복수 개 적층, 가압된 후 소결 공정을 통해 완성되는 것으로, 인접하는 세라믹 시트 사이는 그 경계를 구별할 수 없을 정도로 일체화되어 있다. 이에 따라 도면 상에서도 각각의 세라믹 시트의 구별없이 일체로 도시하였음을 미리 밝혀둔다.
상기 세라믹 본체(110)는 위치별로 상단부와 하단부, 그리고 상기 상,하단부 사이의 중심부로 구분될 수 있고, 상기 중심부에는 복수의 내부전극층(111)이 소정간격, 즉 일 세라믹 시트를 사이에 두고 적층되어 있다.
상기 내부전극층(111)은 금속 페이스트를 소결시킨 금속 박막으로 이루어지며, 금속 페이스트로서는, 예컨대 Ni, Pd, Ag-Pd, Cu와 같은 금속 재료를 주성분으로 하는 것이 사용되고 있다.
상기 내부전극층(111)은 층간 방향을 달리하면서 상기 한 쌍의 외부전극단자(120)와 교대로 연결될 수 있다.
예를 들어, 홀수층의 내부전극층(111)은 상기 한 쌍의 외부전극단자(120) 중 어느 한쪽의 외부전극단자(120)와 연결되어 (+)극성이 부여될 수 있고, 짝수층의 내부전극층(111)은 나머지 다른 한쪽의 외부단자(120)와 연결되어 (-)극성이 부여될 수 있다. 물론, 반대의 배열로 연결되어 홀수층의 내부전극층(111)에 (-)극성이 부여되고 짝수층의 내부전극층(111)에 (+)극성이 부여될 수도 있다.
이때, 상기 한 쌍의 외부전극단자(120) 중 어느 한쪽의 외부전극단자(120)와 연결되는 내부전극층(111)의 일단은 상기 세라믹 본체(110)의 측단면에 노출되어 외부전극단자(120)와 접합하게 되고, 타단은 나머지 반대편의 외부전극단자(120)와 소정간격(L1)을 두고 이격된다.
본 발명의 특징은 상기 세라믹 본체(110)의 상단부와 하단부 중 적어도 한 곳에 소정간격을 두고 적층된 크랙확산방지층(112), 크랙유도층(113), 크랙가이드층(114)에 있다. 여기서는 도면의 명료화를 위해 상기 세라믹 본체(110)의 하단부에 상기 크랙확산방지층(112), 크랙유도층(113), 크랙가이드층(114)이 내설된 상태를 도시하였다.
상기 크랙확산방지층(112), 크랙유도층(113), 크랙가이드층(114)은 상기 세라믹 본체(110)의 양 측단 중 적어도 어느 하나의 측단에 구비될 수 있고, 상기 크랙가이드층(114)의 상부에 상기 크랙유도층(113), 상기 크랙유도층(113)의 상부에 상기 크랙확산방지층(112)이 차례로 적층될 수 있다.
그리고, 상기 크랙확산방지층(112)의 길이를 n1, 크랙유도층(113)의 길이를 n2, 상기 크랙가이드층(114)의 길이를 n3라 하면 이하의 수학식 1을 만족할 수 있다.
[수학식 1]
Figure 112013033966689-pat00005
여기서, L2는 n3에서 L1을 뺀 값이고, a1는 n1에서 n3를 뺀 값, 그리고 a2는 n3에서 n2를 뺀 값을 의미한다.
상기의 수학식 1에 따른 상기 크랙확산방지층(112)과 크랙유도층(113), 그리고 크랙가이드층(114)의 상관관계는 실험을 통해 얻어진 것으로, 이와 다르게 설계된 구조에 따른 크랙의 전파경로를 살펴보면 다음와 같다.
도 3 내지 도 7은 실험을 통해 상기 크랙확산방지층(112)의 길이(n1), 크랙유도층(113)의 길이(n2), 크랙가이드층(114)의 길이(n3)간의 상관관계에 따른 크랙의 전파경로를 나타낸 것으로, 먼저, 도 3 및 도 4처럼 n3값이 L1값과 같거나 작은 경우 크랙이 수직방향으로 전파되어 내부전극층(111)에 도달하는 것을 확인할 수 있다. 특히, 도 4처럼 n3값이 L1값보다 작은 경우에는 상기 크랙확산방지층(112), 크랙유도층(113), 크랙가이드층(114)이 크랙방지부재로서의 기능을 전혀 수행하지 못하여 크랙이 보다 길게 진행되는 것을 알 수 있다.
그리고, 도 5처럼 n3값이 L1값보다 크더라도 n3값이 n1,n2값과 동일하여 a1,a2값이 0인 경우, 크랙이 사선 방향으로 전파되어 내부전극층(111)까지 도달하는 것을 확인할 수 있다.
그러나, 도 6 및 도 7과 같이 n3값이 L1값 보다 크고, n1값이 n3값보다 커서 a1값이 0이 아니거나(도 6), 상기 수학식 1처럼 L2값이 a1값보다 큰 경우에는(도 7) 크랙이 수직방향으로 전파되는 것이 억제됨을 확인알 수 있다.
다만, 이러한 경우에도 크랙이 상기 내부전극층(111)의 배열 방향과 평행한 수평방향으로 진행하므로 보다 안정적인 설계가 필요하다. 이에 따라, n2값을 n3값보다 작게 하여 상기 수학식 1처럼 a2값이 0이 되지 않게 설계하면, 도 8처럼 크랙이 상기 크랙유도층(113)이 있는 내부쪽으로 유도되는 것을 확인할 수 있다.
한편, 보다 세밀한 제어를 위해 L1값과 n3값의 관계가 하기의 수학식 2를 만족하도록 설계할 수 있다.
[수학식 2]
Figure 112013033966689-pat00006
아래 표 1은 L1/n3에 따른 특성값을 나타낸 표이고 도 9는 이를 그래프로 나타낸 것으로, L1/n3값이 클수록 크랙의 발생율은 줄고 커패시터의 전체 용량은 증가하지만, 그만큼 비용이 상승하는 등의 사이드 효과(side effect)가 존재하므로, L1/n3은 상기 수학식 2의 수치범위를 만족하도록 설계하는 것이 바람직하다.
Figure 112013033966689-pat00007
그리고, n2값과 n1의 관계는 하기의 수학식 3을 만족하도록 설계할 수 있다.
[수학식 3]
Figure 112013033966689-pat00008
아래 표 2는 n2/n1에 따른 크랙의 발생율과 크래의 내부침투율을 나타낸 표이고, 도 10은 이를 그래프로 표시한 것으로, n2/n1이 1 이상이 되면 발생된 크랙의 경로를 상기 크랙유도층(113)으로 유도되기 어려워 크랙의 내부침투율이 증가하게 되고, 반대로 n2/n1이 0.5 이하가 되면 그만큼 크랙의 발생율이 증가하게 되므로, n2/n1은 상기 수학식 3의 수치범위를 만족하도록 설계하는 것이 바람직하다.
Figure 112013033966689-pat00009
그리고, n3값과 n2의 관계는 하기의 수학식 4를 만족하도록 설계할 수 있다.
[수학식 4]
Figure 112013033966689-pat00010
아래 표 3은 n3/n2에 따른 크랙의 발생율과 한계 길이를 나타낸 표이고, 도 11은 이를 그래프로 표시한 것이다. 여기서, 한계 길이는 커패시터 소자가 부착된 기판에서, 압전성에 의한 진동시 크랙이 발생될 때의 기판의 휨 깊이를 의미한다.
표 3 및 도 11에서 보듯이, n3/n2값이 클수록, 즉, 상기 크랙가이드층의 길이(n3)와 크랙유도층의 길이(n2)의 차이가 클수록 크랙 발생율은 줄어들고 한계 길이는 증가하게 된다. 그러나, n3값이 지나치게 크게 형성되면 크랙가이드층(114)의 길이(n3)가 크랙확산방지층(112)의 길이(n1)와 동일하거나 초과하게 되어 크랙을 내부로 유도하기 어렵게 된다. 따라서, n3/n2는 상기 수학식 4의 수치범위를 만족하도록 설계하는 것이 바람직하다.
Figure 112013033966689-pat00011
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
120 : 외부전극단자
111 : 내부전극층
112 : 크랙확산방지층
113 : 크랙유도층
114 : 크랙가이드층

Claims (5)

  1. 세라믹 본체;
    상기 세라믹 본체의 양 측단에 구비된 한 쌍의 외부전극단자;
    상기 세라믹 본체의 중심부에 소정간격을 두고 적층되되, 일단은 상기 외부전극단자 중 어느 하나와 연결되고 타단은 반대편의 외부전극단자와 소정간격(L1) 이격된 복수의 내부전극층; 및
    상기 세라믹 본체의 상단부와 하단부 중 적어도 한 곳에 소정간격을 두고 적층되되, 상기 세라믹 본체의 양 측단 중 적어도 한 측단에 형성된 크랙확산방지층, 크랙유도층, 크랙가이드층;을 포함하고,
    하기의 수학식 1을 만족하는 적층 세라믹 커패시터.
    [수학식 1]
    Figure 112013033966689-pat00012

    (n3는 상기 크랙가이드층의 길이, L2는 n3에서 L1을 뺀 값, a1은 크랙확산방지층의 길이(n1)에서 n3를 뺀 값, a2는 n3에서 크랙유도층의 길이(n2)를 뺀 값)
  2. 제 1 항에 있어서,
    상기 크랙가이드층의 상부에 상기 크랙유도층이 적층되고, 상기 크랙유도층의 상부에 상기 크랙확산방지층이 적층되는,
    적층 세라믹 커패시터.
  3. 제 1 항에 있어서,
    상기 한 쌍의 외부전극단자 중 상기 내부전극층과 이격된 외부전극단자와 상기 내부전극층 사이의 소정간격(L1)과, 상기 크랙가이드층의 길이(n3)는 하기의 수학식 2를 만족하는 적층 세라믹 커패시터.
    [수학식 2]
    Figure 112013033966689-pat00013

  4. 제 1 항에 있어서,
    상기 크랙유도층의 길이(n2)와, 상기 크랙확산방지층의 길이(n1)는 하기의 수학식 3을 만족하는 적층 세라믹 커패시터.
    [수학식 3]
    Figure 112013033966689-pat00014

  5. 제 1 항에 있어서,
    상기 크랙가이드층의 길이(n3)와, 크랙유도층의 길이(n2)는 하기의 수학식 4를 만족하는 적층 세라믹 커패시터.
    [수학식 4]
    Figure 112013033966689-pat00015
KR1020130042957A 2013-04-18 2013-04-18 적층 세라믹 커패시터 KR101994710B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130042957A KR101994710B1 (ko) 2013-04-18 2013-04-18 적층 세라믹 커패시터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130042957A KR101994710B1 (ko) 2013-04-18 2013-04-18 적층 세라믹 커패시터

Publications (2)

Publication Number Publication Date
KR20140125151A KR20140125151A (ko) 2014-10-28
KR101994710B1 true KR101994710B1 (ko) 2019-07-01

Family

ID=51995094

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130042957A KR101994710B1 (ko) 2013-04-18 2013-04-18 적층 세라믹 커패시터

Country Status (1)

Country Link
KR (1) KR101994710B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091521A (ja) 2006-09-29 2008-04-17 Tdk Corp 積層コンデンサ、および積層コンデンサの製造方法
JP4491258B2 (ja) 2004-03-04 2010-06-30 株式会社岡村製作所 キャビネットの側板構造
JP2013093374A (ja) 2011-10-24 2013-05-16 Murata Mfg Co Ltd 電子部品

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110122008A (ko) 2010-05-03 2011-11-09 삼성전기주식회사 적층 세라믹 커패시터, 이를 포함하는 인쇄회로기판 및 그의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4491258B2 (ja) 2004-03-04 2010-06-30 株式会社岡村製作所 キャビネットの側板構造
JP2008091521A (ja) 2006-09-29 2008-04-17 Tdk Corp 積層コンデンサ、および積層コンデンサの製造方法
JP2013093374A (ja) 2011-10-24 2013-05-16 Murata Mfg Co Ltd 電子部品

Also Published As

Publication number Publication date
KR20140125151A (ko) 2014-10-28

Similar Documents

Publication Publication Date Title
US9378874B2 (en) Ceramic electronic component
KR101565645B1 (ko) 적층 커패시터 소자
KR101184150B1 (ko) 세라믹 전자부품
KR102064008B1 (ko) 적층 커패시터, 적층 커패시터가 실장된 기판
US9685271B2 (en) Multilayer ceramic electronic component and board having the same
JP5423586B2 (ja) セラミック電子部品
KR101548793B1 (ko) 적층 세라믹 커패시터, 적층 세라믹 커패시터의 실장 기판 및 적층 세라믹 커패시터의 제조 방법
KR101079382B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
JP2017152674A (ja) 積層セラミック電子部品及びその製造方法
KR101634598B1 (ko) 적층 세라믹 전자부품, 연속 테이핑 전자부품 및 적층 세라믹 전자부품의 제조방법
KR20140080019A (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
US9842693B2 (en) Multilayer ceramic capacitor
KR101598297B1 (ko) 적층 세라믹 전자 부품 및 그 실장 기판
US8259434B2 (en) Multilayer ceramic capacitor and method of fabricating the same
KR101452065B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
KR20160047876A (ko) 적층 세라믹 전자 부품 및 그 실장 기판
KR101859098B1 (ko) 적층 세라믹 전자부품
KR101952845B1 (ko) 적층 세라믹 전자부품 및 그 제조 방법
JP2009059888A (ja) 積層セラミックコンデンサ
KR101994710B1 (ko) 적층 세라믹 커패시터
KR20170065444A (ko) 적층 세라믹 전자부품
KR101538594B1 (ko) 세라믹 전자 부품 및 그 실장 구조체
JP2015015500A (ja) セラミック電子部品及びその実装構造体
KR101512601B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
JP2015088616A (ja) セラミック電子部品

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant