KR100653429B1 - 적층형 칩 타입 파워 인덕터 및 그 제조 방법 - Google Patents

Abstract

본 발명은 적층형 칩 타입 파워 인덕터에 관한 것으로서, 특히 칩 타입 파워 인덕터에 있어서 바이어스 전류에 의하여 코어에 인가된 낮은 전류에서 자기 포화가 되는 것을 방지하기 위하여 페라이트 코어보다 자속 밀도가 큰 금속 자성체 수지 시트에 스루 홀을 형성한 후 형성된 스루 홀들 사이를 피막 세선으로 권선하여 코일을 형성하고 그 상하부에 비자성체와 자성체 시트를 각각 압착 적층함으로써 바이어스 전류에 의한 자기 포화를 억제할 수 있다. 본 발명에 의하면, 사용 가능한 전류 범위가 확대되어 생산성이 양호한 소형의 칩 타입 인덕터가 제공될 수 있다.

칩 타입 파워 인덕터, 자기 포화

Description

적층형 칩 타입 파워 인덕터 및 그 제조 방법{MULTILAYERED CHIP-TYPE POWER INDUCTOR AND MANUFACTURING METHOD THEREOF}

도 1a 및 1b는 각각 종래 파워 인덕터의 구조를 나타낸 사시도 및 단면도이다.

도 2는 본 발명의 실시예에 따른 적층형 칩 타입 파워 인덕터의 주요 부분 구조를 보여주는 평면도이다.

도 3a 내지 도 3i는 본 발명의 제1 실시예에 따른 적층형 칩 타입 파워 인덕터의 제조 방법을 모식적으로 보여주는 공정도이다.

도 4a 내지 4g는 본 발명의 제2 실시예에 따른 적층형 파워 인덕터의 제조 방법을 모식적으로 보여주는 공정도이다.

도 5는 본 발명에 의한 적층형 칩 타입 파워 인덕터와 기존 제품들과의 성능을 비교한 그래프도이다.

<도면의 주요 부분에 대한 부호의 설명>

100: 자성체 시트

102: 피막 세선

110: 비자성체 시트

420: 복합 시트

500: 열융착 필름

본 발명은 적층형 칩 타입 파워 인덕터에 관한 것으로서, 더 상세히 말하자면 금속 자성체 시트 영역과 자성체 영역이 1개의 성형체로 구성되어 자기 포화(磁氣飽和) 특성이 개선된 새로운 적층형 칩 타입 파워 인덕터 및 그 제조 방법에 관한 것이다.

전자 기기의 소형화에 따라 이들에 사용되는 전자 부품의 소형화 및 경량화가 진행되고 있다. 그러나, 이러한 전자 기기에 사용되는 전자 회로의 상대적인 용적화율은 전자 기기 전체의 체적에 대하여 증가하는 경향이 있다.

이것은 각종 전자 회로에 사용되는 CPU를 비롯하여 각종 LSI가 고속화ㆍ고주파화하고 있는 데 반하여, 전자 회로의 필수 회로 소자인 인덕터 및 변압기와 같은 수동 부품은 소형화가 어렵다는 사실에 기인한다.

인덕터 및 변압기와 같은 수동 부품은 소형화에 의하여 자성체의 용적이 감소하게 되면, 자성체가 자기 포화를 일으키고, 전체적으로 취급할 수 있는 전류량이 감소하는 문제가 발생한다.

인덕터의 제조에 사용되는 자성체 재료로서는 페라이트계와 금속 자성체계가 있는데, 대량 생산 및 소형화에 유리한 적층형 칩 타입 인덕터에는 페라이트계 자성체가 주로 사용되고 있다.

도 1a는 종래의 일반적인 페라이트 권선형 파워 인덕터의 일례를 나타낸 사시도로서, 드럼형 페라이트 코어 (2)에 코일을 감고 슬리브 자심부 (1)을 씌워 구성하게 되는데, 바이어스 전류에 의하여 낮은 바이어스 전류에서 자기 포화되는 것을 막기 위해하여 상기 드럼형 코어 (2)와 슬리브 코어 (1) 사이에 에어 갭(air gap)을 두어 조정을 실시하게 된다. 즉, 드럼형 코어 (2)와 페라이트 케이스인 슬리브 코어 (1) 사이에 존재하는 에어 갭이 자속(磁束)을 차단하여주는 비자성체 역할을 하므로 높은 직류 전류 하에서도 투자율(透磁率)과 전기 저항이 높고 인덕턴스를 유지하는 능력이 우수한 반면, 일체형 구조가 아니므로 제작이 복잡하고 또한 소형화, 특히 두께를 줄이는 데 한계가 있다.

도 1b는 복수 개의 페라이트 자성체 층이 적층 되어 일체로 형성된 코어 자성체 (10)의 내부에 전극 패턴 (12)이 형성되며 소결에 의하여 제조되는 종래의 페라이트 자성체 파워 인덕터의 개략 단면도이다.

이것은 일체형 구조로 제작이 간편하고 소형화도 용이한 반면, 자속을 차단하여주는 비자성체 역할을 하는 부분이 존재하지 않으므로, 높은 직류 전류 하에서의 포화 자속 밀도가 낮아, 그대로 사용하면 자기 포화에 의한 인덕턴스의 저하가 크게 되어 직류 중첩 특성이 나빠지게 된다. 또한, 다수의 자성체 층이 적층 되어 일체로 형성된 자심 자성체의 내부에 전극 패턴이 형성되어 있는 구조이므로 낮은 전류에서 자기 포화를 일으키는 것을 방지할 수 없다. 따라서, 자기 포화에 의하여 사용 가능한 전류 범위가 제한되는 문제가 있다.

최근, 휴대형 기기의 급속한 증가에 따라 배터리의 소모를 최소화할 수 있는 저손실, 대전류 특성의 소형 인덕터의 요구가 증가하게 됨으로써, 소형화에 한계가 있는 종래의 권선형 또는 적층형 인덕터 대신에 휴대형 기기 등에 탑재가 용이한 소형의 적층 인덕터의 개발이 절실히 요구되고 있는 실정이다.

이와 같은 종래의 문제점을 해결하기 위한 본 발명의 한 가지 목적은 자기 포화에 의한 전류의 제한이 적은 소형의 적층형 칩 타입 파워 인덕터를 제공하려는 것이다.

본 발명의 다른 목적은 생산성 및 경제성이 뛰어난 적층형 칩 타입 파워 인덕터의 제조 방법을 제공하려는 것이다.

본 발명의 또 다른 목적은 소결하지 않는 적층형 칩 타입 파워 인덕터의 제조 방법을 제공하려는 것이다.

전술한 목적을 달성하기 위하여, 본 발명의 적층형 칩 타입 파워 인덕터는 바이패스 전류에 의하여 코어에 인가된 낮은 전류에서 자기 포화되는 것을 방지하기 위하여 자심부에 자성체 영역 외에 비자성체 영역을 형성한다.

구체적으로 밝히자면, 본 발명은 전기적 통로가 형성된 자성체 영역과 비자성체 영역 그리고 자성체 영역으로 형성되어 있다. 이러한 물질로 된 시트를 적층한 후 초음파 접착에 의하여 자심부를 형성한다.

상기 자성체 시트에 형성된 다수의 스루 홀(through hole)에 피막 세선으로 코일을 형성하고 비자성체와 자성체층을 초음파로 압착 성형하여 규정된 크기로 절 단한 뒤 방사선을 조사하여 완성한다.

전술한 바와 같이 방사선을 조사한 후 외부 면에 노출된 피막 세선의 동선 부분에 납땜 처리를 실시하여 금속캡 전극 단자나 고온 건조형 Ag 페이스트에 의하여 연결 단자를 형성하고 온도 240∼260℃에서 열처리한 적층형 칩 타입 인덕터를 제공한다.

상기 비자성체는 금속 자성체 시트의 결합 물질과 같은 유전 물질이 사용되는 것이 바람직하지만 필수적인 것은 아니다. 본 발명은 금속 자성 분말 속에 유기 물질을 결합재로 사용하여 구성된 자성체 시트를 채용하였기 때문에, 상기 결합재가 각각 성분 분말간 반자장 발생을 억제하여 자기 포화를 방지하도록 하는 구조를 가지게 되며, 이로 인해 사용 가능한 전류 범위가 확대될 수 있다.

본 발명에 따른 칩 타입 파워 인덕터의의 제조 방법에 따르면, 상기 인덕터의 내부에 형성된 비자성체 영역이 차단 영역으로 동작하여 자기 포화가 효과적으로 억제되므로, 종래의 적층 타입 파워 인덕터에서는 실현될 수 없었던 1 mA~ 2A 범위의 직류 중첩 특성을 갖게 되고, 소형의 휴대용 기기에 사용하기에 적합한 소형ㆍ경량의 칩 타입 파워 인덕터를 얻을 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 특징 및 구체적인 실시예를 설명하겠다.

도 2는 본 발명 실시예에 따른 칩 타입 파워 인덕터의 주요 부분의 일부를 모식적으로 나타낸 평면도이다. 도 2에 있어서, 100은 금속 자성체, 101은 스루 홀(관통 홀), 102는 동선이 내부에 형성된 피막 세선이다.

상기 도 2의 구성을 포함하는 제1 실시예에 따른 본 발명의 칩 타입 파워 인덕터의 제조 방법을 도 3a~3i의 공정 순서도에 따라 상세히 설명하겠다.

도 3a는 금속 자성체 시트 (100)을 준비하는 공정 단계를 보여주고 있는데, 상기 금속 자성체 시트는 미리 금속 미분말 [센더스트, 비정질(非晶質), 화인 매트, 철분]의 편평분(扁平粉)을 열가소성 수지(고밀도 폴리에틸렌 수지 등)와 혼합한 후 압출 가열 성형법, 롤러 성형법, 닥터 블레이드법, 립코터법 등으로 규정된 밀도 및 두께의 것을 준비하여 둔다. 금속 자성체 시트는 다른 성형법으로 만든 것이라도 좋다.

금속 자성체 시트는 전기 특성, 즉 투자율이 최소한 20 μH 이상, 바람직하게는 40~80 μH 이상의 것을 사용하는 것이 좋다.

이와 같이 하여 준비한 금속 자성체 시트 (100)에 도 3b에 도시한 바와 같이 규정된 크기로 다수의 관통공(貫通孔), 즉 스루 홀 (101)을 가공한다. 점선은 개별 소자로서 절단될 영역 (200)을 나타낸 것이다. 이러한 스루 홀 (101)은 레이저 펀칭이나 기계적 펀칭, 또는 기타 공지의 기법을 이용하여 형성할 수 있다. 상기 홀 위치는 이후 피막 세선을 권선하기 위한 부분과 외부로 상기 피막 세선을 연장하기 위한 측면 리드 부분에 형성되는데, 상기 측면 리드 부분을 위한 홀들은 상기 점선으로 도시된 개별 소자 영역에 홀의 중심부가 위치하도록 형성되어야 한다.

전술한 바와 같이 금속 자성체 시트 (100)에 형성된 스루 홀 (101)을 이용하여 피막 세선 (101)을 권선함으로써 도 3c와 같이 코일 부분과 측면 리드 부분을 형성한다. 여기서, 각 스루 홀을 통하여 상기 피막 세선 (101)을 권선할 경우 느슨 하지 않도록 주의하여야 한다. 상기 측면 리드 부분을 지나는 피막 세선 (101)은 점선으로 표시한 개별 소자 영역 (200)에 따라 커팅을 실시할 경우, 피막 세선 (101)을 이루는 동선(銅線)이 반경으로 절단되면서 리드 부분이 외부에 노출되며, 이후 공정에서 금속캡을 연결하거나 외부 단자를 형성하기 위하여 사용될 수 있다.

이제, 이와 같은 방법으로 만들어진 코일을 감은 자성체 시트 (100)을 감싸는 것으로 차단 영역을 형성하여 자기 포화를 억제하기 위한 비자성체 시트를 형성하는 과정을 설명하도록 한다. 상기 비자성체 부분은 전술한 자성체 시트의 상하부에 각각 접합될 것이므로 2개를 별도 제조하여야 한다. 이는 의미적으로 차단 영역 시트가 된다.

도 3d는 비자성체 시트 (110)을 준비하는 공정 단계를 나타낸 것으로서, 시판 중인 열가소성 고밀도 폴리에틸렌 시트가 사용되는데, 본 실시예에서는 두께가 0.1 ㎜인 것을 사용한다. 이러한 열가소성 비자성체 수지의 선택은 금속 자성체 시트 제조시에 사용되는 결합 수지와 동일한 것을 사용하는 것이 바람직하다.

도 3e 내지 도 3f는 상기 도 3d의 비자성체 시트 (110)의 일부 영역을 제거하는 스루 홀 가공을 통하여 상기 코일을 감은 자성체 시트 (100) 부분의 상하부에 접합될 비자성체 부분을 각각 제조한 상태를 나타낸 것이다. 도 3e는 상기 코일을 감은 자성체 시트 (100)의 상부에 접합될 비자성체 시트 (110)의 홀 (111) 가공 상태를 보인 것이고, 도 3f는 상기 코일을 감은 자성체 시트 (100)의 하부에 접합될 비자성체 시트 (110)의 홀 (111)의 가공 상태를 보인 것이다. 각 도면의 점선 부분 (210, 211)은 개별 소자로 절단될 부분을 의미한다.

상기 비자성체 시트 (110)은 자기 회로 중에 차단 영역(gap)을 두어 인가 전 류에 의한 자기 포화를 방지하는 기능을 하며, 내부에 형성한 홀 가공에 의하여 코일을 감은 자성체 시트 (100)과 간격 없이 밀착되어 수지 초음파 융착이 실시될 수 있도록 한다. 이러한 수지 초음파 융착의 효과를 높이기 위하여, 상기 비자성체 시트 (110)의 결합 수지는 금속 자성체 시트 (100)의 결합 수지와 동일한 것을 사용하는 것이 바람직하다.

도 3g는 각 부품의 전체 적층 구조를 나타내는 결합 단면도로서, 단품에 대한 단면도를 보인 것이지만, 아직 개별 단품으로 커팅되지는 않았다는 것에 주의하여야 한다. 가장 하단부에 자성체 시트 (300)(0.15 ㎜)를 배치하고, 그 다음에 도 3f에서 준비한 [권선에 대응하는 홀 (111)이 형성된] 비자성체 시트 (211)(0.1 ㎜)를 배치한다. 그리고, 중간에 위치하는 자성체 시트는 피막 세선(102)을 권선한 자성체 시트 (200)(0.6 ㎜)이며, 그 상부에 차례로 도 3e에서 준비한[권선에 대응하는 홀 (111)이 형성된] 비자성체 시트 (210)(0.1 ㎜)과 자성체 시트 (300)(0.15 ㎜)을 배치한다. 위치가 변화하지 않도록 열원이 자동 조절되는 적층기에 올려두고 80~120℃로 가열하여 초음파 압축 융착을 실시한다.

도 3h는, 상기 도 3g에 도시한 바와 같이, 초음파 압축 융착을 실시한 전체 시트를 규정 위치 및 크기로 분할 커팅한 경우의 개별 소자를 나타낸 사시도이다. 측면의 리드 단자는 피막 세선 (102)의 동선이 반경을 따라 절반 크기로 커팅된 단면이 노출된 것이다. 이와 같이 개별 소자로 분할된 구조물에 방사선을 조사하여 내열성을 향상시킨 후 노출된 리드 단자에 납땜 처리를 실시한다.

이 후, 상기 개별 소자 (160)의 측면에 금속캡 (162a, 162b)을 씌우고 고정 치구를 사용하여 유도로를 통과시켜 외부 단자를 만들거나 열경화 Ag 페이스트를 이용하여 외부 전극 단자를 구성할 수도 있다. 이 때, 최종적으로 완성된 제품의 형태는 도 3i에 나타나 있다.

전술한 제조 방법을 이용한 본 발명의 제1 실시예와 기존 제품들과의 특성을 실험을 통하여 비교하여 보도록 한다. 본 발명의 제1 실시예에 있어서 금속 자성체 시트는 별도로 제조된 것을 사용하는데, 투자율에 의하여 제조되는 파워 인덕터의 인덕턴스 값과 정격 전류가 조절될 수 있다.

표 1은 기존의 페라이트 권선형 코일 제품, 페라이트 적층형 코일 제품 및 본 발명의 제1 실시예에 따른 제품들의 특성을 비교한 것으로, 본 발명의 제1 실시예의 제품들은 크기가 표준 규격 3216의 것이며, 피막 세선은 0.12 ㎜의 것을 사용하고, 코일은 8회 권선하여 제조한 것이다.

형 태	크기 (㎜)	인덕턴스	정격 전류*	저항 값
기존 권선 코일 제품	3 ×3 ×1	2.2 μH	1000 ㎃	0.10 Ω
기존 적층 코일 제품	3.2 ×1.6 ×1	2.2 μH	750 ㎃	0.22 Ω
본 발명 제품 (투자율 30 μH 시트 사용)	3.2 ×1.6 ×1	2.2 μH	1600 ㎃	0.10 Ω
본 발명 제품 (투자율 60 μH 시트 사용)	3.2 ×1.6 ×1	3.3 μH	1500 ㎃	0.10 Ω

* 정격 전류는 온도 상승 △T 40℃의 시점에서의 비교

상기 표 1의 실험 결과를 보면, 동일 크기에서 정격 전류가 기존의 페라이트 적층 제품보다 약 2배로 높으며, 저항 값이 약 절반으로 줄어드는 것을 확인할 수 있다. 실제 기존의 페라이트 적층 제품은 내부 전극을 페라이트 적층 구조물과 동시 소결하기 위해 특수한 Ag 페이스트를 사용하게 되므로, 본 발명과 같이 내부 저 항 값이 현저히 낮은 동선을 사용한 피막 세선 내부 전극에 비해 저항 값이 높아질 수밖에 없다. 이는 본 발명의 제조 방법이 소결이 아닌 초음파 압축 융착 기법을 이용하며, 그로 인해 피막 세선을 이용할 수 있기 때문에 얻어지는 효과라 할 수 있다. 또한, 기존의 권선 코일 제품과 비교하더라도 더 작은 크기로 더 높은 정격 전류 특성을 얻을 수 있음을 확인할 수 있다.

도 4a~4g의 공정 수순도는 본 발명의 제2 실시예에 의한 칩 타입 인덕터의 제조 방법에 관한 것으로, 코일을 감은 자성체 시트는 전술한 제1 실시예와 동일하게 제조하며, 여기서는 상기 코일을 감은 자성체 시트의 상부 및 하부에 적층 될 복합 시트들을 제조하는 방법 및 이들을 상기 자성체 시트와 융착시켜 개별 소자를 제조하는 과정을 보인다. 이 경우, 전술한 제1 실시예에서와 동일한 부분은 동일한 부호를 사용하여 표시하였다.

도 4a 내지 도 4c는 금속 자성체 시트 (400)과 비자성체 시트 (410)를 일체화 한 복합 시트 (420)의 제조 공정 단계를 보여주고 있다. 즉, 도 4a와 같이 금속 자성체 시트 (400)를 펀칭 머신, 레이저 가공 등의 방법으로 규정된 위치 및 규격에 따라 커팅하여 제거된 부분 (401)이 개별 소자의 중심부에 위치하도록 한다. 상기 제거된 부분 (401)은 코일이 형성된 금속 자성체 (100)의 코일 영역에 해당하도록 한다. 그리고, 열융착 필름 (500) 위에 비자성체 시트 (410)을 형성한 후 도 4b와 같이 미리 설정된 커팅 라인을 따라 소정 형태로 커팅한다.

주변부가 제거된 비자성체 시트 (410)가 형성된 열융착 필름 (500)에 내부 영역이 제거된 금속 자성체 시트 (400)를 위치시킨 후 상기 열융착 필름 (500)을 제거하여 도 4c에 나타낸 바와 같이, 자성체 시트 (400)의 내부 공간 영역 (401)에 상기 비자성체 시트 (410)이 삽입된 복합 시트를 형성한다. 이 때, 자성체 시트 (400)과 비자성체 시트 (410)의 접합면은 레이저 스폿 용접과 등의 방법으로 융착 시킨다.

도 4d는 동일 평면 위에서 1개의 복합 시트 (420)로 결합된 금속 자성체 시트 (400)과 비자성체 시트 (410)에 금속 자성체 시트 (100)에 형성된 코일 패턴에 일치하도록 홀 가공을 실시한 상태를 보인 것이다. 상기 홀 가공은 펀칭 머신을 이용하거나 레이저 가공 등의 방법으로 실시되며, 금속 자성체 시트 (100)에 권선되어 코일을 이룬 피막 세선과 홀 가공되어 제거된 영역 (411)이 결합 시 밀착되도록 한다. 이러한 홀 가공된 복합 시트 (420)은 코일이 형성된 금속 자성체 시트 (100)의 상부용의 것과 하부용의 것이 각각 제조되어야 한다. 이는 의미적으로 차단 영역 시트가 된다.

도 4e는 각 부품의 전체 적층 구조를 보이는 결합 단면도로서, 개별 단품에 대한 단면도를 보인 것이나 아직 개별 단품으로 커팅된 것은 아니다. 도시된 바와 같이, 가장 하단부에 자성체 시트 (300)(0.15 ㎜)을 배치하고, 그 다음에 도 4d에서 준비한[권선에 대응하는 홀 (411)이 형성된] 복합 시트 (420)(0.15 ㎜)을 배치한다. 그리고, 피막 세선 (102)를 권선한 금속 자성체 시트 (200)(0.4 ㎜)을 두고, 그 상부에 차례로 복합 시트 (420)(0.15 ㎜)과 자성체 시트 (300)(0.15 ㎜)을 배치한다. 위치가 변화하지 않도록 열원이 자동 조절되는 적층기에 올려두고 80~120℃로 가열하여 초음파 압축 융착을 실시한다.

도 4f는 초음파 압축 융착을 실시한 전체 시트를 규정 위치 및 크기로 분할 커팅한 경우의 개별 소자를 보인 사시도이다. 측면의 리드 단자는 피막 세선 (102)의 동선(지름 0.15 ㎜)이 절반 크기로 커팅된 단면이 노출된 것이다. 상기와 같이 개별 소자로 분할된 구조물에 방사선을 조사하여 내열성을 향상시킨 후 노출된 리드 단자에 납땜 처리를 실시한다.

이후, 상기 개별 소자 (160')의 측면에 금속캡 (162a, 162b)를 씌우고 고정 치구를 사용하여 유도로를 통과시켜 외부 단자를 만들거나 열경화 Ag 페이스트를 이용하여 외부 전극 단자를 구성할 수도 있다. 이 때, 최종적으로 완성된 제품의 형태는 도 4g에 나타나 있다.

전술한 제조 방법을 이용한 본 발명의 제 2 실시예와 기존 제품들과의 특성을 실험을 통하여 비교하여 보도록 한다. 본 발명의 제 2실시예에서 금속 자성체 시트는 별도로 제조된 투자율 20 μH의 것을 사용한다.

표 2는 기존의 페라이트 권선형 코일 제품, 페라이트 적층형 코일 제품 및 본 발명의 제2 실시예에 따른 제품들의 특성을 비교한 것으로, 본 발명 제2 실시예의 제품들은 크기가 표준 규격 4532의 것이며, 피막 세선은 0.15 ㎜의 것을 사용하고, 코일은 9회 권선하여 제조한 것을 이용한다. 본 발명 제품 a는 코일이 형성된 금속 자성체 시트의 두께가 0.4 ㎜이며, 본 발명 제품 b는 코일이 형성된 금속 자성체 시트의 두께가 0.6 ㎜이다.

형 태	크기 (㎜)	인덕턴스	정격 전류*	저항 값
기존 권선 코일	4 ×4 ×1.2	4.7 μH	1500 ㎃	0.15 Ω
기존 적층 코일	4.5 ×3.2 ×1	3.3 μH	1200 ㎃	0.31 Ω
본 발명 제품 a	4.5 ×3.2 ×1	3.3 μH	2500 ㎃	0.15 Ω
본 발명 제품 b	4.5 ×3.2 ×1.2	4.7 μH	2300 ㎃	0.17 Ω

* 정격 전류는 온도상승 △T 40℃의 시점에서 비교

상기 표 2의 실험 결과를 보면, 동일 크기에서 정격 전류가 기존의 페라이트 적층 제품보다 약 2배로 높으며, 저항 값이 약 절반으로 줄어드는 것을 확인할 수 있다. 또한, 기존의 권선형 제품과 유사하거나 더 작은 크기로 2배에 이르는 정격 전류를 얻을 수 있음도 확인할 수 있다.

전술한 표 1 및 표 2의 실험 결과를 대략적인 그래프로 도 5a 내지 도 5b에 도시하였는데, 도 5a는 종래 페라이트 적층형 제품과 본 발명을 비교한 것이고, 도 5b는 종래 페라이트 권선형 제품과 본 발명을 비교한 것이다.

도 5a를 보면, 페라이트 적층 제품은 낮은 전류에서도 자기 포화에 의하여 인덕턴스가 크게 낮아져 사용 가능한 전류의 크기가 심각하게 제한되고 있음을 알 수 있으나, 본 발명은 높은 전류에서도 인덕턴스의 변화가 거의 없어 사용 가능한 전류의 범위가 크게 증가함을 알 수 있다. 즉, 본 발명의 특징인 자기 포화 억제에 따른 사용 전류 범위의 확대를 시각적으로 확인할 수 있다.

도 5b에서는 페라이트 권선형 제품 보다 본 발명이 사용 전류 범위가 크며 그에 따른 정격 전류 역시 크다는 것을 시각적으로 확인할 수 있다.

본 발명에 따른 적층형 칩 타입 인덕터는 사용 목적에 따라 그의 형태 및 구조의 수정과 변형이 가능하며, 제조 방법도 여러 가지 다양한 방식으로 수정 및 변경이 가능하다. 기타, 후술하는 특허 청구 범위 내에서의 본 발명의 다양한 변형 및 개량도 역시 당업자에게 자명하게 될 것이다.

본 발명에 의하면, 파워 인덕터 내부의 자속을 억제할 수 있고, 종래의 적층형 칩 타입 파워 인덕터 및 페라이트 코어를 응용한 권선 타입의 코일로도 실현될 수 없었던 파워 인덕터를 얻을 수 있다. 더욱이, 규격 3216 (L=1~3.3 μH)의 경우, 종래의 칩 타입 파워 인덕터에서는 얻을 수 없었던 1mA~2A의 직류 중첩 특성을 얻을 수 있다. 또, 매우 작은 크기의 적층형 칩 타입 파워 인덕터를 제조하는 것이 가능하기 때문에, 휴대 전화, 노트 북, PC, 기타의 소형 통신 기기 및 전자 제품에 사용할 수 있는 효과가 있다. 그 뿐만 아니라, 본 발명에 의하면 생산성이 우수하므로, 대량의 제품을 경제적으로 제조할 수 있다.

Claims (13)

1. 합성 수지 재료를 기본으로 한 금속 자성체 시트와,

   상기 금속 자성체 시트 상에 형성된 다수의 스루 홀(through hole)과,

   상기 스루 홀을 지나면서 권선되어 코일 및 리드 전극을 형성하는 피막 세선과,

   상기 코일이 형성된 금속 자성체 시트의 상부 및 하부에 적층되는 차단 영역(gap) 시트를 포함하는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터.
2. 삭제
3. 삭제
4. 삭제
5. 제1항에 있어서, 상기 피막 세선이 형성하는 리드 전극은 상기 금속 자성체 시트의 양단에 노출되며, 상기 노출된 리드 전극에 전기적으로 각각 연결되는 금속캡을 포함하는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터.
6. 제1항에 있어서, 상기 리드 전극은 피막 세선을 이루는 동선이 분할 커팅되어 외부로 노출된 것을 특징으로 하는 적층형 칩 타입 파워 인덕터.
7. 삭제
8. 제1항에 있어서, 상기 코일이 형성된 금속 자성체 시트의 상부 및 하부에 적층된 차단 영역 시트의 상부 및 하부에 추가로 적층되는 금속 자성체 시트를 더 포함하는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터.
9. 합성 수지 재료를 기본으로 한 금속 자성체 시트를 준비하여 코일 및 리드 전극이 권선될 위치에 스루 홀을 형성하는 공정과,

   상기 금속 자성체 시트에 형성된 스루 홀에 단일 동선으로 된 피막 세선을 권선하여 코일 및 리드 전극을 형성하는 공정과,

   단일 비자성체 시트나, 적어도 상기 코일 영역에 대응하는 비자성체막 영역이 내부에 조합된 자성체막으로 이루어진 복합 시트를 준비하고 상기 금속 자성체 시트의 표면에 형성된 피막 세선에 대응하는 영역을 홀 가공을 통해 제거하는 것으 로 차단 영역층을 형성하는 공정과,

   상기 코일 및 리드 전극이 형성된 금속 자성체 시트의 상부 및 하부에 홀 가공이 실시된 상기 차단 영역층을 각각 배치하며, 그 상부 및 하부에 자성체 시트를 더 배치한 후 가열 초음파 압축 융착을 실시하여 적층 성형체를 형성하는 공정과,

   상기 적층 성형체를 개별 소자 규격에 따라 커팅하는 공정의 결합으로 이루어지는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터의 제조 방법.
10. 제9항에 있어서, 상기 적층 성형체를 개별 소자 규격에 따라 커팅한 후 자성체와 비자성체의 내열성을 향상시키기 위한 방사선의 조사를 실시하는 공정이 더 포함되는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터의 제조 방법.
11. 제9항에 있어서, 상기 금속 자성체 시트와 비자성체 시트 혹은 복합 시트는 동일한 열가소성 수지를 결합 수지로 이용한 것을 특징으로 하는 칩 타입 파워 인덕터의 제조 방법.
12. 제9항에 있어서, 상기 리드 전극을 위한 스루 홀은 커팅될 개별 소자의 커팅 라인에 그 중심이 위치하도록 복수로 형성되며, 성형체의 커팅시 상기 리드 전극을 위한 스루 홀을 지나는 피막 세선이 반경을 기준으로 절단되어 절단면이 노출되는 것을 특징으로 하는 칩 타입 파워 인덕터의 제조 방법.
13. 제9항 또는 제12항에 있어서, 상기 성형체의 커팅 후 리드 전극에 납을 적용하고 상기 리드 전극과 전기적으로 연결되도록 금속 캡을 성형체 양측단에 적용하는 공정을 더 포함하는 것을 특징으로 하는 칩 타입 파워 인덕터의 제조 방법.

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