KR100596502B1 - 적층형 칩 타이프 파워 인덕터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 적층형 칩 타이프 파워 인덕터에 관한 것으로서, 상세히 말하자면 칩 타이프 파워 인덕터에서 바이어스 전류에 의하여 코어에 인가된 낮은 전류에서 자기 포화가 되는 것을 방지하기 위하여 코어부에 자성체 영역 뿐만 아니라 비자성 영역을 형성하는 것에 관한 것이다. 비자성체에는 도전체 물질 및 전극 패턴으로 구성된 전기 경로가 형성된다. 또한, 코어 자성체 내부에 별도의 비자성체 영역을 형성함으로써 정규의 차폐를 강화할 수 있다. 본 발명에 의하면, 사용 가능한 전류 범위가 확대되어 생산성이 양호한 소형의 칩 타입 인덕터가 제공될 수 있다.
칩 타입 파워 인덕터, 자기 포화

Description

적층형 칩 타이프 파워 인덕터 및 그 제조 방법{MULTILAYERED CHIP-TYPE POWER INDUCTOR AND MANUFACTURING METHOD THEREROF}
도 1a 및 1b는 각각 종래의 파워 인덕터의 구조를 나타낸 단면도이다.
도 2a는 본 발명의 제1 실시예에 따른 적층형 칩 타입 파워 인덕터의 구조를 보여주는 단면도이다.
도 2b는 본 발명의 제2 실시예에 따른 적층형 칩 타입 파워 인덕터의 구조를 보여주는 단면도이다.
도 3a 내지 3n은 본 발명의 제1 실시예에 따른 적층형 칩 타입 파워 인덕터의 제조 방법을 모식적으로 보여주는 공정도이다.
도 4a 내지 4m은 본 발명의 제2 실시예에 따른 적층형 파워 인덕터의 제조 방법을 모식적으로 보여주는 공정도이다.
도 5는 본 발명에 의한 적층형 칩 타입 파워 인덕터와 기존 제품들과의 성능을 비교한 그래프도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 열융착 필름
110: 금속 자성체막
120: 유기 비자성체막
130: 스루 홀
본 발명은 적층형 칩 타이프 파워 인덕터(chip-type inductor)에 관한 것으로서, 상세히 말하자면 비자성체 영역 및 자성체 영역이 1개의 성형체로 구성되어 있어 자기 포화(磁氣飽和) 특성이 개선된 새로운 적층형 칩 타이프 파워 인덕터 및 그 제조 방법에 관한 것이다.
전자 기기의 소형화에 따라 이들에 사용되는 전자 부품의 소형화 및경량화가 진행되고 있다.
그러나, 이러한 전자 기기에 사용되는 전자 회로의 상대적인 용적화율은 전자 기기 전체의 체적에 대하여 증가하는 경향이 있다.
이것은 각종 전자 회로에 사용되는 CPU를 비롯하여 각종 LSI가 고속화ㆍ고주파화하고 있는 데 반하여, 전자 회로의 필수 회로 소자인 인덕터 및 변압기와 같은 수동 부품은 소형화가 어렵다는 사실에 기인한다.
인덕터 및 변압기와 같은 수동 부품은 소형화에 의하여 자성체의 용적이 감소하게 되면, 자성체가 자기 포화(磁氣飽和)를 일으키고, 전체적으로 취급할 수 있는 전류량이 감소하는 문제가 발생한다.
인덕터의 제조에 사용되는 자성체 재료로서는 페라이트계와 금속 자성체계가 있는데, 대량 생산 및 소형화에 유리한 적층형 칩 타입 인덕터에는 페라이트계 자 성체가 주로 사용되고 있다.
도 1a는 페라이트 자심 (1)의 주의에 도체 (2)를 감아 형성하고, 상기 자심 (1)과 페라이트 케이스 (3) 사이에 에어 갭(air gap) (4)이 제공된 종래의 페라이트계 자성체를 이용하는 페라이트 권선형 파워 인덕터의 개념도이고, 1b는 복수 개의 페라이트 자성체층이 적층되어 일체로 형성된 자심 자성체 (5)의 내부에 전극 패턴 (6)이 형성되어 있는 종래의 페라이트 자성체 파워 인덕터의 개략 단면도이다.
도시한 바와 같은 종래의 칩 타입 파워 인덕터는 투자율과 전기 저항이 높은페라이트에 도선을 감고 포화 자속 밀도가 낮은 페라이트 재료의 단점을 에어 갭으로 해결한 페라이트 권선형 제품이 대부분이며, 적층 제품의 경우에는 사용할 수 있는 전류 범위가 대단히 적었다. 페라이트 자심 권선형 타입 인덕터(도 1a)는 페라이트 자심 (1)과 페라이트 케이스 (3) 사이에 존재하는 에어 갭 (4)이 자속(磁束)을 차단하여주는 비자성체 역할을 하므로 높은 직류 전류하에서도 투자율(透磁率)과 전기 저항이 높고 인덕턴스를 유지하는 능력이 우수한 반면에, 일체형 구조가 아니므로 제작이 복잡하고 또한 소형화, 특히 두께를 줄이는 데 한계가 있다. 또한, 페라이트계 자성체를 이용하는 적층형 파워 인덕터(도 1b)도 시판되고 있는데, 이것은 일체형 구조로 제작이 간편하고 소형화도 용이한 반면, 자속을 차단하여주는 비자성체 역할을 하는 부분이 존재하지 않으므로, 높은 직류 전류하에서의 포화 자속 밀도가 낮아, 그대로 사용하게 되면 자기 포화에 의한 인덕턴스의 저하가 크게 되어 직류 중첩 특성이 나빠지게 된다. 이러한 종래의 칩 타입 파워 인덕 터에 있어서는, 다수의 자성체층이 적층되어 일체로 형성된 자심 자성체의 내부에 전극 패턴이 형성되어 있다. 그러나, 이러한 구조의 칩 타입 파워 인덕터는 낮은 전류에서 자기 포화를 일으키는 것을 방지할 수 없다. 따라서, 자기 포화에 의하여 사용 가능한 전류 범위가 제한되는 문제가 있다.
최근, 휴대형 기기의 급속한 증가에 따라 배터리의 소모를 최소화할 수 있는 저손실, 대전류 특성의 소형 인덕터의 요구가 증가하게 됨으로써, 소형화에 한계가 있는 종래의 권선형 또는 적층형 인덕터 대신에 휴대형 기기 등에 탑재가 용이한 소형의 적층 인덕터의 개발이 절실히 요구되고 있는 실정이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 한 가지 목적은 자기 포화에 의한 전류의 제한이 적은 소형의 적층형 칩 타입 파워 인덕터를 제공하려는 것이다.
본 발명의 다른 목적은 생산성 및 경제성이 뛰어난 적층형 칩 타입 파워 인덕터의 제조 방법을 제공하려는 것이다.
본 발명의 또다른 목적은 바이어스 전류에 의하여 자심부가 낮은 전류로 자기 포화가 되는 것을 방지하기 위하여, 자심부에 자성체 영역 뿐만이 아니라 비자성체 영역을 형성하여 구성함으로써, 전극 주위를 둘러싸고 있는 비자성체와 자심을 차단하여주는 비자성체에 의하여 높은 직류 전류하에서도 인덕턴스를 유지하는 능력이 우수하며, 일체형 구조로 되어 있어 제작이 간편하고 특히 소형화에 유리한 적층형 칩 타이프 파워 인덕터 및 그 제조 방법을 제공하려는 것이다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 적층형 칩 타입 파워 인덕터는 전기적 통로가 형성되어 있는 제1 비자성체 영역 및 제2 비자성체 영역과, 자성체 영역을 포함하고, 상기 비자성체 영역과 자성체 영역이 동일 평면 위에서 1개의 복합 시트로 통합되어 형성된 복합 시트가 복수개 적층 및 열압착되어 구성된 적층 자심부 형성체와, 이 자심부의 대면 및 하면에 각각 형성된 자성체층과, 상기적층 자심부 형성체와 적층하여 구성된 외부 전극을 포함하여 구성되고, 상기 전기적 통로는 상기 제1 비자성체 영역 및 제2 비자성체 영역에 형성된 다수의 스루 홀 (through hole)에 주입된 도전성 물질과 상기 제1 비자성체 영역 및 제2 비자성체 영역의 표면에 형성된 다수의 전극 패턴으로 연결된 것을 특징으로 한다.
상기 자심부 내부에 상기 제1 비자성체 영역 및 제2 비자성체 영역을 연결하는 또 하나의 비자성체 영역을 추가로 포함할 수 있다.
상기 비자성체에는 금속 자성체의 금속 물질과 동일한 유전체 물질이 사용되는 것이 바람직하지만, 반드시 여기에 한정되는 것은 아니다. 적층체 구조에서는 자성체와 비자성체의 열팽창 계수를 일치시키는 것이 신뢰성의 면에서 특히 중요하고, 사용되는 금속 자성체의 열팽창 계수 특성 (12~15 x 106/℃)에 맞는 비자성체를 선정할 필요가 있다.
또, 유기 비자성체 중에서는 도체로서 일반적으로 은(Ag) 페이스트가 이용되지만, 본 발명에서는 소결할 수 없는 유기 물질을 이용하므로 통상의 Ag 페이스트 를 사용할 수 없기 때문에, 나노 결정질 Ag로 된 Ag 페이스트를 이용하여 전극부를 구성하였다.
본 발명의 바람직한 제1 실시예에 의하면, 자심부를 구성하는 자성체 내부에 비자성체 영역을 형성하고, 상기 비자성체 영역에 전기적 경로를 형성하는 것에 특징이 있다.
또한, 본 발명의 바람직한 제2 실시예에 의하면, 자성체에 의하여 형성되는 자기(磁氣) 경로에 비자성체 물질로 구성되는 차단부를 별도로 형성하여 낮은 전류에서 자기 포화가 일어나는 것을 방지하고 있다. 따라서, 제품의 사용 가능한 전류 범위가 크게 확대된다.
또한, 본 발명은 열융착 필름 위에 각각의 자성체막과 비자성체막을 형성한 그린 시트(green sheet)를 준비하여 상기 자성체막과 비자성체막 그린 시트에 커팅 라인을 형성하는 공정과, 상기 커팅 라인에 따라 자성체막 및 비자성체막 그린 시트로부터 불필요한 부분을 제거하여 남아 있는 부분과 제거된 부분을 서로 대응시켜서 1개의 단위층의 물질을 형성하는 공정과, 상기 단위층을 복수개 열압착 적층하여 자성체층 영역과 비자성체층 영역으로 이루어진 적층 성형체를 형성하는 공정과, 상기 비자성체층 영역에 다수의 스루 홀을 형성하고, 여기에 도전체 물질(나노 결정질 Ag 페이스트)을 주입하여 비자성체 영역 표면에 상기 도전성 물질로 된 전극을 형성하는 공정과, 상기 적층 성형체의 상면 및 하면에 자성체층과 비자성체층으로 된 그린 시트를 구성하여 비자성체 영역 표면에 전극 패턴을 형성하는 공정과, 상기 적층 시트와 적층 성형체를 일체화하여 전극을 연결하여 코일을 구성하고 열압착 적층시켜 적층 성형체를 형성하는 공정과, 여기에 γ선을 조사한 다음 외부 표면에 전극 단자를 형성하여 280~320℃ 범위의 온도에서 열경화를 실시하여 상기 도전성 물질을 완전히 도체화하는 공정의 결합으로 이루어지는 것을 특징으로 하는 적층형 칩 타입 인덕터의 제조 방법을 제공한다.
본 발명에 따른 칩 타입 파워 인덕터의의 제조 방법에 따르면, 상기 인덕터의 내부에 형성된 비자성체 영역 및 추가의 비자성체의 차단 영역에 의하여 자기 포화가 효과적으로 억제되므로, 종래의 적층 타입 파워 인덕터에서는 실현될 수 없었던 수 백 mA~ 2A 범위의 직류 중첩 특성을 갖게 되고, 소형의 휴대용 기기에 사용하기에 적합한 소형ㆍ경량의 칩 타입 파워 인덕터를 얻을 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 특징 및 구체적인 실시예를 설명하겠다.
도 2a 및 2b는 본 발명의 제1 및 제2 실시예에 따른 칩 타입 파워 인덕터를 각각 모식적으로 나타낸 단면도이다. 도2a 및 2b에 있어서, 40은 자성체, 50a, 50b 및 50c는 각각 비자성체, 60은 전극이다.
상기 도 2a의 구성을 가지는 제1 실시예에 따른 본 발명의 칩 타입 파워 인덕터의 제조 방법을 도 3a~3n의 공정도에 따라 상세히 설명하겠다.
도 3a는 금속 자성체 시트를 준비하는 단계를 보여주고 있는데, 캐리어 필름, 즉 열융착 필름 (100) 위에 금속 자성체막 (110)을 형성하고, 또한 도 3b에 나타낸 바와 같이, 다른 열융착 필름 (100) 위에 유기 비자성체막 (120)을 형성한다. 상기 금속 자성체막 (110)과 유기 비자성체막 (120)의 두께는 동일한 것이 바람직 하다.
본 발명에 있어서, 금속 자성체막은 미리 금속 미분말 [센더스트, 비정질(非晶質), 화인 매트, 철분]의 편평분(扁平粉)을 열가소성 수지(고밀도 폴리에틸렌 수지 등)와 혼합한 후 압출 가열 성형법 및 롤러 성형법으로 규정된 밀도 및 두께의 것을 준비하여 둔다. 금속 자성체 시트는 다른 성형법으로 만든 것이라도 좋다.
금속 자성체 시트는 전기 특성, 즉 투과율이 최소한 20 μH 이상, 바람직하게는 40~80 μH 이상의 것을 사용하는 것이 좋다.
유기 비자성체로서는 시판의 고밀도 폴리에틸렌 수지 시트를 사용할 수 있다. 열가소성 수지는 금속 자성체 시트 준비시의 수지와 유기 비자성체막 준비시의 수지가 동일한 것을 선택하는 것이 좋다.
열융착 필름 위에 각 층의 형성이 완성되고 나면, 열융착 필름은 상기 각 층을 적층할 때에 차례로 제거된다. 형성된 금속 자성체막 (110)과 유기 비자성체막 (120)은 도 3c 및 3d에 나타낸 바와 같이 미리 설정된 커팅 라인을 따라 소정의 형태로 커팅된다. 금속 자성체막 (110)은 내부의 2개 영역 (113)이 제거되도록 커팅되고, 유기 비자성체막 (120)은 내부의 2개 영역 (122)을 제외한 나머지 부분이 제거되도록 커팅된다. 이 경우, 금속 자성체막 (110)으로부터 제거된 부분 (113)에 유기 비자성체막 (120)으로부터 제거되고 남아 있는 부분 (122)이 형태적으로 서로 대응하도록 커팅을 실시한다.
커팅은 레이저 가공이나 기계적 가공 등에 의하여 커팅 라인을 형성한 후 불필요한 부분을 열융착 필름 (100)으로부터 제거한다. 커팅 라인을 형성할 때에는 열융착 필름 (100)이 손상되지 않도록 하는 것이 좋다.
내부의 2개 영역이 제거된 금속 자성체막 (112)과 주변부가 제거된 유기 비자성체막 (122)을 동일 평면 위에서 서로 결합시켜서, 도 3e에 나타낸 바와 같이, 금속 자성체막(112)의 내부 공간 영역 (113)에 상기 유기 비자성체막 (122)이 삽입되도록 한다. 이 과정에서, 금속 자성체막 (112)과 유기 비자성체막 (122)을 지지하고 있는 열융착 필름 (100)은 각각 전부 제거된다. 상기 열융착 필름 (100)은 커팅 공정의 고정 및 적층 공정의 위치 조정에 주로 사용된다.
도 3f는 동일 평면 위에서 1개의 복합 시트로 통합된 상태의 1개의 금속 자성체막 (112)과 2개의 유기 비자성체막 (122)을 보여주고 있다.
이와 같이, 동일 평면 위에 1개의 금속 자성체막 (112)과 2개의 유기 비자성체막 (122)을 단일 시트로 통합시킨 복합 시트를 복수 개 준비하여, 도 3g에 나타낸 바와 같이 열압착 가압에 의하여 적층된 복합 시트를 형성한다. 도면에서는 편의상 4개의 복합 시트를 적층 결합시키는 것으로 나타나 있으나, 그 수효는 용도 등의 설계에 따라 적의 가감시킬 수 있다. 이 때, 도 3g의 공정 후의 적층 성형체의 형태는 도 3h에 나타나 있다. 전체적으로 보면, 금속 자성체 영역 (114) 내부에 2개의 유기 비자성체 영역 (124)이 서로 간극 없이 삽입되어 형성되어 있는 모습으로 나타나 있다. 상기 금속 자성체 영역 (114) 내부의 2개의 유기 비자성체 영역 (124)은 권선형 인덕터의 자심(磁心; 코어)에 해당한다. 즉, 2개의 유기 비자성체 영역 (124)은 권선형 인덕터에 있어서의 자심 주위의 권선 도선 영역에 해당하는 것이다.
도 3i에는 적층 성형체의 유기 비자성체 영역 (124)에 다수의 관통공(貫通孔), 즉 스루 홀 (130)이 형성되어 있는 상태를 보여주고 있다. 이러한 스루 홀(130)은 레이저 펀칭이나 기계적 펀칭, 또는 기타 공지의 기법을 이용하여 형성할 수 있다. 상기 스루 홀 (130)에는 나노 결정질 Ag로 된 Ag 페이스트 등의 도전성 물질이 주입되고, 상기 유기 비자성체 영역 (124) 표면의 각 스루 홀은 대응하는 유기 비자성체 영역 (124)의 스루 홀과 전극 패턴에 상호 물리적으로 연결되어 자심부를 형성한다.
유기 비자성체 영역 (124) 사이를 연결하는 표면 전극 패턴 (134)은 도 3j에 도시되어 있다. 전극 패턴 (134)은 스크린 인쇄법 등의 방법을 이용하여 유기 비자성체 영역 (124) 표면에 인쇄하고, 이에 따라 도전성 물질 (결정질 Ag 페이스트)이 채워져 있는 스루 홀 (130)과 서로 전기적으로 연결되어 마치 권선형 인덕터의 자심부 주변에 권선 도선과 동일한, 전체적으로 1개의 전기적 통로를 형성한다. 유기 비자성체 영역 (124) 표면에 형성된 전극 패턴의 종단부(終端部)의 전극 패턴 (135a, 135b)은 금속 자성체 영역 (114)의 모서리까지 연장되고, 이 연장된 전극 패턴의 종단부에는 후속 공정을 통하여 외부 전극 단자가 형성된다.
전극 패턴이 형성된 적층 형성체의 상부 및 하부 표면에는, 도 3k에 도시되어 있는 바와 같이, 유기 비자성체 영역 (124), 즉 자심 영역 부위와 전극 패턴 (135a, 135b) 부위에 비자성체막 (145)이 삽입ㆍ정합(整合)된 금속 자성체막 (140a, 140b)을 각각 적층한 다음 열압착하여 완성한다. 이와 같이 하여 완성된 인덕터 성형체 (160)는 도 3l에 도시되어 있다. 외부 표면 양측면에는 상기 전극 패 턴 (130a, 130b)의 종단부가 나타나 있다.
그 다음에, 완성된 성형체 (160)에 γ선을 조사하여 유기 비자성체와 금속 자성체의 내열성을 향상시킨다. γ선을 조사한 후, 내부 전극 패턴, 유기 비자성체 영역, 금속 자성체 영역을 동시에 약 300℃의 온도에서 경화시켜서, 코일 형태의 전극 패턴, 유기 비자성체인 절연체 영역 및 금속 자성체로 구성되는 자기 통로가 형성된다.
이어서, 디핑이나 도포 롤러 등을 이용하여 측면에 외부 전극 단자 (162a, 162b)가 형성된 캡을 씌워서 외부 전극 단자를 구성할 수도 있다. 이 때, 최종적으로 완성된 제품의 형태는 도 3m에 나타나 있다.
도 3n은 도 3l의 선L-L에 따른 내부의 단면 구조를 개략적으로 도시한 것이다.
이상과 같은 제조 공정에 의하여 본 발명의 적층형 칩 타입 인덕터를 경제적으로 제조할 수 있고, 특히 대량의 제품을 단시간 내에 자동화된 공정으로 제조할 수 있다.
다음에, 도 4a~4m의 공정도에 따라 본 발명의 제2 실시예에 의한 칩 타입 인덕터의 제조 방법에 관하여 설명하겠다. 이 경우, 전술한 제1 실시예에서와 동일한 부분은 동일한 부호를 사용하여 표시하였다.
도 4a 및 도 4b는 금속 자성체 시트와 유기 비자성체 시트를 준비하는 단계를 보여주고 있다. 즉, 열융착 필름 (100) 위에 금속 자성체막 (110)과 유기 비자성체막 (120)을 각각 형성한다. 형성된 금속 자성체막(110)과 유기 비자성체막 (120)은, 도 4c 및 4d에 나타낸 바와 같이, 미리 설정된 커팅 라인을 따라 소정 형태로 커팅된다. 이 때, 전술한 제1 실시예와 다른 점은, 유기 비자성체막 (120) 내부의 2개 영역이 서로 분리된 형태가 아니라, 이들 2개 영역의 일단부가 서로 연결된 U자형이 되도록 커팅을 한다는 점이다. 이 경우, 금속 자성체막 (110)로부터 제거된 부분 (113')도 역시 U자형이 되도록 커팅된다.
내부 영역이 제거된 금속 자성체막 (112')과 주변부가 제거된 유기 비자성체막 (122')을 열융착 필름 (100)으로부터 떼어내고, 동일 평면 위에서 서로 결합시켜서, 도 4e에 나타낸 바와 같이, 자정체막 (112')의 내부 공간 영역 (113')에 상기 비자성체막(122')이 삽입되도록 한다.
도 4f는 동일 평면 위에서 1개의 복합 시트로 결합된 금속 자성체막 (112')과 유기 비자성체막 (122')을 보여주고 있다. 이와 같이 하여 얻은 복수 개의 복합 시트는 도 4g에 나타낸 바와 같이 차례로 적층 결합된다.
적층된 상태의 성형체의 형태는 도 4h에 나타나 있다. 즉, 금속 자성체 영역 (114') 내부의 2개의 유기 비자성체 영역(124a, 124b)과 이들 2개의 유기 비자성체 영역을 연결하는 또 하나의 유기 비자성체 영역 (124c)이 형성되어 있는 전체적인 형태가 나타나 있다. 상기 유기 비자성체 영역 (124c)은 반드시 2개의 비자성체 영역 (124a, 124b)의 종단을 연결시킬 필요는 없고, 경우에 따라서는 중간 부분을 연결하는 구조도 가능하다.
도 4i에는 적층 성형체의 비자성체 영역 (124')에 다수의 스루 홀 (130)이 형성된 구조를 보여주고 있다. 상기 스루 홀 (130)에 나노 결정질 Ag로 된 Ag 페이 스트 등의 도전성 물질을 채우고, 도 4j와 같이 상기 비자성체 영역 (124')의 표면에 전극 패턴 (134)을 형성하여 각 스루 홀이 대응하는 다른 비자성체 영역의 스루 홀과 물리적으로 서로 연결되도록 한다.
이들 비자성체 영역 사이를 연결하는 표면 전극 패턴 (134)은 도 4j에 도시되어 있다. 비자성체 영역 표면 (124')에 형성된 전극 패턴 종단부의 전극 패턴 (135a, 135b)은 자성체 영역 (114')의 모서리까지 연장되어 있다.
이어서, 적층 성형체의 상부 및 하부 표면에는 도 4k에 도시된 바와 같이 금속 자성체막 (140a, 140b)을 각각 적층한다. 이어서, 전술한 제1 실시예의 도 3l에 도시된 바와 동일한 공정을 행하여 적층 성형체 (160')를 완성한다. 이와 같이 하여 완성한 성형체 (160')는 도 4l에 도시되어 있다. 이 완성품은 외부의 거칠기를 다듬어서 도 4m에 도시된 바와 같이 외부 전극 단자 (162a, 162b)를 형성한다.
전술한 본 발명의 제1 및 제2 실시예의 어느 경우에나, 본 발명의 제품은 기존의 동종 제품에 비하여 그 크기를 3.2 ㎜ × 1.6 ㎜ × 1.0 ㎜의 소형으로 제조하는 것이 가능하다.
이러한 방법으로 제조된 본 발명의 적층형 칩 타입 파워 인덕터의 전기적 성능을 종래의 파워 인덕터 제품들과 비교하여 보았다. 비교 대상 제품들은 일본국 토쿄도 오타쿠 히가시유키가야 소재의 토코 카부시키 카이샤 (東光株式會社) 제품인 페라이트 자심 권선형 타입 인덕터 모델 D312C ("제품 A)" 및 일본국 토쿄도 미나토쿠 신바시 소재의 에프디케이 카부시키카이샤(FDK株式會社) 제품인 적층형 파워 인덕터 모델 MIPW ("제품 B")를 사용하였다. 그 구체적인 성능 비교 값은 다음 표 1에 요약되어 있다.
제 품 규 격 (㎜) 인덕턴스 (L: @ 1 MHz) 정격 전류* 저항 값 (직류, R)
제품 A 3.8 ×3.8 ×1.2 2.2μH 1.4 A 0.12 Ω
제품 B 3.2 ×2.6 ×1.0 2.2μH 0.85 A 0.1 Ω
본 발명 a 3.2 ×1.6 ×1.0 2.2μH 1.2 A 0.14 Ω
본 발명 b 3.2 ×2.5 ×1.0 2.2μH 1.7 A 0.18 Ω
본 발명 c 2.0 ×1.2 ×1.0 2.2μH 0.6 A 0.08 Ω
* 초기 L (2.2 μH)의 20%가 강하되었을 때의 전류
상기 표 1 중의 정격 전류 특성은 다시 도 5에 그래프로서 도시되어 있는데, 이로부터 동일한 인덕턴스의 제품을 기준으로 비교하여 보면, 본 발명에 의한 적층형 칩 타입 파워 인덕터는 기존의 페라이트 자심 권선형 타입 파워 인덕터나 적층형 파워 인덕터에 비하여 그 크기(규격)가 작음에도 불구하고 높은 직류 특성을 나타내고 있다는 사실을 알 수 있다.
본 발명에 따른 적층형 칩 타입 인덕터는 사용 목적에 따라 그의 형태 및 구조의 수정 및 변형이 가능하며, 제조 방법도 역시 여러 가지 다양한 방식으로 수정 및 변경이 가능하다. 예컨대, 자성체 영역과 비자성체 영역으로 된 성형체는 습식 적층법에 의하여 구성할 수도 있고, 자동화 장비 또는 벌크형 모울드를 이용하여 적층 단계 없이 성형하는 것도 가능하다. 기타, 후술하는 특허 청구 범위 내에서의 본 발명의 다양한 변형 및 개량도 역시 당업자에게 자명하게 될 것이다.
본 발명에 의하면, 파워 인덕터 내부의 자속을 억제할 수 있고, 종래의 적층형 칩 타입 파워 인덕터 및 페라이트 자심을 응용한 권선 타입의 코일로도 실현될 수 없었던 파워 인덕터를 얻을 수 있다. 더욱이, 규격 3225 (L=1~3, 3 μH)의 경우, 종래의 칩 타입 파워 인덕터에서는 얻을 수 없었던 수 백 mA~2A의 직류 중첩 특성을 얻을 수 있다. 또, 매우 적은 크기의 적층형 칩 타입 파워 인덕터를 제조하는 것이 가능하기 때문에, 휴대 전화, 노트 북, PC, 기타의 소형 통신 기기 및 전자 제품에 사용할 수 있는 효과가 있다. 그 뿐만 아니라, 본 발명에 의하면 생산성이 우수하므로, 대량의 제품을 경제적으로 제조할 수 있다.

Claims (7)

  1. 전기적 통로가 형성되어 있는 제1 비자성체 영역 및 제2 비자성체 영역과 자성체 영역을 포함하고,
    상기 비자성체 영역과 자성체 영역이 동일 평면 위에서 1개의 복합 시트로 통합되어 형성된 복합 시트가 복수개 적층 및 열압착되어 구성된 적층 자심부 형성체와, 이 자심부 형성체의 대면 및 하면에 각각 형성된 자성체층과, 상기 적층 자심부 형성체와 적층하여 형성한 외부 전극을 포함하여 구성되고, 상기 전기적 통로는 상기 제1 비자성체 영역 및 제2 비자성체 영역에 형성된 다수의 스루 홀 (through hole)에 주입된 도전성 물질과 상기 제1 비자성체 영역 및 제2 비자성체 영역의 표면에 형성된 다수의 전극 패턴으로 연결된 것을 특징으로 하는 적층형 칩 타입 파워 인덕터.
  2. 제2항에 있어서, 상기 자심부 내부에 제1 비자성체 영역 및 제2 비자성체 영역을 연결하는 또 하나의 유기 비자성체 영역이 추가로 포함되는 것인 적층형 칩 타입 파워 인덕터.
  3. 제1항 또는 제2항에 있어서, 상기 도전성 물질은 나노 결정질 Ag로 된 Ag 페이스트인 것인 적층형 칩 타입 파워 인덕터.
  4. 열융착 필름 위에 각각의 금속 자성체막과 유기 비자성체막이 형성된 그린 시트(green sheet)를 각각 준비하여 상기 금속 자성체막과 유기 비자성체막 그린 시트에 커팅 라인을 형성하는 공정과,
    상기 커팅 라인에 따라 자성체막 및 상기 금속 자성체막 및 유기 비자성체막 그린 시트로부터 각각 불필요한 부분을 제거하여 남아 있는 부분과 제거된 부분을 서로 대응시켜서 1개의 단위층 물질을 형성하는 공정과,
    상기 단위층을 복수개 열압착 적층하여 자성체층 영역과 비자성체 영역으로 이루어진 적층 성형체를 형성하는 공정과,
    상기 비자성체 영역에 다수의 스루홀을 형성하고, 여기에 도전성 물질을 주입하여 비자성체 영역 표면에 상기 도전성 물질로 된 전극을 형성하는 공정과,
    상기 적층 성형체의 상면 및 하면에 자성체층과 비자성체로 된 그린 시트를 구성하여 비자성체 영역 표면에 전국 패턴을 형성하는 공정과,
    상기 적층 시트와 성형체를 일체화하여 전극을 연결하여 코일을 구성하고 열압착 적층시켜 적층 성형체를 형성하는 공정과,
    여기에 γ선을 조사한 다음 외부 표면에 전극 단자를 형성하여 280~320℃ 범위의 온도에서 경화를 실시하여 도전성 물질을 완전히 도체화하는 공정
    의 결합으로 이루어지는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터의 제조 방법.
  5. 제4항에 있어서, 상기 γ선의 조사는 유기 비자성체와 금속 자성체의 내열성 을 향상시키는 것인 적층형 칩 타입 파워 인덕터의 제조 방법.
  6. 제4항에 있어서, 상기 금속 자성체 시트 및 유기 비자성체 시트는 각각 열가소성 수지 재료인 것인 칩 타입 파워 인덕터의 제조 방법.
  7. 제4항에 있어서, 상기 도전성 물질은 나노 결정질 Ag로 된 Ag 페이스트인 것인 적층형 칩 타입 파워 인덕터의 제조 방법.
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