KR100663242B1 - 적층형 칩 타입 파워 인덕터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 적층형 칩 타입 파워 인덕터에 관한 것으로서, 특히 적층형 칩 타입 파워 인덕터가 바이어스 전류에 의하여 코어부에 가해지는 낮은 전류의 값에서도 쉽게 자기 포화되는 것을 방지하기 위하여 자성체 물질로 형성된 코어부의 일단에 강자성체 영역을 형성하고, 상기 코어부와 강자성체 영역을 비자성체 물질로 감싼 적층형 칩 타입 파워 인덕터 및 그 제조 방법에 관한 것이다.
본 발명에 따른 적층형 칩 타입 파워 인덕터는, 자성 물질로 이루어진 코어부와, 상기 코어부의 일단에 연장되게 형성되며, 강자성 물질로 이루어진 역자력 발생부와, 상기 코어부의 둘레를 그 길이 방향에 따라 감싸는 도전부와, 이 도전부의 양단에 연장되어 형성되는 전극으로 구성된다.

Description

적층형 칩 타입 파워 인덕터 및 그 제조 방법{MULTILAYERED CHIP-TYPE POWER INDUCTOR AND MANUFACTURING METHOD THEREROF}
도 2(a)는 본 발명에 의한 적층형 칩 타입 파워 인덕터의 측면도이다.
도 2(b)는 도 2(a)의 A-A'에 따른 단면도이다.
도 2(c)는 본 발명에 의한 적층형 칩 타입 파워 인덕터를 위에서 본 단면도이다.
도 3은 본 발명에 의한 적층형 칩 타입 파워 인덕터의 원리를 나타낸 개념도이다.
도 4(a) 내지 도 4(p)는 본 발명의 제1 실시예의 예시도이다.
도 5(a) 내지 도 5(c)는 본 발명의 제2 실시예에 있어서 제1 실시예와 구별되는 공정 부분의 예시도이다.
본 발명은 칩 타입 파워 인덕터(chip-type power inductor)에 관한 것으로서, 특히 적층형 칩 타입 파워 인덕터 및 그 제조 방법에 관한 것이다.
최근의 전자 기기들이 소형화 됨에 따라, 전자 기기들에 사용되는 전자 소자 또한 소형화 및 경량화하고 있다. 특히, 최근에는 휴대형 기기의 급속한 증가에 따라 상기 휴대용 기기의 배터리의 소모를 최소화하기 위하여 저손실, 대전류 특성의 소형 인덕터에 대한 요구가 증가되고 있다.
그러나, 이러한 전자 기기에 사용되는 전자 회로의 상대적인 용적화율은 전자 기기 전체의 체적에 대하여 증가하는 경향이 있다. 왜냐하면, CPU와 LSI와 같은 전자 회로의 소자가 고속화하고, 고주파를 사용함에 따라, 전자 회로의 필수 소자인 인덕터 및 변압기 등의 수동 소자는 소형화가 되기 어렵기 때문이다.
한편, 인덕터 및 변압기 등의 수동 소자를 소형화하기 위하여, 상기 인덕터 및 변합기의 자성체의 용적을 감소시키면, 자성체는 쉽게 자기 포화(磁氣飽和)되기 때문에 상기 인덕터 및 변압기가 전체적으로 취급할 수 있는 전류량이 감소하는 문제점이 발생하였다.
일반적으로, 인덕터의 제조에 사용되는 인덕터의 자성체의 재료로서는 페라이트계 자성 재료와 금속 자성체계 자성 재료가 있다. 이들 2종의 자성 재료 중에서 대량 생산 및 소형화에 유리한 적층형 칩 타입 파워 인덕터의 자성체의 재료로서는 페라이트계 자성 재료가 주로 사용된다. 특히, Ni-Zn 페이라트계 자성 재료가 주류를 이루고 있다.
도 1은 현재 시판되고 있는 종래 기술에 의한 적층형 칩 타입 파워 인덕터의단면 구조를 개략적으로 나타낸 것으로서, 페라이트계 자성 재료가 사용되고 있다. 이 적층형 칩 타입 파워 인덕터는 다수의 자성체층이 적층되어 일체로 형성된 코어부(11)와 다수의 전극 패턴(12)으로 이루어져 있다. 도 1에 도시되어 있는 종래의 적층형 칩 타입 파워 인덕터는 수직형 타입르로서, 코일이 수직 방향으로 회전하면서 코어부(11)를 감싸고 잇어 전술한 다수의 전극 패턴이 수직 방향으로 형성된다.
종래 기술에 따른 적층형 칩 타입 파워 인덕터는, 일체형 구조로 제작이 간편하고, 소형화가 용이한 반면에, 투자율(透磁率)과 전기 저항이 높아 포화 자속 밀도가 낮은 페라이트계 자성 재료를 사용하고, 자속을 차단하는 비자성체 역할을 하는 부분을 함유하지 않으므로, 낮은 전류에서도 쉽게 자기 포화를 일으킨다. 즉, 자기 포화에 의한 인덕턴스 값이 저하되어 직류 중첩 특성이 나빠지고, 이에 따라 적층형 칩 파워 인덕터의 사용 가능한 전류의 범위가 제한되는 문제점이 있었다.
따라서, 전술한 바와 같은 문제점을 해결하고자 함에 있어서, 바이어스 전류에 의하여 코어부에 가해지는 낮은 전류로 자기 포화가 되는 것을 방지하기 위하여, 본 발명은 자성체 물질로 형성된 코어부의 일단에 강자성체 영역을 형성하고, 상기 코어부와 강자성체 영역을 비자성체 물질로 감쌈으로써, 사용 가능한 전류의 범위를 증가시킬 수 있는 적층형 칩 타입 파워 인덕터 및 그 제조 방법을 제공하려는 데에 그 목적이 있다.
이러한 목적을 달성하기 위하여, 본 발명에 따른 적층형 칩 타입 파워 인덕터 및 그 제조 방법의 양호한 실시예들을 도 2 내지 도 5를 참조하여 상세히 설명하겠다.
도 2(a) 내지 도 2(c)에 도시되어 있는 바와 같이, 본 발명에 따른 적층형 칩 타입 파워 인덕터는 자성 물질로 이루어진 코어부(21)와, 이 코어부의 일단에 연장되게 형성되며, 강자성 물질로 이루어진 역자력 발생부(22)와, 상기 코어부(21)의 둘레를 그 길이 방향에 따라 감싸는 도전부(23)와, 상기 도전부의 양단에 연장되게 형성되는 전극(26)과, 상기 코어부(21), 상기 역자력 발생부(22) 및 상기 도전부(23)가 외부의 자성부(27)와 분리되도록 상기 코어부(21)의 길이 방향을 따라 상기 코어부(21), 상기 역자력 발생부(22) 및 상기 도전부(23)를 둘러싸도록 형성되며, 비자성 물질로 이루어진 장착부(24)로 이루어진다.
이하, 본 발명에 따른 상기 적층형 칩 타입 파워 인덕터에 대하여 더 상세히 설명하겠다.
먼저, 코어부(21)는 자성 물질로 이루어지며, 여러 가지의 모양으로 제조될 수 있으나 직육면체 타입의 형상인 것이 바람직하다. 또한, 코어부(21)는 투자율이 20 ui 정도, 좋기로는 40~60 ui 정도의 자성체 시트를 복수개 적층함으로써 형성된다.
역자력 발생부(22)는 상기 코어부(21)의 일단에 형성되고, 강자성체 물질로 이루어진다. 강자성체 물질로서는 플라스틱 마그네트가 좋다.
도전부(23)는 코어부(21)의 둘레를 그 길이 방향에 따라 나선형 형태로 감싼다. 이 때, 본 발명은 소결 단계를 거치지 않기 때문에, 도전부(23)는 도전성 물질중에서 나노 결정질 Ag로 된 Ag 페이스트인 것이 바람직하다. 상기 도전부(23)는 일반적인 인덕터의 코일에 해당한다. 한편, 도전부(23)와 코어부(21)가 직접 연결 되지 않도록 코어부(21)의 표면에 절연 물질 특히, 이산화규소(SiO2)로 표면 처리한다.
장착부(24)는 비자성 물질로 이루어지며, 코어부(21), 역자력 발생부(22) 및 도전부(23)가 외부의 자성부(27)와 분리되도록 코어부(21)의 길이 방향을 따라 코어부(21), 역자력 발생부(22) 및 상기 도전부(23)를 둘러싸도록 형성된다. 이와 같이 구성하기 위하여, 코어부(21) 및 역자력 발생부(22)의 모양대로 관통홈이 형성된 비자성 시트를 복수개 적층한 다음, 코어부(21) 및 역자력 발생부(22)의 상부 및 하부 표면에 절연 물질, 특히 이산화규소(SiO2)로 표면 처리한다. 이 때, 반드시 여기에 한정될 필요는 없으나, 전술한 비자성 물질과 코어부(21)를 이루는 자성 물질은 동일한 유전체 물질인 것이 바람직하고, 이들 비자성 물질과 자성 물질은 열팽창 계수가 동일한 것이 본 발명에 따른 인덕터의 신뢰성의 면에서 바람직하다. 예를 들면, 열팽창 계수는 (12~15 × 106/℃)인 것이 바람직하다. 그리고, 장착부(24)는 그 길이 방향에 따라 코어부(21)를 중심으로 양말단에 복수개의 관통홀(25)이 일정한 간격으로 형성되어 있고, 도전부(23)는 이들 관통홀(25)을 통과하면서 형성된다. 여기서, 관통홀(25)은 본 발명에 따른 적층형 칩 타입 파워 인덕터의 내부 전극 패턴이 된다.
따라서, 도전부(23)는 절연 물질(SiO2)로 표면 처리된 코어부(21)의 표면과 비자성 물질로 이루어진 장착부(24)의 복수개의 관통홀(25) 안에 형성되므로, 자성체 물질인 코어부(21)에 직접 연결되지 않는다.
전극(26)은 도전부(23)를 이루는 도전성 물질이 그 도전부(23)의 양단에서 코어부(21)를 이루는 자성체 시트의 모서리까지 연장되어 형성된다. 전극(26)의 표면도 절연 물질(예컨대, SiO2)로 표면 처리되므로, 이 전극(26)은 자성 물질로 이루어진 코어부(21) 및 외부의 자성부(27)와 직접 연결되지 않는다. 상기 전극(26)은 내부 전극(관통홀)의 종단부에 연결되는 것으로 후속 공정을 통하여 외부 전극 단자가 된다.
전술한 바와 같은 구성에 따라, 본 발명에 따른 적층형 칩 타입 파워 인덕터의 사용 가능한 전류의 범위가 확대되는데, 이제 그 원리를 도 3을 참조하여 상세히 설명하겠다.
도 3에 도시한 바와 같이, 본 발명에 따른 적층형 칩 타입 파워 인덕터에 일정한 전압이 인가될 경우, 외부 전극으로부터 인가된 전압에 의하여 코어부(21)의 표면에 형성된 도전부(23)에는 전류가 흐른다. 이 흐르는 전류에 의하여 코어부(21)를 중심으로 자력선이 발생한다. 이 때, 본 발명과 같이, 강자성체 물질로 이루어진 반자력 발생부(22)를 상기 발생된 자력선과 반대 방향으로 자력선이 발생하도록 상기 코어부(21)의 일단에 형성한다. 따라서, 본 발명에 따른 적층형 칩 타입 파워 인덕터는, 상기 흐르는 전류에 의하여 발생된 자력선을 상기 역자력 발생부(22)를 이용하여 적극적으로 감소시킴에 따라, 자기 포화되는 전류의 크기를 높임으로써 사용 가능한 전류의 범위가 확대된다. 이에 따라, 본 발명의 목적을 달성될 수 있다.
이하에서는, 전술한 바와 같은 구성의 본 발명에 의한 적층형 칩 타입 파워 인덕터의 제조 방법을 도 4(a) 내지 도 4(q) 및 도 5(a) 내지 도 5(c)를 참조하여 상세히 설명하겠다.
도 4(a) 내지 도 4(q)는 본 발명 방법의 양호한 제1 실시예에 따른 적층형 칩 타입 파워 인덕터의 제조 방법을 개략적으로 나타낸 것으로서,
- 두께와 길이가 각각 일정한 자성체 시트의 길이 방향에 따라 일정한 간격을 두고 1조(組)로 형성된 비자성체 영역과 상기 1조의 비자성체 영역의 일단부 사이에 관통홈이 형성된 복합 시트를 준비하는 제1 공정과,
- 상기 준비된 복합 시트를 복수개 적층하여 적층체를 형성하는 제2 공정과,
- 상기 형성된 적층체의 비자성체 영역에 일정한 간격으로 복수개의 관통홀을 형성하는 제3 공정과,
- 상기 1조의 비자성체 영역 사이의 적층체의 표면과 상기 비자성체 영역의 일단으로부터 일정 부분까지의 적층체 표면에 절연 물질로 절연막을 형성하는 제4 공정과,
- 상기 복수개의 관통홀을 통과하면서 상기 적층체의 표면을 나선형으로 감싸도록 도전성 물질을 형성하고, 상기 형성된 도전성 물질을 연장하여 상기 비자성체 영역의 일단으로부터 일정 부분까지의 적층체 표면에 형성하는 제5 공정과,
- 상기 적층체에서 상기 1조의 비자성체 영역의 일단부 사이에 형성된 관통홈에 강자성체 물질을 삽입하는 제6 공정과,
- 상기 적층체에서 도전성 물질이 형성된 부분의 모양에 따라 절연 물질로 절연막이 형성된 자성체 시트를 상기 적층체의 상부면 및 하부면에 부착하는 제7 공정의 결합으로 이루어진다.
본 발명 방법의 양호한 제1의 실시예는 도 4(a) 내지 도 4(p)에 개략적으로요약되어 있다.
우선, 도 4(a)에 도시되어 있는 바와 같이, 자성체 물질로 이루어진 금속성 시트를 준비한다. 상기 금속성 시트는 캐리어 필름, 즉 열융착 필름(41) 위에 금속 자성체 씨트(42)가 형성된 것이다. 여기서, 상기 금속 자성체 시트(42)는 다양한 성형법으로 제작될 수 있다. 그러나, 상기 금속 자성체 시트(42)는 센더스트, 비정질(非晶質), 화인 매트, 철분으로 구성된 금속 분말의 편평분(扁平粉)을 표면 처리한 분말과 열가소성 수지(고밀도 폴리에틸렌 수지 등)를 혼합한 후 압출 가열 성형법 및 롤러 성형법에 의하여 규정된 밀도 및 두께로 제작되는 것이 바람직히다. 상기 금속 자성체 시트(42)는 투과율이 최소한 20 μH 이상, 바람직하게는 40~80 μH 인 것을 사용하는 것이 좋다.
이어서, 도 4(b)에 도시되어 있는 바와 같이, 비자성 물질로 이루어진 비금속성 시트를 준비한다. 이 비금속성 시트는 열융착 필름(43) 위에 유기 비자성체 시트(44)가 형성된 것이다. 유기 비자성체 시트(44)로서는 시판되는 고밀도 폴리에틸렌 수지 시트가 사용될 수 있는데, 상기 금속 자성체 시트(42)와 동일한 두께의 것을 사용하는 것이 바람직하다.
다음에, 도 4(c)에 도시되어 있는 바와 같이, 열융착 필름(41)은 커팅하지 않고, 금속성 자성체 시트(42)만 미리 설정된 커팅 라인을 따라 커팅하여, 금속성 자성체 시트는 2개의 관통홈(45)과 이 2개의 관통홈(45)의 일단을 연결하는 1개의 관통홈(46)을 형성하도록 한다.
도 4(d)에서와 같이, 상기 금속성 자성체 시트에 형성된 2개의 관통홈(45)과 대응하는 부분의 상기 유기 비자성체 시트(44)만을 커팅하여, 상기 비금속성 시트로부터 부분(47)을 도려낸다. 여기서, 상기 커팅은 레이저 가공이나 펀칭 가공 등의 기법에 의하여 커팅 라인을 형성한 후, 불필요한 부분을 열융착 필름으로부터 제거한다. 상기 커링 라인을 형성할 때, 상기 열융착 필름이 손상되지 않도록 주의하여야 한다.
이어서, 도 4(e)에 도시되어 있는 바와 같이, 상기 2개의 관통홈(45)에 상기 비금속성 시트의 부분(47)을 삽입함으로써, 도 4(f)에 나타낸 바와 같은 복합 시트를 형성한다. 상기 열융착 필름(41,43)은 상기 금속성 시트와 상기 비금성 시트에 의하여 복합 시트를 형성할 때 제거된다.
본 발명의 제2 공정은 도 4(g)와 도 4(h)에 도시되어 있는데, 제1 공정에서 준비된 복수개의 복합 시트 [도 4(f)]를 적층하여 적층체를 얻는 공정이다. 이 공정 중에 상기 복합 시트를 지지하고 있는 열융착 필름(41)은 제거된다. 상기 적층체에는 전술한 금속 자성체 시트(42)가 복수개 적층되어 형성된 금속 자성체 영역의 내부에 그 길이 방향에 따라 전술한 비금속성 시트의 부분(47)이 복수개 적층되어 형성된 비자성체 영역(24)이 일정한 간격으로 1조로 형성되어 있고, 상기 비자성체 영역(24)의 일단에 상기 비자성체 영역을 연결하는 관통홈(46-1)이 형성되어 있다. 도면에서는 편의상 3개의 복합 시트를 적층하였으나, 그 개수는 제조자의 설 계에 따라 달라질 수 있다. 한편, 열융착 필름(41)은 상기 커팅 공정에서 시트를 고정시키거나, 적층 공정에서 시트의 위치를 용이하게 조정하기 위하여 사용되는 것이다.
제3 공정은 도 4(i)에 설명되어 있다. 제2 공정으로부터의 적층체 [도 4(h)]의 비자성체 영역(24)에 일정한 간격으로 복수개의 관통홀(25)이 형성된다. 상기 관통홀(25)은 레이저 가공이나 펀칭 가공 등의 기법을 이용하여 형성된다.
제4 공정에서는, 도 4(j)에 도시되어 있는 바와 같이, 1조의 비자성체 영역(24) 사이의 적층체의 표면과 비자성체 영역(24)의 일단에서부터 상기 금속 자성체 영역의 모서리까지의 적층체 표면에 절연 물질이 절연막으로 형성된다. 이 절연막을 형성하는 절연 물질은 이산화규소(SiO2)가 주로 사용된다. 이와 같이 절연 물질로 절연막을 형성하는 이유는, 상기 비자성체 영역 사이에 형성된 금속 자성체 영역, 즉 코어부(21)가 후에 형성될 도전성 물질(23)에 연결되는 것을 방지하기 위한 것이다.
이어서, 제5 공정에서는, 도 4(k)에 도시되어 있는 바와 같이, 도전성 물질은 복수개의 관통홀(25)을 통과하면서 상기 절연막의 표면을 나선형으로 감싸도록 형성되고, 상기 도전성 물질은 연장되어 비자성체 영역(24)의 일단에서부터 금속 자성체 영역의 모서리까지의 표면에 형성된다. 여기서, 나선형으로 형성된 상기 도전성 물질(23)은 스크린 인쇄 방식으로 형성되고, 인덕터의 코일의 역할을 한다. 관통홀(25)은 도전성 물질이 충진되어 내부 전극의 역할을 하고, 연장되어 금속 자 성체 영역의 모서리까지의 표면에 형성된 도전성 물질은 후속 공정에 의하여 외부 전극의 역할을 한다.
다음에, 제6 공정에서는, 도 4(l) 내지 도 4(n)에 도시되어 있는 바와 같이, 상기 적층체에서 1조의 비자성체 영역(24)의 일단부 사이에 형성된 관통홈(46-1)에 강자성체 물질(22)을 삽입한다. 이 강자성체 물질(22)을 준비하는 과정은 도 4(l) 내지 도 4(m)에 나타나 있다. 강자성체 시트(48)를 컷팅 기계로 규정의 칩 크기로 자른 후 잘린 강자성체 물질(22)을 비자성체 영역(24)의 일단부 사이에 형성된 관통홈(46-1)에 삽입한다. 이 때, 강자성체 물질(22)의 자속 방향이 코어부(21)의 자속 방향과 반대가 되도록 삽입한다. 이 경우, 본 발명은 강자성체 물질(22)의 자기 특성을 최대화하기 위하여, 상기 강자성체 물질(22)을 삽입하기 전에 강자성체 시트(48)에 자력을 가함으로써, 강자성체 물질(22)이 완전히 포화될 때까지, 충전시키는 과정을 포함하는 것이 바람직하다. 여기서, 강자성체 시트(48)는, 분말의 표면을 프라이마 처리를 한 강자성체 분말 (예컨대, 알리코, 네오지계)과 열가소성 수지(HDPE)를 혼합 가열 압출하여 제작되고, 가열 가압 방식에 의하여 두께와 밀도가 조정된다. 상기 강자성체 시트(48)는 BH Max 이상의 플라스틱 마그네트를 사용하는 것이 바람직하다. BH는 6~8 정도, 플라스틱 마그네트의 표면 저항은 1K 정도가 바람직하다.
끝으로, 제7 공정에서는, 도 4(o)에 도시되어 있는 바와 같이, 상기 적층체의 상부면 및 하부면에는 도전성 물질이 형성된 부분의 모양에 따라 절연 물질 (SiO2가 좋다)로 절연막이 형성된 자성체 시트가 부착된다. 이 때, 이 자성체 시트는 초음파 열압착 방법을 통하여 상기 적층체에 부착된다. 이와 같이 절연막이 형성된 자성체 시트를 부착하는 이유는 도전성 물질로 이루어진 부분이 직접 자성체와 연결되는 것을 방지하기 위한 것이다.
이와 같은 공정 단계의 제1 실시예에 의하여 완성된 성형체 즉, 상기 상부면 및 하부면에 자성체 시트가 부착된 적층체에 감마선을 조사하여 유기 비자성체로 이루어진 비자성체 영역과 금속 자성체로 이루어진 금속 자성체 영역의 내열성을 향상시킨다. 또한, 감마선을 조사한 후, 상기 상부면 및 하부면에 자성체 시트가 부착된 적층체를 280~320℃ 범위의 온도(바람직하게는 약 300˚C의 온도)로 열경화시켜 비자성체 영역, 금속 자성체 영역 및 도전성 물질을 열경화시킨다. 그러면, 상기 도전성 물질은 완전히 도체화되고 이에 의해 코일 형태의 전극 패턴, 절연체 영역 및 자성체로 구성되는 자기 통로가 형성된다.
추가로, 디핑이나 도포 롤러 등을 이용하여 상기 성형체의 측면에 캡을 씌움으로써 도 4(p)에 나타낸 바와 같이 외부 전극 단자(49)를 구성할 수도 있다.
도 5(a) 내지 도 5(c)는 본 발명에 따른 적층형 칩 타입 파워 인덕터의 제조 방법의 양호한 제2 실시 상태를 나타낸 것이다.
이 제2 실시예는 전술한 제1 실시예의 공정들 중에서 제4 공정을 생략하고, 그 대신에 자성체 시트에 형성된 1조의 비자성체 영역 사이의 자성체의 모양에 대응하는 유기 절연체와 상기 비자성체 영역의 일단에서부터 상기 자성체 시트의 모서리 부분까지에 대응하는 유기 절연체가 형성된 유기 시트를 복합 시트와 함께 적층하는 것이다. 즉, 제2 실시예에 따른 적층형 칩 타입 파워 인덕터의 제조 방법 은,
- 두께와 길이가 각각 일정한 자성체 시트의 길이 방향에 따라 일정한 간격을 두고 형성된 1조의 비자성체 영역과 상기 1조의 비자성체 영역의 일단부 사이에 그 비자성체 영역들을 연결하는 관통홈이 형성된 복수개의 복합 시트를 준비하는 제1 공정과,
- 상기 자성체 시트에 형성된 1조의 비자성체 영역의 자성체의 모양에 대응하는 유기 절연체와 상기 비자성체 영역의 일단에서부터 일정 부분까지에 대응하는 유기 절연체가 형성된 유기 시트를 준비하는 제2 공정과,
- 상기 유기 시트, 상기 복수개의 복합 시트 및 상기 유기 시트를 적층함으로써 적층체를 형성하는 제3 공정과,
- 상기 적층체의 비자성체 영역에 일정한 간격으로 복수개의 관통홀을 형성하는 제4 공정과,
- 상기 복수개의 관통홀을 통과하면서 상기 적층체의 표면을 나선형으로 감싸도록 도전성 물질을 형성하고, 이 도전성 물질을 연장하여 상기 비자성체 영역의 일단으로부터 일정 부분까지 형성하는 제5 공정과,
- 상기 적층체에서 상기 1조의 비자성체 영역의 일단부 사이에 형성된 관통홈에 강자성체 물질을 삽입하는 제6 공정과,
- 상기 도전성 물질이 형성된 부분의 모양에 따라 절연 물질을 사용하여 절연막을 형성한 자성체 시트를 상기 적층체의 상부면 및 하부면에 부착하는 제7 공정의 결합으로 이루어진다.
이하, 본발명 방법의 제1 실시예 및 제2 실시예의 차이점에 대하여 살펴보기로 한다.
도 5(a)와 도 5(b)로부터 알 수 있는 바와 같이, 폴리 에틸렌 등의 재질로 이루어진 유기 시트(51)에 일정 모양, 즉 복합 시트에 형성된 1조의 비자성체 영역 사이의 자성체의 모양과 상기 비자성체 영역(47)의 일단에서부터 상기 자성체 시트의 모서리까지의 모양대로 홈을 형성하고, 상기 생성된 홈에 유기 절연체(52)를 삽입한다.
도 5(c)에 도시되어 있는 바와 같이, 복수개의 복합 시트와 2개의 유기 절연체가 삽입된 유기 시트를 적층한다. 이 때, 유기 시트(51)는 복합 시트가 복수개 적층된 것의 하부와 상부에 각각 1개씩 부착되도록 한다.
이 후의 공정은 제4 공정이 생략된 상기 제1 실시예의 경우와 동일하다.
본 발명 방법의 제1 실시예 및 제2 실시예의 어느 경우에나, 본 발명의 제품은 기존의 동종 제품에 비하여 그 크기를 소형으로 제조하는 것이 가능하다.
이러한 방법으로 제조된 본 발명의 적층형 칩 타입 파워 인덕터의 전기적 성능을 종래의 파워 인덕터 제품들과 비교하였다. 페라이트 자심 권선형 타입 인덕터 모델 ("제품 A"), 종래 기술에 따른 적층형 타입 파워 인덕터 모델 ("제품 B"), 코어부의 일단에 공극이 형성된 파워 인덕터 모델 ("제품 C")을 본 발명 방법으로 제조된 인덕터 모델을 비교하였다. 강자성체 물질은 Max 6 MGOe, 자성체의 투자율은 50 ui, 도전성 물질, 즉 코일의 턴수는 12 T, 소자 1개의 크기는 4.5 ㎜ ×3.2 ㎜×1.5 ㎜, 그리고 코어부의 일단에 형성된 공극의 크기는 150 ㎛인 경우의 성능 비 교 값은 표 1에 나타나 있고, 강자성체 물질은 Max 8 MGOe, 자성체의 투자율은 30 ui, 도전성 물질, 즉 코일의 턴수는 10T, 소자 1개의 크기는 3.2 ㎜×2.5 ㎜ ×0.8 ㎜, 그리고 코어부의 일단에 형성된 공극의 크기는 80 ㎛인 경우의 성능 비교 값은 표 2에 나타나 있다.
제 품 규 격 (㎜) 인덕턴스 정격 전류 공극 값
제품 A 4.8 ×4.8 ×2.0 10 μH 700 mA
제품 B 4.5 ×3.2 ×1.5 10 μH 500 mA
제품 C 4.5 ×3.2 ×1.5 10 μH 1000 mA 150 μ
본발명 4.5 ×3.2 ×1.5 10 μH 1350 mA 공극에 플라스틱 마그네트 삽입
* 정격 전류는 온도가 40℃ 상승한 시점에서의 값임.
제 품 규 격 (㎜) 인덕턴스 (L: @ 1 MHz) 정격 전류* 저항 값 (직류, R)
제품 A 3.2 ×2.5 ×2 4.7 μH 500 mA 0.15 Ω
제품 B 3.2 ×2.6 ×0.8 4.2 μH 900 mA 0.30 Ω
본발명 3.2 ×2.5 ×0.8 4.2 μH 1500 mA 0.30 Ω
* 정격 전류는 온도가 40℃ 상승한 시점에서의 값임.
표 1과 표 2에서 알 수 있는 바와 같이, 본 발명은 종래의 파워 인덕터 (제품 A 및 제품 B)에 비하여 정격 전류의 특성이 약 2배 정도 향상되었다.
본 발명에 의하면, 파워 인덕터 내부의 자속을 억제할 수 있고, 종래의 적층형 칩 타입 파워 인덕터 및 페라이트 자심을 응용한 권선 타입의 코일로도 실현될 수 없었던 파워 인덕터를 얻을 수 있다. 더욱이, 규격 3225로 L=2.2 ~ 4.7 μH와 종1A ~ 2A의 직류 중첩 특성을 얻을 수 있다. 또, 크기가 매우 작은 적층형 칩 타입 파워 인덕터를 제조하는 것이 가능하기 때문에, 휴대 전화, 노트 북, PC, 기타의 소형 통신 기기 및 전자 제품에 사용할 수 있는 효과가 있다. 그 뿐만 아니라, 본 발명에 의하면 소결 과정을 거칠 필요가 없으므로 생산성이 우수해진다. 따라서, 제품을 경제적으로 양산하는 것이 가능하다.
본 발명에 따른 적층형 칩 타입 인덕터는 사용 목적에 따라 그의 형태 및 구조의 수정 및 변형이 가능하며, 제조 방법도 역시 여러 가지 다양한 방식으로 수정 및 변경이 가능하다. 예컨대, 자성체 영역과 비자성체 영역으로 된 성형체는 습식 적층법에 의하여 구성할 수도 있고, 자동화 장비 또는 벌크형 모울드를 이용하여 적층 단계 없이 성형하는 것도 가능하다. 기타, 후술하는 특허 청구 범위 내에서의 본 발명의 다양한 변형 및 개량도 역시 당업자에게 자명하게 될 것이다.

Claims (20)

  1. - 자성 물질로 이루어진 코어부와,
    - 상기 코어부의 일단에 연장되어 형성되며, 강자성 물질로 이루어진 역자력 발생부와,
    - 상기 코어부의 둘레를 그 길이 방향에 따라 감싸는 도전부와,
    - 상기 도전부의 양단에 연장되어 형성되는 전극을 포함하여 구성되는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터.
  2. 제1항에 있어서, 코어부, 역자력 발생부 및 도전부가 그 외부의 자성부와 분리되도록 상기 코어부의 길이 방향을 따라 상기 코어부, 상기 역자력 발생부 및 상기 도전부를 둘러싸도록 형성되고, 비자성 물질로 이루어진 장착부를 더 포함하는 것인 적층형 칩 타입 파워 인덕터.
  3. 제2항에 있어서, 장착부는 그 길이 방향에 따라 코어부를 중심으로 양말단에 복수개의 관통홀이 일정한 간격으로 형성되어 있고, 도전부는 상기 복수개의 관통홀을 통과하여 형성되는 것인 적층형 칩 타입 파워 인덕터.
  4. 제3항에 있어서, 코어부는 직육면체 형상인 것인 적층형 칩 타입 칩 타입 파워 인덕터.
  5. 제2항에 있어서, 코어부와 장착부는, 두께와 길이가 일정한 자성체 시트의 길이 방향에 따라 일정한 간격을 두고 1조로 형성된 비자성 물질로 이루어진 복합 시트가 복수개 적층되어 형성되는 것인 적층형 칩 타입 파워 인덕터.
  6. 제5항에 있어서, 자성체 시트에는 그 길이 방향에 따라 일정한 간격을 두고 1조의 관통홈이 형성되고, 비자성 물질은 상기 관통홈에 삽입되는 것인 적층형 칩 타입 파워 인덕터.
  7. 제5항에 있어서, 자성체 시트와 비자성 물질은 각각 열팽창 계수가 동일한 것인 적층형 칩 타입 파워 인덕터.
  8. 제1항에 있어서, 도전부는 나노 결정질 Ag로 된 Ag 페이스트인 것인 적층형 칩 타입 파워 인덕터.
  9. 제1항에 있어서, 역자력 발생부는 플라스틱 마그네트로 이루어지는 것인 적층형 칩 타입 파워 인덕터.
  10. 제1항에 있어서, 코어부와 도전부 사이에 절연 물질로 이루어진 절연막이 형성되는 것인 적층형 칩 타입 파워 인덕터.
  11. - 두께와 길이가 일정한 자성체 시트의 길이 방향에 따라 일정한 간격을 두고 1조로 형성된 비자성체 영역과 상기 1조의 비자성체 영역의 일단부 사이에 관통홈이 형성된 복합 시트를 준비하는 공정과,
    - 상기 준비된 복합 씨트를 복수개 적층하여 적층체를 형성하는 공정과,
    - 상기 형성된 적층체의 비자성체 영역에 일정한 간격으로 복수개의 관통홀을 형성하는 공정과,
    - 상기 1조의 비자성체 영역 사이의 적층체의 표면과 상기 비자성체 영역의 일단에서부터 일정 부분까지의 적층체 표면에 절연 물질로 막을 형성하는 공정과,
    - 상기 복수개의 관통홀을 통과하면서 상기 적층체의 표면을 감싸도록 도전성 물질을 형성하고, 상기 형성된 도전성 물질을 연장하여 상기 비자성체 영역의 일단으로부터 일정 부분까지의 적층체 표면에 형성하는 공정과,
    - 상기 적층체에서 상기 1 조의 비자성체 영역의 일단부 사이에 형성된 관통홈에 강 자성체 물질을 삽입하는 공정과,
    - 상기 적층체에서 도전성 물질이 형성된 부분의 모양에 따라 절연 물질로 절연막이 형성된 자성체 씨트를 상기 적층체의 상부면 및 하부면에 부착하는 공정을 포함하는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터의 제조 방법.
  12. 제11항에 있어서, 상기 비자성체 영역의 일단로부터 적층체의 모서리까지를 외부 전극 단자로 형성하는 공정을 포함하는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터의 제조 방법.
  13. 제11항에 있어서, 상기 강자성체 물질은 플라스틱 마그네트인 것을 특징으로 하는 적층형 칩 타입 파워 인덕터의 제조방법.
  14. 제11항에 있어서, 상기 자성체 시트가 부착된 적층체에 감마선을 조사하는 공정과,
    상기 감마선을 조사한 후에 상기 자성체 시트가 부착된 적층체를 열경화시키는 공정을 더 포함하는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터의 제조방법.
  15. 제11항에 있어서, 상기 강자성체 물질을 삽입하기 전에 상기 강자성체 물질을 자속 포화시키는 공정을 더 포함하는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터의 제조방법.
  16. - 두께와 길이가 일정한 자성체 시트의 길이 방향에 따라 일정한 간격을 두고 형성된 1조의 비자성체 영역과 상기 1조의의 비자성체 영역의 일단부 사이에 그 비자성체 영역들을 연결하는 관통홈이 형성된 복수개의 복합 씨트를 준비하는 공정과;
    - 상기 자성체 씨트에 형성된 1조의 비자성체 영역의 자성체의 모양에 대응하는 유기 절연체와 상기 비자성체 영역의 일단에서부터 일정 부분까지에 대응하는 유기 절연체가 형성된 유기 씨트를 준비하는 공정과;
    - 상기 유기 씨트, 상기 복수개의 상기 복합 씨트 및 상기 유기 씨트를 적층함으로써 적층체를 형성하는 공정과;
    - 상기 적층체의 비자성체 영역에 일정한 간격으로 복수개의 관통홀을 형성하는 공정과;
    - 상기 복수개의 관통홀을 통과하면서 상기 적층체의 표면을 나선형으로 감싸도록 도전성 물질을 형성하고, 이 도전성 물질을 연장하여 상기 비자성체 영역의 일단에서부터 일정 부분까지에 형성하는 공정과;
    - 상기 적층체에서 상기 1조의 비자성체 영역의 일단부 사이에 형성된 관통홈에 강 자성체 물질을 삽입하는 공정과;
    - 상기 도전성 물질이 형성된 부분의 모양에 따라 절연 물질을 사용하여 절연막을 형성한 자성체 씨트를 상기 적층체의 상부면 및 하부면에 부착하는 공정을 포함하는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터의 제조 방법.
  17. 제16항에 있어서, 비자성체 영역의 일단으로부터 적층체의 모서리까지를 외부 전극 단자로 형성하는 공정을 포함하는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터의 제조 방법.
  18. 제16항에 있어서, 상기 강자성체 물질은 플라스틱 마그네트인 것을 특징으로 하는 적층형 칩 타입 파워 인덕터의 제조 방법.
  19. 제16항에 있어서, 상기 자성체 시트가 부착된 적층체에 감마선을 조사하는 공정과,
    상기 감마선을 조사한 후에 상기 자성체 시트가 부착된 적층체를 열경화시키는 공정을 더 포함하는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터의 제조방법.
  20. 제16항에 있어서, 상기 강자성체 물질을 삽입하기 전에 상기 강자성체 물질을 자속 포화시키는 공정을 더 포함하는 것을 특징으로 하는 적층형 칩 타입 파워 인덕터의 제조 방법.
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