KR20100094456A

KR20100094456A - 적층 인덕터 및 이것을 사용한 전력 변환 장치

Info

Publication number: KR20100094456A
Application number: KR1020107009789A
Authority: KR
Inventors: 다케시 다치바나; 사토루 다나카
Original assignee: 히타치 긴조쿠 가부시키가이샤
Priority date: 2007-12-25
Filing date: 2008-12-25
Publication date: 2010-08-26
Also published as: JPWO2009081984A1; JP5347973B2; EP2234126B1; US8436708B2; US20100283447A1; KR101513954B1; EP2234126A1; CN101889319B; EP2234126A4; WO2009081984A1; CN101889319A

Abstract

자성체부에 코일이 매설되고, 자로의 일부에 비자성체부로 이루어지는 자기 갭을 구비한 적층 인덕터로서, 상기 자성체부는, -40℃∼+80℃ 사이에서 초투자율의 상대 온도 계수 αμir(주파수 1MHz)이 +10ppm/℃를 초과하고 +40ppm/℃ 이하인 Ni계 페라이트로 이루어지고, 상기 비자성체부는, 상기 자성체부보다 많은 Zn을 함유하는 퀴리 온도 Tc가 -50℃ 이하인 Zn계 페라이트로 이루어지고, 상기 비자성체부와 상기 자성체부와의 경계 영역에서는 Zn 함유량이 연속적으로 변화하고 있고, 따라서 온도에 따라 상기 자기 갭의 두께가 변동되는 것을 특징으로 하는 적층 인덕터.

Description

적층 인덕터 및 이것을 사용한 전력 변환 장치{STACKED INDUCTOR AND POWER CONVERTER USING THE STACKED INDUCTOR}

본 발명은, 자기 갭을 구비한 적층 인덕터 및 이것을 사용한 전력 변환 장치에 관한 것이다.

휴대형 각종 전자 기기(휴대 전화기, 휴대 정보 단말기 PDA, 노트북형 컴퓨터, DVD 플레이어, CD 플레이어, MD 플레이어, 디지털 카메라, 디지털 비디오 카메라 등)의 상당수는 전원으로서 전지를 사용하고 있고, 전원 전압을 소정의 동작 전압으로 변환하는 전력 변환 장치로서 DC/DC 컨버터를 구비하고 있다. 전원은 종래 입력 단자 부근에 배치되어 반도체(IC) 등의 부하에 접속되어 있지만, 최근에는 반도체의 저전압화 및 대전류화, 배선에 의한 전압 강하, 및 회로 임피던스의 상승에 의한 전류 변화에 대한 응답의 지연과 같은 집중 급전 방식에 있어서의 문제가 표면화되고 있다. 그러므로, 부하 가까이에 전원을 배치하는 POL(Point of Load)로 불리우는 집중 급전 방식이 사용되게 되었다. 예를 들면, 입력 단자 부근에 절연형 DC/DC 컨버터를 배치하고, 부하 가까이에 비절연형 DC/DC 컨버터를 배치한다.

도 19는 비절연형 DC/DC 컨버터의 회로의 일례를 나타낸다. 이 DC/DC 컨버터는, 입력 컨덴서 Cin, 출력 컨덴서 Cout, 인덕터(1) Lout, 및 제어 회로 등을 포함하는 반도체 집적회로 IC로 이루어지는 강압형 DC/DC 컨버터이다. 직류 입력 전압 Vin은, 제어 회로로부터의 컨트롤 신호에 기초하여 반도체 집적회로 IC 내의 스위칭 소자(전계 효과 트랜지스터)를 스위칭한다. 스위칭 소자가 온되어 있는 시간을 Ton, 오프되어 있는 시간을 Toff로 하면, 입력 전압 Vin에 대하여 출력 전압 Vout은 Vout = Ton/(Ton + Toff×Vin)으로 나타내어지는 바와 같이 강압된다. 입력 전압 Vin이 변동되어도, Ton과 Toff의 비율을 조정함으로써 안정된 출력 전압 Vout을 얻을 수 있다.

종래의 DC/DC 컨버터 회로는, 스위칭 소자와, 제어 회로를 포함하는 반도체 집적회로(능동 소자)와, 인덕터, 컨덴서 등의 수동 소자를 프린트 배선 기판 등에 탑재한 디스크리트 회로이지만, 전자 기기의 소형화에 수반하여 회로 전체가 모듈화되고 있다. 또 출력 전압의 변동을 저감하도록 스위칭의 고속화가 진행되어, 최근에는 1MHz 내지 5MHz의 스위칭 주파수로 동작하는 DC/DC 컨버터도 보급되어, 고주파화도 더욱 진행되고 있다.

DC/DC 컨버터는 다양한 환경에서 사용되고, 반도체 집적회로 IC나 주변 회로의 발열에 노출되므로, DC/DC 컨버터 내의 인덕터는 안정된 온도 특성을 가질 필요가 있고, 또 3각파형의 교류 전류에 중첩하여 직류 전류가 흐르므로, 우수한 직류 중첩 특성을 가질 필요도 있다.

DC/DC 컨버터의 전압 변환 효율은 스위칭 소자나 인덕터에서 발생하는 손실에 크게 영향을 받으므로, 인덕터에 사용하는 페라이트 자성체는 스위칭 주파수 부근에서 저손실인 것이 요구된다. 또한, 인덕터에는 몰드용 수지의 경화 시 등에 생기는 응력에 대하여 특성 변동이 적고, 안정적이며 저손실이 요구된다.

이와 같은 DC/DC 컨버터용 인덕터의 상당수는, 종래 페라이트 자심에 동선을 감아서 설치한 소위 코일 타입이었다. 그러나, 코일 타입의 인덕터가 소형으로 될수록 자심의 가공이 곤란해지고, 강도도 저하된다. 또 코일 타입의 인덕터는 개자로형이며, 그 누출 자속이 주변의 회로 소자에 영향을 주므로, 인덕터에 근접하여 주변의 회로 소자를 배치할 수 없고, 실장 면적의 저감이 곤란하다.

휴대 기기를 비롯한 전자 기기의 소형화 및 다기능화가 진행됨에 따라, 거기에 사용되는 전원 회로의 소형화(공간 절약화 및 저높이화)도 요구된다. 그러나, 코일 타입의 인덕터는 점유 면적이 크며 높이도 높으므로, 고스위칭 주파수화에 의한 회로의 소형화에 완전히는 대응할 수 없다. 그러므로, 도체 선로를 페라이트 자성체에 일체화하여 누출 자속을 적게 한 폐자로형의 적층 인덕터를 사용하게 되었다.

인덕터용 페라이트 자성체는, 포화 자속 밀도가 높고, 사용 온도 범위에 있어서 포화 자속 밀도 및 초투자율(initial permeability)의 변화가 작은 것이 요구된다. 이와 같은 페라이트 자성체로서 일본 특허출원 공개번호 2005-97085호는, 45.5∼48.0 mol%의 Fe₂O₃, 5∼10 mol%의 CuO, 26∼30 mol%의 ZnO, 잔부가 실질적으로 NiO의 주성분 100중량%에 대하여, 부성분으로서 산화 코발트를 CoO 환산으로 0.005∼0.045 중량% 함유하고, -40℃∼+20℃에 있어서의 초투자율의 상대 온도 계수(αμir)의 절대값, 및 20℃∼ 160℃에 있어서 αμir의 절대값이 모두 3ppm/℃ 이하이며, 100kHz에 있어서의 품질 계수(Q값)가 170 이상이며, 항응력(抗應力) 특성의 절대값이 5% 이하인 Ni계 페라이트를 개시하고 있다. 이 Ni계 페라이트는 온도 특성이 안정된 인덕턴스를 가지지만, DC/DC 컨버터용 인덕터에 중요한 포화 자속 밀도 Bs의 온도 특성이 불충분하였다.

도 20은 αμir의 절대값이 작은 페라이트 자성체의 자화 곡선을 개략적으로 나타낸다. 일반적으로, 페라이트 자성체의 포화 자속 밀도 Bs는 온도가 높아지고(온도: T3 > T2 > T1), 퀴리 온도 Tc에 가까워질수록 저하된다. 그러므로 포화 자속 밀도의 온도 변화는 자계 H가 작을 때는 아주 작지만, 자계 H가 커지면 급격하게 커지게 된다.

이와 같은 자화 특성을 가지는 페라이트 자성체를 사용한 인덕터의 직류 중첩 특성을 도 21에 나타낸다. 중첩 전류 Idc가 작은 경우, 인덕턴스의 온도 변화는 작지만, 중첩 전류 Idc가 큰 경우, 온도가 높아짐에 따라 인덕턴스가 현저하게 저하된다. 그러므로, 피드백 전류에 의한 DC/DC 컨버터의 제어가 곤란해져, 안정된 동작을 얻을 수 없게 된다.

일본 특허출원 공개번호 2005-97085호

따라서, 본 발명의 제1 목적은, 온도에 의한 인덕턴스의 변화가 작고, 자기 특성의 온도 특성이 우수하고, 직류 중첩 특성도 우수한 적층 인덕터 및 전력 변환 장치를 제공하는 것이다.

본 발명의 제2 목적은, 스위칭 주파수 부근에서 저손실의 적층 인덕터 및 전력 변환 장치를 제공하는 것이다.

본 발명의 제1 적층 인덕터는, 자성체부와, 상기 자성체부에 매설된 코일과, 상기 코일의 자기 갭을 구성하는 비자성체부를 가지고, 상기 자성체부는, -40℃∼+80℃의 사이에 초투자율의 상대 온도 계수 αμir(주파수 1MHz)이 +10ppm/℃를 초과하고 +40ppm/℃ 이하인 Ni계 페라이트로 이루어지고, 상기 비자성체부는, 상기 자성체부보다 많은 Zn을 함유하는 퀴리 온도 Tc가 -50℃ 이하인 Zn계 페라이트로 이루어지고, 상기 비자성체부와 상기 자성체부와의 경계 영역에서는 Zn 함유량이 연속적으로 변화하고 있고, 따라서 온도에 따라 상기 자기 갭의 두께가 변동되는 것을 특징으로 한다.

Zn 함유량이 연속적으로 변화하는 경계 영역에 있어서, Zn 함유량이 증대함에 따라 퀴리 온도 Tc가 저하하여 초투자율이 증대하므로, 자성체부 측보다 비자성체부 측이 고투자율이 되는 경향이 있다.

본 발명의 제2 적층 인덕터는, 복수의 자성체층으로 이루어지는 자성체부와, 상기 자성체부 내에서 적층 방향으로 접속하여 이루어지는 복수의 도전체층으로 이루어지는 코일과, 상기 코일의 자기 갭을 구성하기 위해 상기 코일의 내측 및/또는 외측에 설치되는 비자성체부를 가지고, 상기 자성체부가 Co를 함유하는 Ni계 페라이트로 이루어지고, 상기 비자성체부가 상기 자성체부보다 많은 Zn을 함유하고, 또한 상기 적층 인덕터의 사용 온도에서 비자성인 Zn계 페라이트로 이루어지고, 상기 자성체부와 상기 비자성체부와의 경계 영역이 상기 적층 인덕터의 사용 온도의 상승에 수반하여 비자성으로 되는 것을 특징으로 한다.

본 발명의 제3 적층 인덕터는, 자성체부와, 상기 자성체부에 매설된 코일과, 상기 코일의 자기 갭을 구성하는 비자성체부를 가지고, 상기 자성체부는, -40℃∼+80℃ 사이에 초투자율의 상대 온도 계수 αμir(주파수 1MHz)이 +10ppm/℃를 초과하고 +40ppm/℃ 이하인 Ni계 페라이트로 이루어지고, 상기 비자성체부는, 상기 자성체부보다 많은 Zn을 함유하는 퀴리 온도 Tc가 -50℃ 이하인 Zn계 페라이트로 이루어지고, -40℃∼+85℃ 사이에서의 인덕턴스의 초기값(중첩 전류 0A)의 변화율이 ±7%이내인 것을 특징으로 한다.

제1∼제3 적층 인덕터에 있어서, 상기 자성체부는 45∼50 mol%의 Fe₂O₃, 15∼30 mol%의 ZnO, 5∼15 mol%의 CuO, 0mol% 초과 1.2mol% 이하의 CoO, 잔부 NiO를 주성분으로 하는 Ni계 페라이트로 이루어지는 것이 바람직하다.

자성체부는 부성분으로서 주성분 100 질량%에 대하여 3 질량% 이하(SnO₂ 환산)의 Sn 및/또는 1 질량% 이하(MnO 환산)의 Mn을 함유해도 된다.

비자성체부는 자성체부보다 Zn을 많이 함유하는 Zn계 페라이트로 이루어진다. 이와 같은 Zn계 페라이트의 주성분 조성은, 43∼50 mol%의 Fe₂O₃, 37∼50 mol%의 ZnO, 및 0∼15 mol%의 CuO로 이루어지는 것이 바람직하다. Zn계 페라이트의 퀴리 온도 Tc는 -50℃ 이하가 바람직하다. 비자성체부를 자성체부와 동일한 스피넬(spinel)로 하면, 경계에서 열팽창 계수의 차이에 의한 크랙이 쉽게 생기지 않는다.

본 발명의 전력 변환 장치는, 상기 적층 인덕터와 스위칭 소자와, 상기 스위칭 소자의 제어 회로를 구비하는 것을 특징으로 한다.

온도에 의해 실효적인 두께가 변화하는 자기 갭을 가지고, 또한 페라이트 자성체의 초투자율의 상대 온도 계수 αμir을 원하는 범위로 설정한 본 발명의 적층 인덕터는, 온도 변화에 대하여 안정된 인덕턴스 및 우수한 직류 중첩 특성을 가지고, 또한 스위칭 주파수 부근에서 저손실이며, 응력에 의한 특성 변동이 적다.

도 1은 본 발명의 일실시형태에 의한 적층 인덕터의 외관을 나타낸 사시도이다.
도 2는 본 발명의 일실시형태에 의한 적층 인덕터를 나타내는 단면도이다.
도 3은 본 발명의 일실시형태에 의한 적층 인덕터의 적층 구조를 나타낸 분해 사시도이다.
도 4a는 본 발명의 소성 전의 적층 인덕터의 비자성체부를 포함하는 영역을 나타내는 부분 단면도이다.
도 4b는 본 발명의 소성 후의 적층 인덕터의 비자성체부를 포함하는 영역을 나타내는 부분 단면도이다.
도 5는 본 발명의 적층 인덕터의 자기 갭을 포함하는 영역에 있어서의 ZnO의 확산 상태를 나타낸 그래프이다.
도 6은 초투자율의 상대 온도 계수가 큰 페라이트의 자화 곡선을 나타내는 그래프이다.
도 7은 초투자율의 상대 온도 계수가 큰 페라이트를 사용한 인덕터의 직류 중첩 특성을 나타내는 그래프이다.
도 8은 본 발명의 적층 인덕터의 직류 중첩 특성을 나타내는 그래프이다.
도 9a는 본 발명의 적층 인덕터에 사용하는 제1 복합 시트를 나타내는 단면도이다.
도 9b는 본 발명의 적층 인덕터에 사용하는 제2 복합 시트를 나타내는 단면도이다.
도 10은 CoO 함유량과 초투자율의 상대 온도 계수 αμir과의 관계를 나타내는 그래프이다.
도 11은 MnO 함유량과 초투자율의 상대 온도 계수 αμir과의 관계를 나타내는 그래프이다.
도 12는 본 발명의 적층 인덕터(시료 S3)에 있어서의 ZnO의 확산 상태를 나타낸 그래프이다.
도 13은 소성의 피크 온도와 Zn 함유량의 분포와의 관계를 나타내는 그래프이다.
도 14는 본 발명의 적층 인덕터(시료 S1)의 직류 중첩 특성을 나타내는 그래프이다.
도 15는 본 발명의 적층 인덕터(시료 S2)의 직류 중첩 특성을 나타내는 그래프이다.
도 16은 본 발명의 적층 인덕터(시료 S3)의 직류 중첩 특성을 나타내는 그래프이다.
도 17은 비교예 1에 사용하는 제3 복합 시트를 나타내는 단면도이다.
도 18은 비교예 1의 종래의 적층 인덕터의 직류 중첩 특성을 나타내는 그래프이다.
도 19는 DC/DC 컨버터의 등가 회로를 나타낸 도면이다.
도 20은 초투자율의 상대 온도 계수가 작은 페라이트의 자화 곡선을 나타내는 그래프이다.
도 21은 초투자율의 상대 온도 계수가 작은 페라이트를 사용한 인덕터의 직류 중첩 특성을 나타내는 그래프이다.

[1] 적층 인덕터

(a) 구조

도 1∼도 3에 나타내는 본 발명의 일실시형태에 의한 적층 인덕터는, 적층체(1)의 내부에 매설된 도체 패턴(5a∼5e)을 접속하여 이루어지는 코일을 구비하고 있고, 코일의 양단은, 적층체(1)의 표면에 Ag 등의 도체 페이스트를 소부(燒付)한 외부 단자(20a, 20b)와 접속되어 있다. 도 2에 나타낸 바와 같이, 적층체(1)는, 코일을 구성하는 복수의 도체 패턴(5a∼5e)을 가지는 자성체부(2)와, 도체 패턴(5c)과 접하는 위치에 설치되어 코일의 자기 갭을 형성하는 비자성 세라믹층(비자성체부)(15)을 가진다. 비자성체부(15)의 단부(端部)는 적층체(1)의 측면에 노출되어 있다. 이 적층 인덕터는 코일의 내측 및 외측의 양쪽에 자기 갭을 구비한 개자로 구조를 가지지만, 코일의 내측 또는 외측에만 비자성체부(15)를 형성해도 되고, 또 복수의 비자성체층을 설치해도 된다. 외부 단자의 형성 위치는 적층체(1)의 양 단부로 한정되지 않는다.

자성체부(2)는, 주파수 1MHz에서 -40℃∼+80℃ 사이에 초투자율의 상대 온도 계수 αμir이 +10ppm/℃를 초과하고 +40ppm/℃ 이하인 Ni계 페라이트에 의해 형성되는 것이 바람직하다. 이 Ni계 페라이트는, 45∼50 mol%의 Fe₂O₃, 15∼30 mol%의 ZnO, 5∼15 mol%의 CuO, 0 mol% 초과 1.2mol% 이하의 CoO, 잔부 NiO를 주성분으로 하는 것이 바람직하다.

Fe₂O₃가 45 mol% 미만에서는 코어 로스가 크며, 투자율이 낮다. Fe₂O₃가 50 mol%를 초과하면 960℃ 이하에서 소결 부족이 되고, 기계적 강도가 저하된다. Fe₂O₃는 47∼49.5 mol%인 것이 더욱 바람직하다.

ZnO는 투자율 향상에 기여한다. ZnO가 15 mol% 미만에서는 -40℃∼+80℃에서 αμir이 +40ppm/℃보다 크며, 온도에 의한 인덕턴스 변화가 크다. ZnO가 30 mol%를 초과하면 코어 로스가 커지고, 또한 고온(120℃)에서의 포화 자속 밀도가 300mT 미만으로 저하된다. ZnO는 17∼27 mol%인 것이 더욱 바람직하다.

CuO가 5 mol% 미만 또는 15 mol%를 초과하면 포화 자속 밀도 Bs가 낮다. 또 CuO는 소결 온도의 저하에 기여하지만, 5 mol% 미만이면 소결 밀도가 불충분하게 되기 쉽다. CuO는 7∼12 mol%인 것이 더욱 바람직하다.

CoO는 자왜 상수를 증가시켜, 무응력 시의 초투자율을 저하시키고, 온도 및 응력에 의한 초투자율의 변화를 크게 한다. 또 Co² ⁺는 플러스의 결정 자기이방성 상수를 가지므로, 마이너스의 자기이방성 상수를 가지는 Ni계 페라이트에 고용(固溶)시키면, Ni계 페라이트의 자기이방성 상수가 저감되고, 특히 1MHz 이상의 고주파에서의 코어 로스가 저감한다. 따라서, CoO의 첨가에 의해 초투자율의 상대 온도 계수 αμir을 조정하여, 고주파수에서의 코어 로스를 저감할 수 있다. 그러나, CoO가 1.2 mol%를 초과하면, 자기 이방성 상수가 플러스 측으로 지나치게 커지므로, 코어 로스가 커지고, -40℃∼+80℃에서의 αμir이 +40ppm/℃보다 크게 된다. CoO는 0.2∼1.2 mol%인 것이 더욱 바람직하다.

NiO는, 주성분 조성으로부터 Fe₂O₃, ZnO, CuO 및 CoO의 양을 뺀 잔량이다. 원하는 투자율과 높은 포화 자속 밀도를 얻으려면, NiO/CuO의 몰비를 0.3∼5.8로 하는 것이 바람직하다.

Ni계 페라이트는 부성분으로서 주성분 100 질량%에 대하여 3 질량% 이하(SnO₂ 환산)의 Sn 및/또는 1 질량% 이하(MnO 환산)의 Mn을 함유해도 된다.

Sn은 안정적인 4가 이온으로서 결정립 내에 고용되고, 격자 왜곡을 저감시킴으로써 포화 자왜 상수 λs 및 자기 이방성 상수를 작게 하고, 따라서, 응력에 의한 인덕턴스의 변화나 코어 로스의 증가를 억제한다. 3 질량% 이하의 SnO₂의 첨가에 의해, 사용 온도에 있어서 자기 이방성 상수가 급격하게 변화하는 것을 억제하고, 또한 포화 자속 밀도의 감소에 따라 자기 이방성 상수의 감소를 조정할 수 있으므로 초투자율의 상대 온도 계수 αμir을 조정할 수 있다. SnO₂가 3 질량%를 초과하면 소결성이 부족하고, 투자율 등의 자기 특성이 열화된다. SnO₂는 0.2∼2.0질량%인 것이 더욱 바람직하다.

Mn의 첨가에 의해 격자 불균일이 저감하고, 초투자율 μi가 증가하고, B-H 루프의 비선형성이 개선되고, 마이너 루프에 있어서의 보자력 Hc가 저하된다. MnO가 1 질량%를 초과하면 소결성이 저하되고, 코어 로스의 응력 특성이 악화되는 경향이 있다. MnO는 0.2∼0.8 질량%인 것이 더욱 바람직하다.

자기 갭이 설치된 소형 적층 인덕터의 경우, 초투자율이 작으면 원하는 인덕턴스를 얻기 위해 코일의 감는 수를 증가시켜야만 하며, 직류 저항 Rdc가 증가하므로, 자성체부를 구성하는 Ni계 페라이트의 초투자율은 70 이상이 바람직하고, 100 이상이 더욱 바람직하다.

본 발명의 적층 인덕터에서는, 온도에 따라 자기 갭 길이가 변화한다. 자기 갭 길이의 변화와 자성체부의 초투자율의 상대 온도 계수 αμir를 정합시킴으로써 인덕턴스의 온도 변화를 작게 할 수 있다. 온도에 의해 자기 갭 길이가 변화하는 본 발명의 구조의 경우, 자성체부의 초투자율의 상대 온도 계수 αμir이 +10ppm/℃ 이하 또는 +40ppm/℃를 초과하면, 인덕턴스의 변화가 크다.

자속 φ를 차단하는 자기 갭을 형성하는 비자성체부(15)는, 자성체부(2)로부터 Zn을 많이 함유하고, 퀴리 온도 Tc가 -50℃ 이하인 Zn계 페라이트에 의해 형성되는 것이 바람직하다. 이와 같은 Zn계 페라이트의 바람직한 주성분 조성은, 43∼50 mol%의 Fe₂O₃, 37∼50 mol%의 ZnO, 및 0∼15 mol%의 CuO로 이루어진다. Zn계 페라이트의 보다 바람직한 주성분 조성은, 47∼49.5 mol%의 Fe₂O₃, 40∼50 mol%의 ZnO, 및 7∼12 mol%의 CuO로 이루어진다. 비자성체부를 자성체부와 동일한 스피넬로 하면, 경계에서 열팽창 계수의 차이에 의한 크랙이 쉽게 생기지 않는다. 또한, 자성체부(2)로부터 확산되는 Co를 포함할 수 있다.

직류 중첩 특성을 개선하기 위해 적층 인덕터에 비자성 Zn계 페라이트로 이루어지는 자기 갭을 설치하는 것은 종래부터 행해지고 있지만, 본 발명과 같은 구조에 의해 인덕터의 온도 특성을 개선한 예는 없었다.

자성체부와 비자성체부와의 경계 영역은, 인덕터의 비자성체부가 되는 비자성 재료에 포함되는 Zn의 일부가 소성 시에 자성체부에 확산됨으로써 형성된다. 비자성체부와 자성체부와의 경계에서는, Zn 함유량이 비자성체부로부터 자성체부로 연속적으로 변화(감소)하므로, 퀴리 온도 Tc도 연속적으로 변화되고, 따라서 자기 회로 중의 자기 갭 길이도 온도에 의해 변화한다.

도 4a 및 도 4b는 본 발명의 적층 인덕터에 사용하는 소성 전후의 적층체의 단면을 나타낸다. 비자성체부 A를 자성체부 C로 협지하는 도 4a에 나타낸 적층체를 소성하면 비자성체부 A로부터 자성체부 C로 Zn이 확산되고, 비자성체부 A의 Zn 함유량이 감소하고, 자성체부 C의 Zn 함유량이 증가한다. 그 결과, 비자성체부 A와 자성체부 C와의 경계에서는, Zn 함유량이 연속적으로 변화하는 경계 영역 B가 형성된다(도 4b).

도 5는 자기 갭을 포함하는 영역에 있어서의 Zn 함유량의 분포를 나타낸다. Zn 함유량은, 비자성체부 A와 자성체부 C와의 경계 영역 B에서는, 상대적으로 고농도의 비자성체부 A로부터 저농도의 자성체부 C를 향해 완만하게 감소한다. 도면 중 실선으로 나타내는 시료 S1과 파선으로 나타내는 시료 S2는, 비자성체부 A에 있어서의 Zn 함유량이 상이하다. 비자성체부 A와 페라이트 자성체부 C와의 Zn 함유량의 차이를 크게 하면, 경계 영역 B에서의 Zn 함유량의 경사가 커지므로, 퀴리 온도 Tc의 변화는 급격하게 된다. 시료 S2의 경우, 비자성체부 A 근방에서는 Zn이 많기 때문에, 저온에서의 자기 갭은 시료 S1보다 두꺼워진다.

도 6은, 자성체부 C에 사용하는 αμir의 절대값이 큰 페라이트 자성체의 자화 곡선을 개략적으로 나타낸다. 이와 같은 페라이트 자성체의 포화 자속 밀도는, 저인가 자계에서는 고온일수록 커지고, 고인가 자계에서는 저온일수록 커지는 경향을 나타낸다.

이와 같은 자화 특성을 가지는 페라이트 자성체를 사용한 인덕터의 직류 중첩 특성을 도 7에 나타낸다. 중첩 전류 Idc가 커지면서, 또한 온도가 높아짐에 따라 인덕턴스는 저하된다. αμir이 크기 때문에, 중첩 전류 Idc가 작은 경우라도 인덕턴스의 온도 변화는 커서, 안정된 특성을 얻을 수 없다. 그러나, 비자성체부 A와 자성체부 C와의 경계에 있어서 퀴리 온도 Tc가 연속적으로 변화하는 구조로 하고, 비자성체부 A와 경계 영역 B에 있어서의 Zn 함유량에 의한 자기 갭의 두께의 온도 변화와 자성체부 C에 사용하는 페라이트 자성체의 초투자율의 상대 온도 계수 αμir을 적절하게 정합시킴으로써, 도 8에 나타낸 바와 같이, 저∼고중첩 전류에 있어서 인덕턴스의 온도 변화가 작은 인덕터로 할 수 있다. 또 온도와 함께 자기 갭의 실효적인 두께가 변화하므로, 상기 경계 영역 B가 없는 자기 갭을 가지는 인덕터와 비교하여, 고온 및/또는 큰 전류일 때의 인덕턴스의 저하를 방지할 수 있다.

본 실시형태에 의한 적층 인덕터는, 도 3에 나타낸 바와 같이, 주로 도체 페이스트로 밴드형의 도체 패턴을 형성한 제1 및 제2 복합 시트(50a, 50b)로 이루어지는 층 L2∼L6와, 자성체 시트(10)로 이루어지는 층 L1, L7에 의해 구성되어 있다. 예를 들면, 층 L2를 구성하는 제1 복합 시트(50a)는, 도 9a에 나타낸 바와 같이, 캐리어 필름(도시하지 않음) 상에 형성된 자성체 시트(10a)에 도체 패턴(5a)을 인쇄하고, 도체 패턴(5a)이 형성되어 있지 않은 자성체 시트(10a)의 전체면에 자성체 페이스트를 인쇄하여 도체 패턴(5a)과 동일한 두께의 자성체층(10b)을 형성함으로써 형성된다. 제1 복합 시트(50a)로 이루어지는 다른 층 L3, L5 및 L6는, 도체 패턴(5b, 5d, 5e)의 형상이 상이한 점, 및 각 도체 패턴(5b, 5d, 5e)의 말단부에 자성체 시트(10a)를 관통하는 비어 홀(6b, 6d, 6e)을 설치한 점 이외에는, 층 L2와 동일하다.

층 L4를 구성하는 제2 복합 시트(50b)는, 도 9b에 나타낸 바와 같이, 캐리어 필름(도시하지 않음) 상에 형성된 비자성체 시트(15)에 도체 패턴(5c)을 인쇄하고, 도체 패턴(5c)이 형성되어 있지 않은 비자성체 시트(15)의 전체면에 자성체 페이스트를 인쇄하여 도체 패턴(5c)과 동일한 두께의 자성체층(10b)을 형성함으로써 형성된다. 그리고, 제1 및 제2 복합 시트(50a 및 50b)에 있어서, 도체 패턴(5a∼5e)과 자성체층(10b)의 인쇄 순서를 반대로 해도 된다.

(b) 제조 방법

(1) 자성체 시트 층(10)L7의 형성

캐리어 필름(도시하지 않음) 상에 형성된 자성체 시트(10a)를 캐리어 필름과 함께 소정의 형상으로 절단하고, 플레이트(도시하지 않음) 상에 배치하고, 캐리어 필름 측을 흡인 유지한다. 마찬가지로 형성한 캐리어 필름이 부착된 자성체 시트(10a)를 캐리어 필름을 위로 하여 플레이트 상의 자성체 시트(10a)에 중첩하여 압착한 후, 캐리어 필름을 박리한다. 이 조작을 복수회 반복하여, 소정의 두께의 자성체 시트층(10)L7을 형성한다.

(2) 제1 복합 시트(50a)로 이루어지는 층 L6, L5의 적층

층 L7에, 캐리어 필름 상에 형성된 제1 복합 시트(50a)를 중첩하여 압착하고, 캐리어 필름을 박리함으로써, 제1 복합 시트(50a)로 이루어지는 층 L6를 적층하고, 마찬가지로 하여 층 L5를 적층한다.

(3) 제2 복합 시트(50b)로 이루어지는 층 L4의 적층

층 L5에, 캐리어 필름 상에 형성된 제2 복합 시트(50b)를 중첩하여 압착하고, 캐리어 필름을 박리함으로써, 제2 복합 시트(50b)로 이루어지는 층 L4를 적층한다.

(4) 제1 복합 시트(50a)로 이루어지는 층 L3, L2의 적층

층 L4에, 캐리어 필름 상에 형성된 제1 복합 시트(50a)를 중첩하여 압착하고, 캐리어 필름을 박리하는 공정을 반복함으로써, 제1 복합 시트(50a)로 이루어지는 층 L3, L2를 적층한다. 이로써, 비어 홀(6b∼6e)을 통하여 도체 패턴(5a∼5e)이 접속되고, 도체 패턴(5b, 5c) 사이에 비자성체층(15)에 의한 자기 갭이 형성된 코일이 형성된다.

(5) 자성체 시트 층(10)L1의 적층

층 L2에, 상기 공정 (1)과 마찬가지로 하여 복수의 자성체 시트(10a)를 압착하고, 소정 두께의 자성체 시트층(10)L1을 형성한다.

캐리어 필름은 약 50∼250μm의 두께로, 표면에 박리재로서 실리콘 수지를 코팅한 폴리에스테르 필름이 바람직하다. 캐리어 필름 상에, 닥터 블레이드법, 다이코터(die coater)법, 롤코터(roll coater)법 등에 의해 형성하는 자성체 시트(10a) 또는 비자성체 시트(15)를 형성한다. 자성체 시트(10a)의 두께는 10∼300μm가 바람직하고, 비자성체 시트(15)의 두께는 원하는 자기 갭을 얻을 수 있도록 5∼200μm가 바람직하다.

공업적으로는 다수의 적층 인덕터가 연결된 적층체를 형성하고, 개개의 적층 인덕터로 절단하고, 850∼950℃에서 1∼6시간 소결한 후, 배럴 연마(barrel polishing)하고, 코일의 양단이 나타난 각 적층 인덕터의 양쪽 면에 Ag 페이스트를 도포 및 소부하여 외부 단자(20a, 20b)를 형성하는 것이 바람직하다.

자성체부 C에 사용하는 Ni계 페라이트의 초투자율의 상대 온도 계수 αμir 및 포화 자속 밀도의 온도 특성에 따라, 소성 조건(피크 온도, 유지 시간 등의 온도 프로파일)을 적절하게 조정함으로써, 경계 영역 B에 있어서의 Zn의 확산 상태를 제어한다.

소성 분위기는 도체 패턴의 금속 재료에 따라 결정한다. 금속 재료의 산화가 문제시될 경우, 소성 분위기를 산소 분압 8% 이하의 저산소 분위기, 또는 N₂, Ar 등의 불활성 가스 분위기로 하는 것이 바람직하다.

도체 패턴이나 외부 단자를 구성하는 저저항율의 금속 재료는 Ag, Pt, Pd, Au, Cu, Ni, 또는 이들의 합금이 바람직하다. 또 자성체 시트(10a) 및 자성체층(10b)은 상기 Ni계 페라이트에 의해 형성하고, 비자성체 시트(15)는 상기 Zn계 페라이트에 의해 형성한다.

도체 패턴(5a∼5e)이 형성된 코일부에 있어서의 자성체 시트(10a) 및 자성체층(10b)과, 코일부의 상하에 위치하는 자성체 시트층(10, 10)은, 실질적으로 동일한 Ni계 페라이트에 의해 형성하는 것이 바람직하다. 「실질적으로 동일」이란, 주성분이 동일하다는 의미이며, 부성분이 상이해도 결정립 직경이 상이해도 된다. 그러나 필요에 따라 상이한 페라이트를 사용해도 된다. 예를 들면, 자성체 시트 층(10, 10)을 Ni계 페라이트보다 높은 포화 자속 밀도의 Mn계 페라이트로 하면, 국부적인 자기 포화를 저감할 수 있다.

자기 갭으로서 기능하는 비자성체층(15)은, 세라믹 그린 시트에 의해 구성되므로 두께 정밀도가 양호하고, 코일의 인덕턴스의 불균일을 작게 억제할 수 있다. 또 복수의 제2 복합 시트(50b)를 사용함으로써, 복수의 자기 갭을 분산하여 설치해도 된다.

[2] 전력 변환 장치

본 발명의 전력 변환 장치는, 상기 적층 인덕터와 스위칭 소자와, 상기 스위칭 소자의 제어 회로를 구비한다. 인덕터, 스위칭 소자 등은 회로 기판에 실장해도 되고, 수지 기판 상에 실장하여 모듈화해도 된다. 또 인덕터 상에 스위칭 소자 등을 실장하여 모듈화해도 된다.

도 19는, 적층 인덕터와 반도체 집적회로 IC를 조합한 전력 변환 장치로서의 강압형 DC/DC 컨버터의 등가 회로를 나타낸다. 적층 인덕터의 상면에 설치된 실장용 전극에 스위칭 소자 및 제어 회로를 포함하는 반도체 집적회로 IC가 실장되어 적층 인덕터의 배면에 출력 전압 제어용 단자 Vcon, 출력 ON/OFF 제어용 단자 Ven, 스위칭 소자 ON/OFF 제어용 단자 Vdd, 입력 단자 Vin, 출력 단자 Vout, 및 그라운드 단자 GND 등의 외부 단자가 설치되어 있다. 외부 단자는, 적층 인덕터의 측면 및 내부에 형성된 접속 전극에 의해, 반도체 집적회로 IC 및 내장 코일과 접속되어 있다. 본 발명의 적층 인덕터를 구비하는 DC/DC 컨버터는, 고온 및 고직류 중첩 전류에서도 우수한 변환 효율로 안정적으로 동작할 수 있다.

본 발명을 이하 실시예에 의해 구체적으로 설명하지만, 본 발명은 이들로 한정되는 것은 아니다. 단, 적층체의 각 층의 두께는 특히 언급하지 않는 한 소성 후의 두께를 일컫는다.

[실시예 1]

[1] 자성체부를 구성하는 Ni계 페라이트

(a) 제조

Fe₂O₃, ZnO, CuO, CoO 및 NiO로 이루어지는 주성분 분말과 SnO₂ 및 MnO로 이루어지는 부성분 분말을 습식 혼합하여 건조하고, 800℃에서 2시간 하소(calcination)했다. 하소분을 이온 교환수와 함께 볼 밀에 투입하고, BET비 표면적이 6.5m²/g으로 될 때까지 약 20시간 분쇄했다. 이 하소 분쇄 가루에 폴리비닐 알코올을 첨가하여 스프레이 드라이어법으로 과립화한 후 성형하고, 대기중 900℃에서 2시간 소성하고, 표 1에 나타내는 조성을 가지는, 외경 8mm, 내경 4mm, 두께 2mm의 토로이달(toroidal) 자심형 시료를 제작하였다. 주성분 및 부성분의 함유량의 측정은 형광 X선 분석법 및 ICP 발광 분광 분석법에 의해 행하였다. 먼저 형광 X선 분석에 의해 함유 원소를 동정(同定)하고, 표준 샘플과의 비교에 의한 검량선법에 의해 정량했다.

(b) 자기 특성의 측정

각 시료의 초투자율 μi, 포화 자속 밀도 Bs, 잔류 자속 밀도 Br, 보자력 Hc 및 코어 로스를 하기 방법에 의해 측정하였다.

(1) 초투자율 μi

각 토로이달 자심 시료에 동선을 7턴 감아 인덕터로 하고, LCR 미터를 사용하여 주파수 1MHz 및 전류 1mA로 인덕턴스를 측정하고, 하기 식에 의해 초투자율 μi를 산출하였다.

초투자율 μi = (le×L)/(μ₀×Ae×N²)

(le: 자로길이, L: 시료의 인덕턴스, μ₀: 진공의 투자율=4π×10^-7H/m, Ae: 시료의 단면적, N: 코일의 감은 수)

다음으로, 토로이달 코어 자심 시료의 인덕턴스를 -40℃∼+80℃의 범위에서 측정하고, 초투자율의 상대 온도 계수 αμir을 하기 식에 의해 산출하였다.

초투자율의 상대 온도 계수 αμir =[(μi2-μi1)/μi12]/(T2-T1)

-40℃∼+20℃의 범위에서는, T1은 20℃, T2는 -40℃, μi1은 -40℃에 있어서의 초투자율, μi2는 +20℃에 있어서의 초투자율이다. 또 +20℃∼+80℃의 범위에서는, T1은 +20℃, T2는 +80℃, μi1은 20℃에 있어서의 초투자율, μi2는 80℃에 있어서의 초투자율이다. 측정 온도 범위를 2개로 나눈 것은, αμir의 부호(+와 -)가 온도 범위에 따라 역전될 수 있기 때문이다.

(2) 포화 자속 밀도 Bs, 잔류 자속 밀도 Br 및 보자력 Hc

B-H 아날라이저를 사용하여, 4 KA/m의 자장중 10kHz의 주파수로 각 시료의 포화 자속 밀도 Bs, 잔류 자속 밀도 Br 및 보자력 Hc를 측정하였다.

(3) 코어 로스 Pcv

토로이달 자심 시료에 1차 측과 2차 측 모두 5턴의 동선을 감고, 실온(25℃)에서 5MHz 및 30mT의 조건, 및 10MHz 및 30mT의 조건으로 코어 로스 Pcv를 측정하였다.

표 1에 각 시료의 조성, 초투자율 μi, 및 αμir를 나타내고, 표 2에 코어 로스 Pcv, 포화 자속 밀도 Bs, 잔류 자속 밀도 Br 및 보자력 Hc를 나타낸다. 그리고, *를 부여한 시료는 본 발명의 범위 외이다.

도 10은, 시료 8∼16에 있어서의 CoO량과 αμir과의 관계를 나타낸다. Co량이 증대하면 αμir도 플러스측으로 증대하는 관계를 이용하여, αμir을 원하는 값으로 제어할 수 있다. -40℃∼+20℃에 있어서의 αμir은 CoO가 1.0 mol% 이상으로 되면 갑자기 커지고, +20℃∼+80℃에 있어서의 αμir은 CoO가 1.5 mol% 이상으로 되면 갑자기 커지게 된다.

도 11은, 시료 11 및 19∼22에 있어서의 MnO량과 αμir과의 관계를 나타낸다. Co가 적은 경우, Mn량이 증대하면 αμir이 저감되므로, 코어 손실을 억제하면서 αμir을 원하는 값으로 조정할 수 있는 것을 알 수 있다.

[2] 비자성체부를 구성하는 Zn계 페라이트

48.5 mol%의 Fe₂O₃ 분말, 42.7 mol%의 ZnO 분말, 및 8.8 mol%의 CuO 분말을 습식 혼합하고 건조하여, 800℃에서 2시간 하소했다. 하소분을 이온 교환수와 함께 볼 밀에 투입하고, BET 비표면적이 4.5m²/g이 될 때까지 약 20시간 분쇄했다. 하소 분쇄 가루에 폴리비닐 알코올을 첨가하여 스프레이드라이어법으로 과립화한 후 성형하고, 대기중 900℃에서 2시간 소성하여, 외경 8mm, 내경 4mm, 두께 2mm의 Zn계 페라이트의 토로이달 자심형 시료를 얻었다. 주성분의 함유량의 측정은 자성체부를 구성하는 Ni계 페라이트와 마찬가지로 행하였다. 각 시료의 퀴리 온도 Tc는 60℃ 이하이며, 초투자율 μi는 실질적으로 1이었다.

[3] 인덕터

시료 6의 Ni계 페라이트의 조성이 되도록, 원료 분말을 혼합, 하소 및 분쇄하고, 하소 분말에 폴리비닐부티랄과 에탄올 용매를 첨가하여 볼 밀 중 혼련하여 슬러리로 하였다. 점도를 조정한 후, 슬러리를 PET 필름 상에 닥터 블레이드법으로 도포하고, 건조하여 두께 30μm의 자성체 시트(10a)를 제작하였다. 마찬가지로 상기 Zn계 페라이트로 이루어지는 두께 10μm, 20μm 및 30μm의 비자성체 시트(10b)를 제작하였다. 이들 자성체 시트(10a) 및 비자성체 시트(10b)에, 도 3에 나타낸 바와 같이, Ag 페이스트에 의해 두께 30μm의 도체 패턴(5a∼5e)을 형성한 후, 도체 패턴(5a∼5e)과 동일한 두께의 자성체층(10b)을 형성하고, 양측에 자성체 시트층(10)을 설치하여, 적층 압착했다. 얻어진 적층 집합체를 2.5mm×2.0mm×1.0mm의 치수로 절단하고, 500℃에서 탈바인더한 후, 대기중에서 900℃에 3시간 유지하여 소성했다. 소성 적층체에 외부 단자(20a, 20b)를 형성한 후 소부하고, 4.5턴의 코일을 구비한 적층 인덕터를 제작하였다. 이와 같이 하여 얻어진 적층 인덕터(시료 S1∼S3)를 표 3에 나타낸다.

도 12는, 시료 S3의 자기 갭(비자성체부)을 포함하는 영역에서의 Zn 함유량의 분포를 나타낸다. 자성체부 C, 비자성체부 A 및 경계 영역 B에 있어서의 ZnO, Fe₂O₃, CuO, NiO 및 CoO의 함유량은, EPMA(Electron Probe X-ray Microanalysis) 및 SEM-EDX(주사형 전자 현미경 에너지 분산형 X선 분석)에 의해 측정하였다. 비자성체부 A와 자성체부 C와의 경계는 명확하지 않고, Zn 함유량은 연속적으로 변화하고 있다. 또 Co가 비자성체부 A에 확산되어 있다.

경계 영역 B는 비자성체부 A로부터의 Zn의 확산에 의해 형성되므로, 비자성체부 A를 형성하는 비자성체 시트(15)의 두께는 중요한 파라미터이다. 비자성체 시트(15)의 두께가 10μm인 시료 S1의 경우, Zn 함유량은 최대라 하더라도 33 mol%(ZnO 환산)일 뿐이며, 비자성체부 A를 형성할 수 없었다. 또 소성의 피크 온도와 Zn 함유량의 분포와의 관계를 나타낸 도 13으로부터 명백한 바와 같이, 피크 온도가 890℃로부터 920℃까지 상승함에 따라 Zn의 확산이 진행되어, 경계 영역 B가 넓어진다. 이와 같이 비자성체부 A 및 경계 영역 B의 두께는 비자성체 시트(15)의 두께 및 Zn 함유량, 및 소성 조건에 의해 변화하므로, 이들을 적절하게 설정할 필요가 있다. 예를 들면, 시료 S1의 경우라도, 비자성체 시트(15)의 Zn 함유량 및 소성 조건을 적절하게 설정함으로써 비자성체부 A를 형성할 수 있다.

도 14∼16은, 시료 S1∼S3의 직류 중첩 특성을 나타낸다. 도 14에 나타낸 바와 같이 비자성체 시트(15)의 두께가 10μm인 시료 S1에서는, 자기 갭 효과를 얻을 수 없고, 저중첩 전류 시(0∼700mA)에 온도에 대하여 안정된 인덕턴스를 얻을 수 없다. 도 15 및 도 16에 나타낸 바와 같이, 비자성체 시트(15)의 두께가 20μm인 시료 S2 및 30μm인 시료 S3에서는, 넓은 중첩 전류 범위에 있어서 온도에 대하여 안정된 인덕턴스를 얻을 수 있었다. 시료 S2에서는 500mA 이상의 중첩 전류에서 시료 S1보다 큰 인덕턴스를 얻을 수 있고, 시료 S3에서는 700mA 이상의 중첩 전류에서 시료 S1보다 큰 인덕턴스를 얻을 수 있다.

표 4는 시료 S1의 직류 중첩 특성을 나타내고, 표 5는 시료 S2의 직류 중첩 특성을 나타내고, 표 6은 시료 S3의 직류 중첩 특성을 나타낸다. -40℃∼+85℃에 있어서의 인덕턴스의 변화율은 하기 식에 의해 산출하였다.

인덕턴스의 변화율=(L2-L1)/L1

(다만, -40℃∼+25℃의 온도 범위에서는, L1은 +25℃에 있어서의 인덕턴스이며, L2는 -40℃에 있어서의 인덕턴스이다. 또 +25℃∼+85℃의 온도 범위에서는, L1은 +25℃에 있어서의 인덕턴스이며, L2는 +85℃에 있어서의 인덕턴스이다.)

인덕터에 1개의 비자성체부(자기 갭)를 설치하는 대신, 복수의 비자성체 시트(15)를 사용하여 자기 갭을 적층 방향으로 분산하여 설치해도 된다. 이 경우, 일부의 자기 갭에 ZrO₂ 등의 비자성 세라믹스를 사용해도 된다.

[비교예 1]

도 17에 나타낸 바와 같이, 실시예 1과 동일한 두께 30μm의 자성체 시트(10a)에 두께 10μm의 도체 패턴(5f)을 형성하고, 도체 패턴(5f)의 외측에, 도체 패턴(5f)과 동일한 두께의 자성체 페이스트를 인쇄하고, 또한 도체 패턴(5f)의 내측에 도체 패턴(5f)과 동일한 두께의 ZrO₂ 페이스트를 인쇄하여, 제3 복합 시트(50c)를 형성하였다. 제3 복합 시트(50c)를 3장 중첩하여 사용함으로써, 합계 30μm의 3개의 자기 갭(ZrO₂)을 가지는 적층 인덕터(시료 S4)를 제작하였다.

실시예 1과 마찬가지로 EPMA에 의해 Zn을 정량한 결과, 비교예 1에서는 ZrO₂로 이루어지는 비자성체부 A에 자성체부 C의 Zn이 확산하고, 경계 영역 B에서는 본 발명과는 반대로 자성체부 측에서 Zn 함유량이 적은 것을 알았다. 시료 S4의 직류 중첩 특성을 도 18 및 표 7에 나타낸다. 500∼1000 mA의 직류 중첩 전류의 범위 이외에서는, 온도에 대한 인덕턴스의 변화가 컸다.

Claims

자성체부와, 상기 자성체부에 매설된 코일과, 상기 코일의 자기 갭을 구성하는 비자성체부를 가지는 적층 인덕터로서,
상기 자성체부는, -40℃∼+80℃ 사이에 초투자율의 상대 온도 계수 αμir(주파수 1MHz)이 +10 ppm/℃를 초과하고 +40 ppm/℃ 이하인 Ni계 페라이트로 이루어지고,
상기 비자성체부는, 상기 자성체부보다 많은 Zn을 함유하는 퀴리 온도 Tc가 -50℃ 이하인 Zn계 페라이트로 이루어지고,
상기 비자성체부와 상기 자성체부와의 경계 영역에서는 Zn 함유량이 연속적으로 변화하고 있고, 따라서 온도에 따라 상기 자기 갭의 두께가 변동하는,
적층 인덕터.
복수의 자성체층으로 이루어지는 자성체부와, 상기 자성체부 내에서 적층 방향으로 접속하여 이루어지는 복수의 도전체층으로 이루어지는 코일과, 상기 코일의 자기 갭을 구성하기 위해 상기 코일의 내측 및/또는 외측에 설치되고 비자성체부를 가지는 적층 인덕터로서,
상기 자성체부가 Co를 함유하는 Ni계 페라이트로 이루어지고,
상기 비자성체부가 상기 자성체부보다 많은 Zn을 함유하고, 또한 상기 적층 인덕터의 사용 온도에서 비자성인 Zn계 페라이트로 이루어지고,
상기 자성체부와 상기 비자성체부와의 경계 영역이 상기 적층 인덕터의 사용 온도의 상승에 수반하여 비자성으로 되는,
적층 인덕터.
자성체부와, 상기 자성체부에 매설된 코일과, 상기 코일의 자기 갭을 구성하는 비자성체부를 가지는 적층 인덕터로서,
상기 자성체부는, -40℃∼+80℃ 사이에 초투자율의 상대 온도 계수 αμir(주파수 1MHz)이 +10ppm/℃를 초과하고 +40ppm/℃ 이하인 Ni계 페라이트로 이루어지고,
상기 비자성체부는, 상기 자성체부보다 많은 Zn을 함유하는 퀴리 온도 Tc가 -50℃ 이하인 Zn계 페라이트로 이루어지고,
-40℃∼+85℃ 사이에서의 인덕턴스의 초기값(중첩 전류 0A)의 변화율이 ±7%이내인,
적층 인덕터.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 자성체부는 45∼50 mol%의 Fe₂O₃, 15∼30 mol%의 ZnO, 5∼15 mol%의 CuO, 0 mol% 초과 1.2mol% 이하의 CoO, 잔부 NiO를 주성분으로 하는 Ni계 페라이트로 이루어지는, 적층 인덕터.
제4항에 있어서,
상기 자성체부는 부성분으로서 주성분 100 질량%에 대하여 3 질량% 이하(SnO₂ 환산)의 Sn 및/또는 1 질량% 이하(MnO 환산)의 Mn을 함유하는, 적층 인덕터.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 비자성체부는 43∼50 mol%의 Fe₂O₃, 37∼50 mol%의 ZnO, 및 0∼15 mol%의 CuO를 주성분으로 하는 Zn계 페라이트로 이루어지는, 적층 인덕터.
제1항 내지 제6항 중 어느 한 항에 기재된 적층 인덕터;
스위칭 소자; 및
상기 스위칭 소자의 제어 회로
를 포함하는, 전력 변환 장치.