KR102052765B1 - 페라이트 및 이를 적용한 칩 전자부품 - Google Patents

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Abstract

본 발명의 일 실시형태는 페라이트를 포함하는 자성본체; 및 상기 자성본체의 내부에 배치되는 복수의 도체 패턴을 포함하는 코일부; 를 포함하며, 상기 페라이트는 철(Fe), 니켈(Ni), 아연(Zn) 및 구리(Cu)를 포함하고, 상기 페라이트에서 상기 철(Fe)은 산화철(Fe2O3)로 환산하여 48 내지 50 mol%, 상기 니켈(Ni)은 산화니켈(NiO)로 환산하여 8 내지 12 mol%, 상기 아연(Zn)은 산화아연(ZnO)으로 환산하여 28 내지 31 mol% 및 상기 구리(Cu)는 산화구리(CuO)로 환산하여 7 내지 13 mol% 로 포함되는 칩 전자부품을 제공한다.

Description

페라이트 및 이를 적용한 칩 전자부품{ferrite and chip electronic component comprising the same}
본 발명은 페라이트 및 이를 적용한 칩 전자부품에 관한 것이다.
인덕터와 비드 제품과 같은 전자부품은 저항 및 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로서, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
상기와 같은 전자부품은 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조하거나, 자성체 또는 유전체에 코일 형성을 위한 내부 전극을 인쇄한 후 적층하는 등 다양한 방법으로 제조할 수 있다.
특히, 인덕터나 비즈 제품의 경우 임피던스(Z) 및 저항(R) 특성이 중요하기 때문에 고 투자율의 자성재료를 필요로 한다.
또한, 전장 제품의 경우 고온에서도 자성 특성의 저하 없이 안정적으로 작동해야하며, 이를 충족하기 위해 높은 큐리온도를 갖는 자성재료가 필요하다.
일본 공개특허 제2007-302493호
본 발명은 고 투자율과 높은 온도 특성이 우수한 갖는 페라이트 및 이를 적용한 칩 전자부품을 제공하고자 한다.
본 발명의 일 실시형태에 의하면, 철(Fe), 니켈(Ni), 아연(Zn) 및 구리(Cu)를 포함하며, 고투자율과 온도 특성이 우수한 페라이트 조성물 및 상기 페라이트 조성물을 포함하는 칩 전자부품을 제공한다.
본 발명의 일 실시형태에 의하면 상기 페라이트는 철(Fe), 니켈(Ni), 아연(Zn) 및 구리(Cu)를 포함하고, 상기 페라이트에서 상기 철(Fe)은 산화철(Fe2O3)로 환산하여 48 내지 50 mol%, 상기 니켈(Ni)은 산화니켈(NiO)로 환산하여 8 내지 12 mol%, 상기 아연(Zn)은 산화아연(ZnO)으로 환산하여 28 내지 31 mol% 및 상기 구리(Cu)는 산화구리(CuO)로 환산하여 7 내지 13 mol% 로 포함할 수 있다.
본 발명의 일 실시형태에 의하면 상기 페라이트는 산화 니켈(NiO)로 환산한 상기 니켈(Ni)의 mol%를 b, 산화 아연(ZnO)으로 환산한 상기 아연(Zn)의 mol%를 c, 산화 구리(CuO)로 환산한 상기 구리(Cu)의 mol%를 d라고 할 때, 2.6≤c/b≤3 및 2.4≤c/d≤3.3을 만족할 수 있다.
본 발명에 의하면 고 투자율를 가지며, 온도 특성이 우수한페라이트 및 이를 적용한 칩 전자부품을 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 인덕터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 인덕터의 자성체층과 도체 패턴이 형성된 구조를 도시한 분해 사시도이다.
도 3은 본 발명의 일 실시형태에 따른 인덕터를 개략적으로 도시한 단면도이다.
도 4는 상기 본 발명 일 실시형태에 따른 페라이트를 포함하는 칩 전자부품의 온도에 따른 임피던스 변화율을 평가한 결과를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하에서는 본 발명의 일 실시형태에 따른 페라이트 및 칩 전자부품을 설명하되, 특히 칩 전자부품의 일 예로 적층형 인덕터를 설명하지만 이에 제한되는 것은 아니다.
칩 전자부품
도 1은 본 발명의 일 실시 형태에 따른 인덕터의 사시도이고, 도 2는 본 발명의 일 실시 형태에 따른 인덕터의 자성체층과 도체 패턴이 형성된 구조를 도시한 분해사시도이다.
도 3은 본 발명의 실시형태에 따른 인덕터를 개략적으로 도시한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 인덕터 (100)는, 자성본체(110), 코일부(120) 및 외부 전극(130)를 포함한다.
상기 자성본체(110)는 복수의 자성체층(111)을 두께 방향으로 적층한 다음 소성하여 형성될 수 있으며, 이러한 자성본체(110)의 형상, 치수 및 자성체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
상기 자성본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 대략적인 육면체 형상을 가질 수 있다. 본 실시 형태에서는 설명의 편의를 위해 자성본체(110)의 두께 방향으로 대향되는 두 면을 상하면으로, 상기 상하면을 연결하며 서로 길이 방향으로 대향하는 두 면을 제1 및 제2 측면으로, 이와 수직으로 교차되며 서로 폭 방향으로 대향되는 두 면을 제3 및 제4 측면으로 정의하기로 한다.
상기 자성본체(111)은 후술하는 본 발명의 일 실시형태에 따른 페라이트를 포함할 수 있다.
상세한 설명은 후술하겠으나, 상기 페라이트는 철(Fe), 니켈(Ni), 아연(Zn) 및 구리(Cu)를 포함하고, 상기 페라이트에서 상기 철(Fe)은 산화철(Fe2O3)로 환산하여 48 내지 50 mol%, 상기 니켈(Ni)은 산화니켈(NiO)로 환산하여 8 내지 12 mol%, 상기 아연(Zn)은 산화아연(ZnO)으로 환산하여 28 내지 31 mol% 및 상기 구리(Cu)는 산화구리(CuO)로 환산하여 7 내지 13 mol% 로 포함될 수 있다.
예를 들어, 상기 페라이트는 aFe2O3-bNiO-cZnO-dCuO로 조성되며, a, b, c, d는 각각 48≤a≤49.5, 8≤b≤12, 28≤c≤31 및 7≤d≤13을 만족할 수 있다.
상기 a, b, c, d는 a+b+c+d=100을 만족할 수 있다.
상기 페라이트는 산화 니켈(NiO)로 환산한 상기 니켈(Ni)의 mol%를 b, 산화 아연(ZnO)으로 환산한 상기 아연(Zn)의 mol%를 c, 산화 구리(CuO)로 환산한 상기 구리(Cu)의 mol%를 d라고 할 때, 2.6≤c/b≤3 및 2.4≤c/d≤3.3의 관계를 만족할 수 있다.
상술한 본 발명의 페라이트는 본 실시형태에 따른 적층형 인덕터의 자성본체 외에도 칩 전자부품에 다양하게 적용될 수 있다.
상기 복수의 자성체층은 상술한 페라이트를 포함할 수 있으며, 이로 인해 상기 자성본체는 상기 페라이트를 포함할 수 있다.
본 발명에 따른 자성체층(111)은 상술한 본 발명의 실시형태에 따른 페라이트를 포함할 수 있으며, 소성에 의해 형성될 수 있다. 이에 한정되는 것은 아니나 본 발명의 페라이트를 포함하는 세라믹 자성 재료 분말을 바인더 등과 함께 용매에 혼합한 후 볼 밀링 등을 통하여 상기 용매 내에 고르게 분산 시킨 다음, 닥터 블레이드 등의 방법을 통해 얇은 자성체 시트로 제조하고 이를 소성하여 형성할 수 있다.
상기 복수의 자성체층의 일면에는 코일부(120) 형성을 위한 도체 패턴(120a)이 형성되고, 상기 자성체층의 두께 방향으로는 상하에 위치한 도전패턴을 전기적으로 접속시키기 위한 도전성 비아(120b)가 관통 형성될 수 있다.
따라서 각 자성체층에 형성된 도체패턴의 일단은 인접하는 자성체층에 형성된 도전성 비아를 통해 서로 전기적으로 연결되어 코일부(120)를 형성하게 된다.
그리고 이 코일부(120)의 양단은 적층본체(110)를 통하여 외부로 인출되도록 하여 적층본체(110)에 형성된 한 쌍의 외부전극(130)과 접촉하면서 각각 전기적으로 연결될 수 있다.
특히, 상기 코일부(120)의 양단은 적층본체(110)의 양단을 통하여 인출될 수 있으며, 상기 한 쌍의 외부전극은 코일부(120)가 인출된 적층본체(110)의 양단에 형성될 수 있다.
상기 도체 패턴은 상기 자성체층을 형성하기 위한 시트에 도체 패턴 형성을 위한 도전성 페이스트를 후막 인쇄, 도포, 증착 및 스퍼터링 등을 하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 도전성 비아는 각각의 시트에 두께 방향으로 관통 구멍을 형성한 후, 이 관통 구멍에 도전성 페이스트 등을 충전하여 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 도체 패턴을 형성하기 위한 도전성 페이스트에 포함되는 도전성 금속은 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 적층본체(110)의 상하면에는 적어도 하나 이상의 커버층(111c)이 각각 형성될 수 있다.
커버층(111c)은 코일부의 도체패턴을 포함하지 않는 것을 제외하고는 자성체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 커버층(111)은 물리적 또는 화학적 스트레스에 의한 코일부(120)의 손상을 방지하는 역할을 수행할 수 있다.
상기 외부전극(130)은 인덕터 본체(110)를 통해 노출되는 코일부(120)의 양단과 각각 접촉하여 전기적으로 연결될 수 있다.
이러한 외부전극(130)은 도전성 페이스트에 인덕터 본체(110)를 침지하거나, 인쇄, 증착 및 스퍼터링 등의 다양한 방법을 통하여 인덕터 본체(110)에 형성될 수 있다.
상기 도전성 페이스트는 예컨대 은(Ag), 구리(Cu) 및 구리(Cu) 합금 중 하나를 포함하는 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 외부전극(20)의 외측면에는 필요시 니켈(Ni) 도금층(미도시) 및 주석(Sn) 도금층(미도시)이 더 형성될 수 있다.
페라이트
본 발명의 일 실시형태에 따른 페라이트는 철(Fe), 니켈(Ni), 아연(Zn) 및 구리(Cu)를 포함한다.
상기 페라이트에서 상기 철(Fe)은 산화철(Fe2O3)로 환산하여 48 내지 50 mol%, 상기 니켈(Ni)은 산화니켈(NiO)로 환산하여 8 내지 12 mol%, 상기 아연(Zn)은 산화아연(ZnO)으로 환산하여 28 내지 31 mol% 및 상기 구리(Cu)는 산화구리(CuO)로 환산하여 7 내지 13 mol% 로 포함될 수 있다.
예를 들어, 상기 페라이트는 aFe2O3-bNiO-cZnO-dCuO로 조성되며, a, b, c, d는 각각 48≤a≤49.5, 8≤b≤12, 28≤c≤31 및 7≤d≤13을 만족할 수 있다.
상기 a, b, c, d는 a+b+c+d=100을 만족할 수 있다.
상기 페라이트는 철, 니켈, 아연 및 구리를 상기 조성으로 포함함으로써, 고투자율 및 고큐리온도를 구현할 수 있다.
상기 산화철(Fe2O3)의 함량이 48 mol% 미만인 경우 투자율이 저하될 수 있으며, 50 mol%를 초과하는 경우 페라이트의 소결성이 저하되고 전도성이 증가하는 문제가 발생할 수 있다.
상기 산화니켈(NiO)의 함량이 8 mol% 미만인 경우, 큐리온도가 저하될 수 있으며 12 mol% 를 초과하는 경우 투자율의 저하가 발생할 수 있다.
상기 산화아연(ZnO)의 함량이 28 mol% 미만인 경우 투자율이 저하될 수 있으며 31 mol%를 초과하는 경우 큐리온도가 저하될 수 있다.
상기 산화구리(CuO)의 함량이 7 mol% 미만인 경우, 페라이트의 소결성이 저하될 수 있으며 13 mol% 를 초과하는 경우 투자율 및 큐리온도가 저하될 수 있다.
본 발명의 일 실시형태에 의하면, 상기 페라이트는 산화 니켈(NiO)로 환산한 상기 니켈(Ni)의 mol%를 b, 산화 아연(ZnO)으로 환산한 상기 아연(Zn)의 mol%를 c, 산화 구리(CuO)로 환산한 상기 구리(Cu)의 mol%를 d라고 할 때, 2.6≤c/b≤3 및 2.4≤c/d≤3.3의 관계를 만족할 수 있다.
고 큐리온도의 구현을 위해 산화아연(ZnO)의 함량이 제한되고, 소결성과 전도성 문제로 산화철(Fe2O3)의 조성 범위가 넓지 않은 본 발명의 일 실시형태에서는 산화아연(ZnO)의 함량에 따른 산화니켈(NiO)과 산화구리(CuO)의 상대적인 함량을 조절하여 고투자율과 우수한 온도 특성을 구현할 수 있다.
본 발명의 일 실시형태와 같이, 산화 니켈(NiO), 산화 아연(ZnO) 및 산화 구리(CuO)의 함량이 2.6≤ZnO/NiO≤3 및 2.4≤ZnO/CuO≤3.3를 만족하는 경우, 고투자율과 온도특성이 우수한 페라이트를 제공할 수 있다.
실험 예
하기 표 1은 NiZnCn계 페라이트에서, 산화철(Fe2O3), 산화니켈(NiO), 산화아연(ZnO) 및 산화구리(CuO)의 함량에 따른 토로이달 코어를 제작하여 소결 후 밀도, 투자율, 및 온도특성을 나타내었다.
상기 온도특성은 125℃에서의 임피던스 저하율(%)을 측정하여 평가하였다.
샘플 함량(mol%) 함량비 소결온도
(℃)		 특성
Fe2O3 NiO ZnO CuO ZnO/NiO ZnO/CuO 밀도
(g/cc)		 투자율 임피던스저하율(%)
1 49.05 11.70 30.06 9.10 2.57 3.30 920 5.3 957 -21
2 49.06 11.44 30.27 9.23 2.65 3.28 920 5.2 1043 -20
3 49.07 11.18 30.48 9.27 2.73 3.29 920 5.3 1065 -25
4 49.08 10.92 30.70 9.30 2.81 3.30 920 5.2 1111 -30
5 49.09 10.66 30.91 9.34 2.90 3.31 920 5.2 1061 -67
6 49.10 10.40 31.12 9.38 2.99 3.32 920 5.2 1105 -85
7 49.11 10.14 31.33 9.42 3.09 3.33 920 5.1 1130 -93
8 49.12 9.88 31.54 9.46 3.19 3.33 920 5.2 1162 -100
9 49.15 9.10 32.18 9.57 3.55 3.36 920 5.2 1200 -100
10 49.00 10.00 29.50 11.50 2.95 2.66 920 5.2 1205 -2
11 49.00 10.00 30.00 11.00 3.00 2.73 920 5.2 1261 -11
12 49.00 10.00 30.50 10.50 3.05 2.90 920 5.2 1293 -66
13 49.00 10.00 31.00 10.00 3.10 3.10 920 5.1 1285 -98
14 49.00 10.00 29.00 12.00 2.90 2.42 920 5.3 1245 -5
15 49.00 9.50 29.50 12.00 3.11 2.46 920 5.3 1160 -31
16 49.00 9.00 29.50 12.50 3.28 2.36 920 5.3 1230 -38
표 1을 참조하면, ZnO/NiO의 비율은 2.60 내지 3.00, ZnO/CuO의 비율은 2.40 내지 3.30 범위일 때 고투자율과 온도특성을 동시에 만족하는 것을 확인할 수 있다.
도 4는 상기 표 1의 샘플 11의 조성에 따른 페라이트를 적층형 칩 비드 제품에 적용하여 온도에 따른 임피던스 변화율을 평가한 결과를 나타내는 그래프이다.
도 4에 나타난 것과 같이 샘플 11의 조성에 따른 페라이트를 적용한 칩 비드 제품의 경우, 125℃에서 임피던스 변화율이 -23% 정도로 기존 재료 대비 개선되어 고온에서도 자성특성의 큰 열화 없이 임피던스 특성 구현이 가능하여 전장용 전자부품의 페라이트 재료로 사용 가능함을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능한 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 인덕터
110 : 자성본체
111 : 자성체층
111c : 커버층
120a : 도체 패턴
120b : 도전성 비아
120 : 코일부
130 : 외부전극

Claims (11)

  1. 페라이트를 포함하는 자성본체; 및
    상기 자성본체의 내부에 배치되는 복수의 도체 패턴을 포함하는 코일부; 를 포함하며,
    상기 페라이트는 철(Fe), 니켈(Ni), 아연(Zn) 및 구리(Cu)를 포함하고, 상기 페라이트에서 상기 철(Fe)은 산화철(Fe2O3)로 환산하여 48 내지 50 mol%, 상기 니켈(Ni)은 산화니켈(NiO)로 환산하여 8 내지 12 mol%, 상기 아연(Zn)은 산화아연(ZnO)으로 환산하여 28 내지 31 mol% 및 상기 구리(Cu)는 산화구리(CuO)로 환산하여 7 내지 13 mol% 로 포함되고,
    산화 니켈(NiO)로 환산한 상기 니켈(Ni)의 mol%를 b, 산화 아연(ZnO)으로 환산한 상기 아연(Zn)의 mol%를 c, 산화 구리(CuO)로 환산한 상기 구리(Cu)의 mol%를 d라고 할 때, 2.6≤c/b≤3 및 2.4≤c/d≤3.3을 동시에 만족하는 칩 전자부품.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 자성본체는 상기 페라이트를 포함하는 자성체층을 적층하여 형성되는 칩 전자부품.
  6. 삭제
  7. 삭제
  8. 철(Fe), 니켈(Ni), 아연(Zn) 및 구리(Cu)를 포함하고,
    상기 철(Fe)은 산화철(Fe2O3)로 환산하여 48 내지 50 mol%, 상기 니켈(Ni)은 산화니켈(NiO)로 환산하여 8 내지 12 mol%, 상기 아연(Zn)은 산화아연(ZnO)으로 환산하여 28 내지 31 mol% 및 상기 구리(Cu)는 산화구리(CuO)로 환산하여 7 내지 13 mol% 로 포함되고,
    산화 니켈(NiO)로 환산한 상기 니켈(Ni)의 mol%를 b, 산화 아연(ZnO)으로 환산한 상기 아연(Zn)의 mol%를 c, 산화 구리(CuO)로 환산한 상기 구리(Cu)의 mol%를 d라고 할 때, 2.6≤c/b≤3 및 2.4≤c/d≤3.3를 만족하는 페라이트.

  9. 삭제
  10. 삭제
  11. 삭제
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