KR101935091B1 - 전자 부품 및 그 제조 방법 - Google Patents

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Abstract

부재수 및 제조 공정수를 저감시킬 수 있는 전자 부품을 제공하는 것이다. 전자 부품은 세라믹으로 구성되고, 제1 부분과 제1 부분의 표면의 비저항보다도 작은 표면의 비저항을 갖는 제2 부분을 포함하는 소체와, 제2 부분의 표면에 형성된 외부 전극을 갖는다.

Description

전자 부품 및 그 제조 방법{ELECTRONIC COMPONENT AND MANUFACTURING METHOD THEREFOR}
본 발명은, 전자 부품 및 그 제조 방법에 관한 것이다.
종래, 전자 부품으로서는, 일본 특허 제4710204호(특허문헌 1)와 일본 특허 공개 제2002-367833호 공보(특허문헌 2)에 기재된 것이 있다.
일본 특허 제4710204호에 기재된 전자 부품에서는, 세라믹으로 구성된 소체의 표면에 도전화 재료를 부착하고, 이 도전화 재료를 도전층으로 하여 전기 도금에 의해 외부 전극을 형성하고 있다.
일본 특허 공개 제2002-367833호 공보에 기재된 전자 부품에서는, 소체의 내부에 외부 전극용 패턴을 설치하고, 이 외부 전극용 패턴의 일부를 소체의 표면으로부터 노출시키고, 이 노출 부분에 전기 도금에 의해 외부 전극을 형성하고 있다.
일본 특허 제4710204호 일본 특허 공개 제2002-367833호 공보
그러나, 일본 특허 제4710204호에 기재된 전자 부품에서는, 소체에 전기 도금에 의해 외부 전극을 형성하기 위해, 소체에 도전화 재료를 부착시킬 필요가 있어, 부재수가 증가하고, 제조 공정수가 증가한다.
또한, 일본 특허 공개 제2002-367833호 공보에 기재된 전자 부품에서는, 소체에 전기 도금에 의해 외부 전극을 형성하기 위해, 소체에 외부 전극용 패턴을 설치할 필요가 있어, 부재수가 증가하고, 제조 공정수가 증가한다.
따라서, 본 발명의 과제는, 부재수 및 제조 공정수를 저감시킬 수 있는 전자 부품 및 그 제조 방법을 제공하는 데 있다.
상기 과제를 해결하기 위해, 본 발명의 전자 부품은,
세라믹으로 구성되고, 제1 부분과 상기 제1 부분의 표면의 비저항보다도 작은 표면의 비저항을 갖는 제2 부분을 포함하는 소체와,
상기 제2 부분의 표면에 형성된 외부 전극
을 구비한다.
본 발명의 전자 부품에 의하면, 외부 전극은, 소체에 있어서의 작은 표면의 비저항을 갖는 제2 부분의 표면에 형성되어 있으므로, 외부 전극을 전기 도금에 의해 제2 부분의 표면에 형성할 수 있다. 따라서, 소체에 전기 도금에 의해 외부 전극을 형성하기 위해, 소체에 도전화 재료를 부착시키거나, 소체에 외부 전극용 패턴을 설치할 필요가 없어, 부재수 및 제조 공정수를 저감시킬 수 있다.
또한, 일 실시 형태의 전자 부품에서는, 상기 제1 부분의 표면의 비저항은 105Ωㆍ㎝보다도 크고, 상기 제2 부분의 표면의 비저항은 103Ωㆍ㎝보다도 작다.
상기 실시 형태의 전자 부품에 의하면, 제1 부분의 표면의 비저항은 105Ωㆍ㎝보다도 크고, 제2 부분의 표면의 비저항은 103Ωㆍ㎝보다도 작다. 이에 의해, 외부 전극은 전기 도금에 의해, 제1 부분에 형성되지 않고 제2 부분에 형성된다.
또한, 일 실시 형태의 전자 부품에서는, 상기 제2 부분의 표면의 비저항은, 상기 제1 부분의 표면의 비저항의 10-2배보다도 작다.
상기 실시 형태의 전자 부품에 의하면, 제2 부분의 표면의 비저항은, 제1 부분의 표면의 비저항의 10-2배보다도 작다. 이에 의해, 외부 전극은 전기 도금에 의해, 제1 부분에 형성되지 않고 제2 부분에 형성된다.
또한, 일 실시 형태의 전자 부품에서는, 상기 소체의 상기 제1 부분에 나선 형상의 코일 도체를 설치하고 있다.
상기 실시 형태의 전자 부품에 의하면, 코일 도체는, 소체의 제1 부분에 설치되어 있다. 이에 의해, 코일 도체의 통전에 의해 고주파의 자계를 발생시켜도, 코일 도체는, 큰 표면의 비저항을 갖는 제1 부분에 설치되어 있으므로, 소체에서의 와전류의 발생을 억제할 수 있다.
또한, 일 실시 형태의 전자 부품에서는, 상기 소체는 자성체로 이루어진다.
상기 실시 형태의 전자 부품에 의하면, 소체는 자성체로 이루어지므로, 전자 부품은 인덕터로서의 기능을 가질 수 있다.
또한, 일 실시 형태의 전자 부품에서는, 상기 제1 부분은 Ni-Zn계 페라이트로 이루어지고, 상기 제2 부분은 Mn-Zn계 페라이트로 이루어진다.
상기 실시 형태의 전자 부품에 의하면, Mn-Zn계 페라이트의 비저항은 Ni-Zn계 페라이트의 비저항보다도 낮으므로, 제2 부분에 선택적으로 외부 전극을 형성할 수 있다.
또한, 일 실시 형태의 전자 부품에서는, 상기 제1 부분은 Ni-Zn계 페라이트로 이루어지고, 상기 제2 부분은 Bi-Ni-Zn계 페라이트로 이루어진다.
상기 실시 형태의 전자 부품에 의하면, Bi-Ni-Zn계 페라이트의 비저항은 Ni-Zn계 페라이트의 비저항보다도 낮으므로, 제2 부분에 선택적으로 외부 전극을 형성할 수 있다.
또한, 일 실시 형태의 전자 부품에서는, 상기 제1 부분은 Ni-Zn계 페라이트로 이루어지고, 상기 제2 부분은 금속 자성분을 포함하는 유리로 이루어진다.
상기 실시 형태의 전자 부품에 의하면, 금속 자성분의 일부가, 유리의 표면에 노출되므로, 금속 자성분을 포함하는 유리의 비저항은 Ni-Zn계 페라이트의 비저항보다도 낮아지고, 제2 부분에 선택적으로 외부 전극을 형성할 수 있다.
또한, 일 실시 형태의 전자 부품에서는, 상기 소체는 시트 적층 공법에 의해 형성되어 있다.
여기서, 시트 적층 공법이란, 제1 부분의 재료로 구성되는 제1 시트와 제2 부분의 재료로 구성되는 제2 시트를 적층하고 소성하여, 소체를 제작하는 공법을 말한다.
상기 실시 형태의 전자 부품에 의하면, 소체는 시트 적층 공법에 의해 형성되어 있으므로, 제1 부분과 제2 부분을 시트의 적층 방향으로 형성할 수 있고, 제1 부분과 제2 부분 사이의 경계를 직선 형상으로 형성할 수 있다. 따라서, 제2 부분에 형성되는 외부 전극의 엣지가 직선 형상으로 형성된다. 이에 의해, 전자 부품을 회로 기판에 실장하는 경우에, 의도하지 않는 접속 부분이 외부 전극에 접속되는 일이 없다.
또한, 일 실시 형태의 전자 부품에서는, 상기 소체는 인쇄 적층 공법에 의해 형성되어 있다.
여기서, 인쇄 적층 공법이란, 제1 부분의 재료로 구성되는 제1 페이스트와 제2 부분의 재료로 구성되는 제2 페이스트를 인쇄에 의해 적층하고 소성하여, 소체를 제작하는 공법을 말한다.
상기 실시 형태의 전자 부품에 의하면, 소체는 인쇄 적층 공법에 의해 형성되어 있으므로, 제2 부분을 설치하는 위치의 자유도가 향상된다. 따라서, 제2 부분에 형성되는 외부 전극의 구조 자유도가 상승한다.
또한, 본 발명의 전자 부품 제조 방법은,
세라믹으로 구성되고, 제1 부분과 상기 제1 부분의 표면의 비저항보다도 작은 표면의 비저항을 갖는 제2 부분을 포함하는 소체를 형성하는 공정과,
상기 제2 부분의 표면에 전기 도금에 의해 외부 전극을 형성하는 공정
을 구비한다.
본 발명의 전자 부품 제조 방법에 의하면, 외부 전극은, 소체에 있어서의 작은 표면의 비저항을 갖는 제2 부분의 표면에, 전기 도금에 의해 형성되어 있다. 따라서, 소체에 전기 도금에 의해 외부 전극을 형성하기 위해, 소체에 도전화 재료를 부착시키거나, 소체에 외부 전극용 패턴을 설치할 필요가 없어, 부재수 및 제조 공정수를 저감시킬 수 있다.
본 발명의 전자 부품 및 그 제조 방법에 의하면, 외부 전극은, 소체에 있어서의 작은 표면의 비저항을 갖는 제2 부분의 표면에 형성되어 있으므로, 부재수 및 제조 공정수를 저감시킬 수 있다.
도 1은 본 발명의 제1 실시 형태 전자 부품으로서의 적층 인덕터를 도시하는 사시도이다.
도 2는 적층 인덕터의 단면도이다.
도 3은 적층 인덕터의 제조 방법에 대해서 설명하는 설명도이다.
도 4는 본 발명의 제4 실시 형태의 전자 부품으로서의 적층 인덕터를 도시하는 단면도이다.
도 5a는 적층 인덕터의 제조 방법에 대해서 설명하는 설명도이다.
도 5b는 적층 인덕터의 제조 방법에 대해서 설명하는 설명도이다.
도 5c는 적층 인덕터의 제조 방법에 대해서 설명하는 설명도이다.
도 5d는 적층 인덕터의 제조 방법에 대해서 설명하는 설명도이다.
도 5e는 적층 인덕터의 제조 방법에 대해서 설명하는 설명도이다.
도 6은 본 발명의 제5 실시 형태의 전자 부품으로서의 권선 인덕터를 도시하는 사시도이다.
도 7a는 권선 인덕터의 제조 방법에 대해서 설명하는 설명도이다.
도 7b는 권선 인덕터의 제조 방법에 대해서 설명하는 설명도이다.
도 7c는 권선 인덕터의 제조 방법에 대해서 설명하는 설명도이다.
도 7d는 권선 인덕터의 제조 방법에 대해서 설명하는 설명도이다.
도 7e는 권선 인덕터의 제조 방법에 대해서 설명하는 설명도이다.
이하, 본 발명을 도시한 실시 형태에 의해 상세하게 설명한다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태 전자 부품을 도시하는 사시도이다. 도 2는 전자 부품의 단면도이다. 도 1과 도 2에 도시하는 바와 같이, 제1 실시 형태의 전자 부품(1)은 세라믹으로 구성된 소체(10)와, 소체(10)에 설치된 외부 전극(31, 32)을 갖는다. 소체(10)는, 제1 부분(11)과 제1 부분(11)의 표면의 비저항보다도 작은 표면의 비저항을 갖는 제2 부분(12)을 포함한다. 외부 전극(31, 32)은 소체(10)의 제2 부분(12)의 표면에 형성되어 있다.
이상과 같이 구성된 실시 형태의 전자 부품(1)은, 주로 이하의 점에서 종래의 전자 부품과는 다르다.
외부 전극(31, 32)은, 소체(10)에 있어서의 작은 표면의 비저항을 갖는 제2 부분(12)의 표면에 형성되어 있으므로, 외부 전극(31, 32)을 전기 도금에 의해 제2 부분(12)의 표면에 형성할 수 있다. 따라서, 소체(10)에 전기 도금에 의해 외부 전극(31, 32)을 형성하기 위해, 소체(10)에 도전화 재료를 부착시키거나, 소체(10)에 외부 전극용 패턴을 설치할 필요가 없어, 부재수 및 제조 공정수를 저감시킬 수 있다.
또한, 소체(10)에 외부 전극용 패턴을 설치할 필요가 없으므로, 소체(10)의 내부의 회로 소자(코일 패턴 등)의 설계에 자유도가 생긴다.
이하, 본 발명의 실시 형태에 관한 전자 부품의 구체예를 설명한다.
도 1과 도 2에 도시하는 바와 같이, 제1 실시 형태의 전자 부품은, 적층 인덕터(1)이다. 적층 인덕터(1)는, 소체(10)와, 소체(10)의 내부에 설치된 나선 형상의 코일 도체(20)와, 소체(10)의 표면에 설치되고 코일 도체(20)에 전기적으로 접속된 외부 전극(31, 32)을 갖는다. 도 1에서는 코일 도체(20)를 판별하기 쉽게 하기 위해, 코일 도체(20)를 실선으로 나타낸다.
적층 인덕터(1)는 외부 전극(31, 32)을 통하여, 도시하지 않은 회로 기판의 배선에 전기적으로 접속된다. 적층 인덕터(1)는, 예를 들어, 노이즈 제거 필터로서 사용되고, 퍼스널 컴퓨터, DVD 플레이어, 디지털카메라, TV, 휴대 전화, 카 일렉트로닉스 등의 전자 기기에 사용된다.
소체(10)는 세라믹으로 구성된다. 소체(10)는, 제1 부분의 일례로서의 제1 층(11)과, 제2 부분의 일례로서의 제2 층(12)을 포함한다. 소체(10)는, 제1 층(11)과 제2 층(12)을 적층하여 구성된다. 제2 층(12)은 적층 방향의 양단부에 배치되고, 복수의 제1 층(11)은 양단부의 제1 층(11)에 끼워진다.
즉, 소체(10)는 시트 적층 공법에 의해 형성되어 있다. 상세에 대해서는 후술하지만, 시트 적층 공법이란, 도 3에 도시하는 바와 같이, 제1 층(11)의 재료로 구성되는 제1 시트(51)와 제2 층(12)의 재료로 구성되는 제2 시트(52)를 적층하고 소성하여, 소체(10)를 제작하는 공법을 말한다.
제2 층(12)의 표면의 비저항은, 제1 층(11)의 표면의 비저항보다도 작다. 제2 층(12)의 표면의 비저항은, 제2 층(12)의 표면에 전기 도금에 의해 외부 전극(31, 32)으로서의 도금막이 형성될 수 있는 정도의 표면의 비저항이다. 제1 층(11)의 표면의 비저항은, 제1 층(11)의 표면에 전기 도금에 의해 도금막이 형성되지 않는 표면의 비저항이다. 구체적으로 설명하면, 제1 층(11)의 표면의 비저항은 105Ωㆍ㎝보다도 크고, 제2 층(12)의 표면의 비저항은 103Ωㆍ㎝보다도 작다. 또는, 제2 층(12)의 표면의 비저항은, 제1 층(11)의 표면의 비저항의 10-2배보다도 작다. 이에 의해, 외부 전극(31, 32)은 전기 도금에 의해, 제1 층(11)에 형성되지 않고 제2 층(12)에 형성된다.
소체(10)는 자성체로 이루어진다. 이에 의해, 적층 인덕터(1)는 인덕터로서의 기능을 갖는다. 제1 층(11)은, 예를 들어, Ni-Zn계 페라이트로 이루어지고, 제2 층(12)은, 예를 들어, Mn-Zn계 페라이트로 이루어진다. 따라서, Mn-Zn계 페라이트의 비저항은 Ni-Zn계 페라이트의 비저항보다도 낮으므로, 제2 층(12)에 선택적으로 도금막을 형성할 수 있다. 구체적으로 설명하면, Mn-Zn계 페라이트의 비저항은 10Ωㆍ㎝ 내지 1000Ωㆍ㎝이며, 비저항이 낮으므로, 도금이 성장하기 쉽다. Ni-Zn계 페라이트의 비저항은 100㏁ㆍ㎝ 이상이며, 비저항이 높으므로, 도금이 성장하지 않는다.
소체(10)는, 대략 직육면체 형상으로 형성되어 있다. 소체(10)의 표면은, 제1 단부면(15)과, 제1 단부면(15)의 반대측에 위치하는 제2 단부면(16)과, 제1 단부면(15)과 제2 단부면(16) 사이에 위치하는 측면(17)을 갖는다. 제1 단부면(15)은 적층 방향의 일단부에 배치되고, 제2 단부면(16)은 적층 방향의 타단부에 배치된다.
외부 전극(31, 32)은 소체(10)의 제2 층(12)의 외표면에 전기 도금에 의해 형성된다. 도금은, 예를 들어, Ni 도금, 또는, Sn 도금이다. 또한, 도금은, Ni 도금 후에 Sn 도금을 행한 2층 구조로 해도 되고, 또는, Ni 도금을 기초로 하여 Ag이나 Cu의 도금막을 형성해도 된다.
제1 외부 전극(31)은 소체(10)의 제1 단부면(15)의 전체면과, 소체(10)의 측면(17)의 제1 단부면(15)측의 단부를 덮는다. 제2 외부 전극(32)은 소체(10)의 제2 단부면(16)의 전체면과, 소체(10)의 측면(17)의 제2 단부면(16)측의 단부를 덮는다. 즉, 제1, 제2 외부 전극(31, 32)은, 각각, 소체(10)의 5면에 설치된다.
코일 도체(20)은, 예를 들어, Ag 또는 Cu 등의 도전성 재료로 구성된다. 코일 도체(20)는 적층 방향을 따라서, 나선 형상으로 권회되어 있다. 코일 도체(20)의 양단부에는, 제1 인출 도체(21)와 제2 인출 도체(22)가 설치된다.
제1 인출 도체(21)는 소체(10)의 제1 단부면(15)으로부터 노출되어 제1 외부 전극(31)에 접촉하고, 제1 외부 전극(31)은, 제1 인출 도체(21)를 통하여, 코일 도체(20)에 전기적으로 접속된다. 제2 인출 도체(22)는 소체(10)의 제2 단부면(16)으로부터 노출되어 제2 외부 전극(32)에 접촉하고, 제2 외부 전극(32)은, 제2 인출 도체(22)를 통하여, 코일 도체(20)에 전기적으로 접속된다.
코일 도체(20)는 소체(10)의 제1 층(11)에 형성되어 있다. 코일 도체(20)는, 제1 층(11)의 상면에 형성되는 코일 패턴부(23)와, 제1 층(11)의 두께 방향으로 관통해서 배치되는 패턴 연결부(비아 도체)(24)를 갖는다. 각 코일 패턴부(23)의 단부는 패턴 연결부(24)에 의해 접속되어, 나선 형상의 코일 도체(20)가 형성된다. 이와 같이, 코일 도체(20)는 큰 표면의 비저항을 갖는 제1 층(11)에 형성되어 있으므로, 코일 도체(20)의 통전에 의해 고주파의 자계를 발생시켜도, 소체(10)에 서의 와전류의 발생을 억제할 수 있다.
다음에, 적층 인덕터(1)의 제조 방법에 대해서 설명한다.
도 3에 도시하는 바와 같이, 제1 층(11)의 재료로 구성되는 복수매의 제1 시트(51)와, 제2 층(12)의 재료로 구성되는 2매의 제2 시트(52)를 제작한다. 한쪽의 제2 시트(52)에는 인쇄에 의해, 제1 인출 도체(21)를 설치하고, 다른 쪽의 제2 시트(52)에는 인쇄에 의해, 제2 인출 도체(22)를 설치한다. 복수매의 제1 시트(51)에는, 제1, 제2 인출 도체(21, 22)나 코일 패턴부(23)나 패턴 연결부(24)를 설치한다. 그리고, 2매의 제2 시트(52) 중에 복수매의 제1 시트(51)를 끼워 적층하여 적층체를 형성하고, 적층체를 소성하여, 소체(10)를 제작한다. 이와 같이, 소체(10)는 시트 적층 공법에 의해 형성되어 있다. 제1 시트(51)가 제1 층(11)을 구성하고, 제2 시트(52)가 제2 층(12)을 구성한다.
그 후, 도 2에 도시하는 바와 같이, 소체(10)를 도금액에 침지하고, 전기 도금을 행한다. 그러면, 소체(10)의 제2 층(12)의 표면의 비저항은 작으므로, 제1 단부면(15)측의 제2 층(12)의 표면에, 제1 외부 전극(31)이 형성되고, 제2 단부면(16)측의 제2 층(12)의 표면에, 제2 외부 전극(32)이 형성된다.
따라서, 상기 적층 인덕터(1) 및 그 제조 방법에 의하면, 제1, 제2 외부 전극(31, 32)은 소체(10)에 있어서의 작은 표면의 비저항을 갖는 제2 층(12)에, 전기 도금에 의해 형성되어 있다. 따라서, 소체(10)에 전기 도금에 의해 제1, 제2 외부 전극(31, 32)을 형성하기 위해, 소체(10)에 도전화 재료를 부착시키거나, 소체(10)에 외부 전극용 패턴을 설치할 필요가 없어, 부재수 및 제조 공정수를 저감시킬 수 있다.
또한, 소체(10)의 제1 층(11)과 제2 층(12)에서 표면의 비저항에 차를 두고 전기 도금을 행하므로, 소체(10)의 필요한 부분에만, 제1, 제2 외부 전극(31, 32)을 형성할 수 있다. 또한, 제1, 제2 외부 전극(31, 32)을 전기 도금에 의해 형성하고 있으므로, 제1, 제2 외부 전극(31, 32)의 두께를 얇게 할 수 있다. 이에 대해, 외부 전극을 형성하는 방법으로서, 소체에 도체 페이스트를 도포해서 베이킹하는 침지법을 사용하는 경우, 외부 전극의 두께가 비교적 두꺼워지므로, 원하는 제품 사이즈에 대해, 소체의 사이즈 그것을 작게 설계할 필요가 있다.
또한, 소체(10)에 외부 전극용 패턴을 설치할 필요가 없으므로, 소체(10)의 내부의 회로 소자(코일 패턴 등)의 설계에 자유도가 생긴다.
또한, 소체(10)는 시트 적층 공법에 의해 형성되어 있으므로, 제1 층(11)과 제2 층(12)을 시트의 적층 방향으로 형성할 수 있고, 제1 층(11)과 제2 층(12) 사이의 경계를 직선 형상으로 형성할 수 있다. 따라서, 제2 층(12)에 형성되는 제1, 제2 외부 전극(31, 32)의 엣지가 직선 형상으로 형성된다. 예를 들어, 제1, 제2 외부 전극(31, 32)의 엣지가 습윤 확대되어 볼록 형상이 되지 않는다. 이에 의해, 적층 인덕터(1)를 회로 기판에 실장하는 경우에, 의도하지 않는 접속 부분이 제1, 제2 외부 전극(31, 32)에 접속되는 일이 없다.
(제2 실시 형태)
본 발명의 제2 실시 형태의 전자 부품으로서의 적층 인덕터는, 제1 실시 형태와는, 소체의 제1 층 및 제2 층의 재료가 다르다. 이 다른 구성만을 이하에 설명한다.
제2 실시 형태에서는, 제1 층은 Ni-Zn계 페라이트로 이루어지고, 제2 층은 Bi-Ni-Zn계 페라이트로 이루어진다. 따라서, Bi-Ni-Zn계 페라이트의 비저항은 Ni-Zn계 페라이트의 비저항보다도 낮으므로, 제2 층에 선택적으로 제1, 제2 외부 전극을 형성할 수 있다.
(제3 실시 형태)
본 발명의 제3 실시 형태의 전자 부품으로서의 적층 인덕터는, 제1 실시 형태와는, 소체의 제1 층 및 제2 층의 재료가 다르다. 이 다른 구성만을 이하에 설명한다.
제3 실시 형태에서는, 제1 층은 Ni-Zn계 페라이트로 이루어지고, 제2 층은 금속 자성분을 포함하는 유리로 이루어진다. 따라서, 금속 자성분의 일부가, 유리의 표면에 노출되므로, 금속 자성분을 포함하는 유리의 비저항은 Ni-Zn계 페라이트의 비저항보다도 낮아지고, 제2 층에 선택적으로 제1, 제2 외부 전극을 형성할 수 있다.
(제4 실시 형태)
도 4는 본 발명의 제4 실시 형태의 전자 부품으로서의 적층 인덕터를 도시하는 단면도이다. 제4 실시 형태는, 제1 실시 형태와는, 소체의 제법이 다르다. 이 다른 구성을 이하에 설명한다.
도 4에 도시하는 바와 같이, 제4 실시 형태에서는, 소체(10A)는 인쇄 적층 공법에 의해 형성되어 있다. 인쇄 적층 공법이란, 제1 층(11A)(제1 부분)의 재료로 구성되는 제1 페이스트와 제2 층(12A)(제2 부분)의 재료로 구성되는 제2 페이스트를 인쇄에 의해 적층하고 소성하여, 소체(10A)를 제작하는 공법을 말한다. 제1 층(11A)의 재료는, 제1 실시 형태의 제1 층(11)의 재료와 동일하고, 제2 층(12A)의 재료는, 제1 실시 형태의 제2 층(12)의 재료와 동일하다.
소체(10A)의 제법에 대해서 설명한다.
도 5a에 도시하는 바와 같이, 제2 층(12A)의 재료로 구성되는 제2 페이스트(52A)를, 기판(50) 상의 서로 이격된 2개소에 인쇄하고, 제2 페이스트(52A)를 건조시킨다. 그 후, 도 5b에 도시하는 바와 같이, 2개소의 제2 페이스트(52A)의 사이를 매립하도록, 제1 층(11A)의 재료로 구성되는 제1 페이스트(51A)를 인쇄하고, 제1 페이스트(51A)를 건조시킨다.
그 후, 도 5c에 도시하는 바와 같이, 제1 페이스트(51A) 상에, 코일 패턴부(23)를 인쇄해서 건조시킨다. 그 후, 도 5d에 도시하는 바와 같이, 1층째의 제1 페이스트(51A) 상에, 2층째의 제1 페이스트(51A)를 인쇄해서 건조시킨다.
그 후, 도 5e에 도시하는 바와 같이, 1층째의 제2 페이스트(52A) 상에, 2층째의 제2 페이스트(52A)를 인쇄해서 건조시킨다. 이상의 공정을 반복하고, 제1 페이스트(51A)와 제2 페이스트(52A)를 인쇄에 의해 적층하여 적층체를 형성하고, 적층체를 소성하여, 도 4에 도시하는 소체(10A)를 제작한다. 이와 같이 제작된 소체(10A)에서는, 제1 층(11A) 및 제2 층(12A)의 적층 방향과 직교하는 방향의 양단부에, 제2 층(12A)을 배치할 수 있다.
따라서, 소체(10A)는 인쇄 적층 공법에 의해 형성되어 있으므로, 제2 층(12A)을 형성하는 위치의 자유도가 향상된다. 따라서, 제2 층(12A)으로 형성되는 제1, 제2 외부 전극의 구조 자유도가 상승한다. 예를 들어, 제1, 제2 외부 전극을 소체(10A)의 어느 하나의 면에 설치할 수 있어, L자 전극이나 저면 전극의 형성이 가능하게 된다.
(제5 실시 형태)
도 6은 본 발명의 제5 실시 형태의 전자 부품으로서의 권선 인덕터를 도시하는 사시도이다. 제5 실시 형태는, 제1 실시 형태와는, 전자 부품의 용도가 다르다. 이 다른 구성을 이하에 설명한다.
도 6에 도시하는 바와 같이, 제5 실시 형태의 전자 부품은 권선 인덕터(1A)이다. 권선 인덕터(1A)는 코어(100)와, 코어(100)에 권회된 와이어(120)와, 코어(100)에 설치된 외부 전극(131, 132)을 갖는다. 코어(100)는 소체의 일례이다. 와이어(120)는 코일 도체의 일례이다.
코어(100)는 권취 코어부(103)와, 권취 코어부(103)의 축 방향의 일단부에 설치된 제1 플랜지부(101)와, 권취 코어부(103)의 축 방향의 타단부에 설치된 제2 플랜지부(102)를 갖는다. 코어(100)는, 제1 부분(111)과 제2 부분(112)을 포함한다. 제1 부분(111)의 재료는, 제1 실시 형태의 제1 층(11)의 재료와 동일하고, 제2 부분(112)의 재료는, 제1 실시 형태의 제2 층(12)의 재료와 동일하다.
코어(100)의 회로 기판에 실장되는 측을 저면측으로 했을 때, 제1 플랜지부(101)의 저면부 및 제2 플랜지부(102)의 저면부는, 제2 부분(112)으로 구성되고, 제1 플랜지부(101)의 저면부를 제외한 부분과, 제2 플랜지부(102)의 저면부를 제외한 부분과, 권취 코어부(103)는, 제1 부분(111)으로 구성된다.
외부 전극(131, 132)은 코어(100)의 제2 부분(112)의 외표면에 전기 도금에 의해 형성된다. 외부 전극(131, 132)의 재료는, 제1 실시 형태의 외부 전극(31, 32)의 재료와 동일하다. 제1 외부 전극(131)은, 제1 플랜지부(101)의 저면부의 제2 부분(112)을 덮는다. 제2 외부 전극(132)은, 제2 플랜지부(102)의 저면부의 제2 부분(112)을 덮는다.
와이어(120)는 권취 코어부(103)에 나선 형상으로 권회되어 있다. 와이어(120)의 제1 단부(121)는, 제1 플랜지부(101)의 제1 외부 전극(131)에 전기적으로 접속되고, 와이어(120)의 제2 단부(122)는, 제2 플랜지부(102)의 제2 외부 전극(132)에 전기적으로 접속된다. 와이어(120)는, 예를 들어, Cu, Ag, Au 등의 도체와 도체를 피복하는 피막을 갖는다.
다음에, 권선 인덕터(1A)의 제조 방법에 대해서 설명한다.
도 7a에 도시하는 바와 같이, 프레스 성형 금형(160) 내에 제1 가압부(161)가 삽입된 상태에서, 제2 부분(112)의 재료로 구성되는 제2 분말재(152)를, 금형(160) 내에서 제1 가압부(161) 상에 투입한다. 그 후, 도 7b에 도시하는 바와 같이, 제1 부분(111)의 재료로 구성되는 제1 분말재(151)를, 금형(160) 내에서 제2 분말재(152) 상에 충전한다.
그 후, 도 7c에 도시하는 바와 같이, 제2 가압부(162)를, 제1 가압부(161)와 반대측으로부터 금형(160) 내에 삽입한다. 그리고, 도 7d에 도시하는 바와 같이, 제2 가압부(162)를 제1 가압부(161)에 근접시킴으로써, 제1 가압부(161)와 제2 가압부(162)에서, 제1 분말재(151) 및 제2 분말재(152)를 가압하여, 성형체(150)를 형성한다.
그 후, 도 7e에 도시하는 바와 같이, 제2 가압부(162)를 금형(160)으로부터 빼내고, 제1 가압부(161)에서 성형체(150)를 금형(160)으로부터 압출한다. 성형체(150)의 형상은, 제1 플랜지부(101)와 제2 플랜지부(102)와 권취 코어부(103)를 갖는 코어(100)의 형상에 일치한다. 따라서, 성형체(150)의 제1 플랜지부(101)의 저면에 상당하는 부분과, 성형체(150)의 제2 플랜지부(102)의 저면에 상당하는 부분이, 제2 분말재(152)로 구성된다. 그 후, 성형체(150)를 소성하여, 코어(100)를 제작한다.
그 후, 도 6에 도시하는 바와 같이, 코어(100)를 도금액에 침지하고, 전기 도금을 행한다. 그러면, 코어(100)의 제2 부분(112)의 표면의 비저항은 작으므로, 제1 플랜지부(101)측의 제2 부분(112)의 표면에, 제1 외부 전극(31)이 형성되고, 제2 플랜지부(102)측의 제2 부분(112)의 표면에, 제2 외부 전극(32)이 형성된다.
따라서, 상기 권선 인덕터(1A)에 의하면, 제1, 제2 외부 전극(131, 132)은, 코어(100)에 있어서의 작은 표면의 비저항을 갖는 제2 부분(112)에, 전기 도금에 의해 형성되어 있다. 따라서, 코어(100)에 전기 도금에 의해 제1, 제2 외부 전극(131, 132)을 형성하기 위해, 코어(100)에 도전화 재료를 부착시키거나, 코어(100)에 외부 전극용 패턴을 설치할 필요가 없어, 부재수 및 제조 공정수를 저감시킬 수 있다.
또한, 본 발명은 상술한 실시 형태에 한정되지 않고, 본 발명의 요지를 일탈하지 않는 범위에서 설계 변경 가능하다. 예를 들어, 제1 내지 제5 실시 형태의 각각의 특징점을 다양하게 조합해도 된다.
상기 실시 형태에서는, 전자 부품의 일례로서, 적층 인덕터나 권선 인덕터로 하고 있지만, 내부 전극을 갖는 적층 콘덴서나, 내부 전극을 갖지 않은 적층 콘덴서로 해도 되고, 또한, PTC 서미스터나 NTC 서미스터로 해도 되고, 그 밖에 세라믹으로 구성되는 소체와 소체에 설치된 외부 전극을 갖는 전자 부품이면 어떠한 전자 부품으로 해도 된다.
상기 실시 형태에서는, 소체의 재료의 일례로서, 상술한 바와 같이 열거하고 있지만, 표면의 비저항이 다른 제1 부분과 제2 부분을 갖고 있으면, 어떠한 재료이어도 된다. 또한, 소체의 재료는 자성체이어도, 비자성체이어도 된다.
상기 실시 형태에서는, 코일 도체를, 소체의 제1 부분에 설치하고 있지만, 코일 도체의 적어도 일부를, 소체의 제2 부분에 설치해도 된다.
상기 실시 형태에서는, 소체의 제1 부분 및 제2 부분을 층으로 구성하고 있지만, 제1 부분을 블록으로 구성하고, 제2 부분을 도료 등으로 도포하도록 해도 된다.
상기 실시 형태에서는, 소체를 시트 적층 공법이나 인쇄 적층 공법에 의해 형성하고 있지만, 3D 프린터 등에 의해 형성하도록 해도 된다.
[실시예]
(실시예 1)
다음에, 본 발명의 제1 실시 형태의 실시예를 설명한다.
Ni-Zn계의 페라이트 원료와 수계의 바인더를 포함하는 슬러리를 시트 형상으로 성형하여, 제1 그린 시트를 성형했다. 또한, Mn-Zn계의 페라이트 원료와 수계의 바인더를 포함하는 슬러리를 시트 형상으로 성형하여, 제2 그린 시트를 성형했다.
제작한 각 그린 시트의 소정의 위치에 비아 홀을 형성한 후, 그린 시트의 상면에 도전성 페이스트를 인쇄해서 코일 패턴을 형성했다.
다음에, 외부 전극을 형성하고자 하는 부분(제2 부분)에 제2 그린 시트를 사용하고, 외부 전극을 형성하고자 하지 않은 부분(제1 부분)에 제1 그린 시트를 사용하고, 복수의 그린 시트를 적층 압착함으로써, 미소성의 적층체를 제작했다.
미소성의 적층체를 필요에 따라서 커트한 후, 900℃에서 소성함으로써, 소결된 소체를 얻었다. 그 후, 배럴 처리에 의해 소체의 모따기를 행한 후, 외부 전극을 형성하기 위해 소체에 전기 도금을 실시한다.
이때, Mn-Zn계의 페라이트로 이루어지는 소체의 표면에만 도금이 성장하고, Ni-Zn계의 페라이트로 이루어지는 소체의 표면에는 도금은 성장하지 않는다. 도금은 Ni 도금, 혹은, Sn 도금이다. Ni 도금 후에 Sn 도금을 행하고, 2층 구조로 해도 되고, Ni 도금의 기초로 하여 Ag이나 Cu의 도금막을 형성해도 된다. 이상으로, 나선 형상 코일 도체를 갖는 적층 인덕터를 얻었다.
Mn-Zn계 페라이트의 조성의 일례를 설명한다. 50 내지 65㏖％의 Fe2O3과, 23 내지 40㏖％의 MnO와, 5 내지 27㏖％의 ZnO를 기본 조성으로 한다. 이 비저항은 10 내지 600Ωㆍ㎝가 된다.
Ni-Zn계 페라이트의 조성의 일례를 설명한다. 40 내지 50㏖％의 Fe2O3과, 5 내지 45㏖％의 NiO와, 1 내지 32㏖％의 ZnO와, 5 내지 15㏖％의 CuO를 기본 조성으로 한다. 이 비저항은 105Ωㆍ㎝보다도 커진다.
(실시예 2)
다음에, 본 발명의 제2 실시 형태의 실시예를 설명한다.
실시예 2는, 실시예 1의 Mn-Zn계 페라이트 대신에, Bi를 넣은 Ni-Zn계의 페라이트를 사용하고 있다. 그 이외는, 실시예 1과 동일하므로, 설명을 생략한다.
미소성의 적층체를 900℃에서 소성할 때, 제2 그린 시트 부분에서는 첨가된 Bi에 의해 페라이트의 이상 입성장이 발생하여, Bi를 넣은 페라이트 부분의 비저항이 저하된다.
Bi-Ni-Zn계 페라이트의 조성의 일례를 설명한다. 40 내지 50㏖％의 Fe2O3과, 5 내지 45㏖％의 NiO와, 1 내지 32㏖％의 ZnO와, 5 내지 15㏖％의 CuO를 기본 조성으로 한다. 이 주성분 100중량％에 대해, 소량 첨가물로서 Bi2O3을 0.05 내지 1.0wt％의 범위로 함유시킨다. 이 비저항은 103Ωㆍ㎝보다도 작아진다.
Ni-Zn계 페라이트의 조성의 일례를 설명한다. 40 내지 50㏖％의 Fe2O3과, 5 내지 45㏖％의 NiO와, 1 내지 32㏖％의 ZnO와, 5 내지 15㏖％의 CuO를 기본 조성으로 한다. 이 비저항은 105Ωㆍ㎝보다도 커진다.
(실시예 3)
다음에, 본 발명의 제3 실시 형태의 실시예를 설명한다.
실시예 3은, 실시예 1의 Mn-Zn계 페라이트 대신에, 금속 자성분을 포함하는 유리를 사용하고 있다. 그 이외는, 실시예 1과 동일하므로, 설명을 생략한다.
금속 자성분은 도전성을 갖는다. 소성 후의 소체의 모따기 시의 배럴 처리 시, 외부 전극을 형성하는 부분(제2 부분)의 표면의 금속 자성분이 연마되고, 제2 부분의 표면에, 금속 자성분의 내부가 노출된다. 이로 인해, 제2 부분의 표면의 비저항이 저하된다. 그 결과, 제2 부분에 외부 전극을 도금으로 형성할 수 있다.
금속 자성을 포함하는 유리 조성의 일례를 설명한다. 자성 금속 재료로서, Fe가 92.0중량％이며, Si가 3.5중량％이며, Cr이 4.5중량％이며, 평균 입경이 6㎛의 Fe-Si-Cr계 자성 금속 분말을 준비했다. 또한, 유리 재료로서, SiO2가 79중량％이며, B2O3이 19중량％이며, K2O가 2중량％이며, 연화점이 760℃이고, 평균 입경이 1㎛의 붕규산 알칼리 유리의 유리 분말을 준비했다. 계속해서, 자성 금속 분말이 88중량％가 되고, 유리 분말이 12중량％가 되도록, 상기 자성 금속 재료 및 상기 유리 재료를 혼합하고, 메카노퓨전법을 사용해서, 자성 금속 재료의 표면을 유리 재료로 피복시켜, 자성체 원료를 제작했다. 이 비저항은 0.1 내지 10Ωㆍ㎝가 된다.
Ni-Zn계 페라이트의 조성의 일례를 설명한다. 40 내지 50㏖％의 Fe2O3과, 5 내지 45㏖％의 NiO와, 1 내지 32㏖％의 ZnO와, 5 내지 15㏖％의 CuO를 기본 조성으로 한다. 이 비저항은 105Ωㆍ㎝보다도 커진다.
(실시예 4)
다음에, 본 발명의 제4 실시 형태의 실시예를 설명한다.
소성 후에 높은 비저항을 갖는 자성체(예를 들어 Ni-Zn계 페라이트) 페이스트와, 소성 후에 낮은 비저항을 갖는 자성체(예를 들어 Mn-Zn계 페라이트) 페이스트와, 코일 도체용의 도전(예를 들어 은) 페이스트를 준비한다.
그들을 소정의 패턴으로 인쇄하면서 적층할 때에, 외부 전극을 형성하는 부분(제2 부분)을 낮은 비저항이 되는 페이스트로 형성하고, 그 이외(제1 부분)를 높은 비저항이 되는 페이스트로 형성하여, 미소성의 적층체를 작성한다. 또한, 코일 도체는 도전 페이스트를 사용하고, 코일 패턴을 제작했다.
이 미소성의 적층체를 필요에 따라서 커트한 후, 소성함으로써, 소결된 소체를 얻었다. 외부 전극을 도금으로 형성하는 부분은 실시예 1과 동일하다.
1 : 적층 인덕터(전자 부품)
1A : 권선 인덕터(전자 부품)
10, 10A : 소체
11, 11A : 제1 층(제1 부분)
12, 12A : 제2 층(제2 부분)
20 : 코일 도체
21 : 제1 인출 도체
22 : 제2 인출 도체
23 : 코일 패턴부
24 : 패턴 연결부
31 : 제1 외부 전극
32 : 제2 외부 전극
51 : 제1 시트
52 : 제2 시트
51A : 제1 페이스트
52A : 제2 페이스트
100 : 코어(소체)
101 : 제1 플랜지부
102 : 제2 플랜지부
103 : 권취 코어부
111 : 제1 부분
112 : 제2 부분
120 : 와이어(코일 도체)
131 : 제1 외부 전극
132 : 제2 외부 전극
151 : 제1 분말재
152 : 제2 분말재

Claims (11)

  1. 세라믹으로 구성되고, 제1 부분과 상기 제1 부분의 표면의 비저항보다도 작은 표면의 비저항을 갖는 제2 부분을 포함하는 소체 - 상기 제2 부분은 상기 제1 부분의 양단부에 배치됨 -;
    상기 제1 부분에 설치된 나선 형상의 코일 도체; 및
    상기 제2 부분의 표면에 형성된 외부 전극
    을 구비하고,
    상기 제1 부분은 Ni-Zn계 페라이트로 이루어지고, 상기 제2 부분은 Mn-Zn계 페라이트로 이루어지고,
    Ni-Zn계 페라이트의 조성은 40 내지 50㏖％의 Fe2O3과, 5 내지 45㏖％의 NiO와, 1 내지 32㏖％의 ZnO와, 5 내지 15㏖％의 CuO를 포함하고,
    Mn-Zn계 페라이트의 조성은 50 내지 65㏖％의 Fe2O3과, 23 내지 40㏖％의 MnO와, 5 내지 27㏖％의 ZnO를 포함하고,
    상기 소체는 제1 단면과 상기 제1 단면의 반대쪽에 위치하는 제2 단면을 가지고, 상기 제2 부분은 상기 제1 단면과 상기 제2 단면에 배치되고, 상기 코일 도체는 상기 제1 단면과 상기 제2 단면의 대향하는 방향을 따라 나선 형상으로 권회되어 있고, 상기 외부 전극은 상기 제 2 부분의 표면 전체에 형성되는, 전자 부품.
  2. 제1항에 있어서,
    상기 제1 부분의 표면의 비저항은 105Ωㆍ㎝보다도 크고, 상기 제2 부분의 표면의 비저항은 103Ωㆍ㎝보다도 작은 전자 부품.
  3. 제1항에 있어서,
    상기 제2 부분의 표면의 비저항은, 상기 제1 부분의 표면의 비저항의 10-2배보다도 작은 전자 부품.
  4. 삭제
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 소체는, 자성체로 이루어지는 전자 부품.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 소체는, 시트 적층 공법에 의해 형성되어 있는 전자 부품.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 소체는, 인쇄 적층 공법에 의해 형성되어 있는 전자 부품.
  11. 세라믹으로 구성되고, 제1 부분과 상기 제1 부분의 표면의 비저항보다도 작은 표면의 비저항을 갖는 제2 부분을 포함하는 소체를 형성하는 공정 - 상기 제2 부분은 상기 제1 부분의 양단부에 배치됨 -;
    상기 제1 부분에 나선 형상의 코일 도체를 설치하는 공정; 및
    상기 제2 부분의 표면에 전기 도금에 의해 외부 전극을 형성하는 공정
    을 구비하고,
    상기 제1 부분은 Ni-Zn계 페라이트로 이루어지고, 상기 제2 부분은 Mn-Zn계 페라이트로 이루어지고,
    Ni-Zn계 페라이트의 조성은 40 내지 50㏖％의 Fe2O3과, 5 내지 45㏖％의 NiO와, 1 내지 32㏖％의 ZnO와, 5 내지 15㏖％의 CuO를 포함하고,
    Mn-Zn계 페라이트의 조성은 50 내지 65㏖％의 Fe2O3과, 23 내지 40㏖％의 MnO와, 5 내지 27㏖％의 ZnO를 포함하고,
    상기 소체는 제1 단면과 상기 제1 단면의 반대쪽에 위치하는 제2 단면을 가지고, 상기 제2 부분은 상기 제1 단면과 상기 제2 단면에 배치되고, 상기 코일 도체는 상기 제1 단면과 상기 제2 단면의 대향하는 방향을 따라 나선 형상으로 권회되어 있고, 상기 외부 전극은 상기 제 2 부분의 표면 전체에 형성되는, 전자 부품의 제조 방법.
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