JPS59189212U - チツプ型インダクタ - Google Patents

チツプ型インダクタ

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JPS59189212U
JPS59189212U JP1983075679U JP7567983U JPS59189212U JP S59189212 U JPS59189212 U JP S59189212U JP 1983075679 U JP1983075679 U JP 1983075679U JP 7567983 U JP7567983 U JP 7567983U JP S59189212 U JPS59189212 U JP S59189212U
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layer
conductive pattern
magnetic
conductive
layers
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Inventor
治文 万代
伴野　国三郎
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株式会社村田製作所
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    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041—Printed circuit coils
    • H01F41/046—Printed circuit coils structurally combined with ferromagnetic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
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    • H01F17/04—Fixed inductances of the signal type  with magnetic core
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図はこの考案の一実施例を構成する各磁性体層を分
解して示す斜視図である。第２図は磁性体層の積層状態
を示し、スルーホール２２付近の断面図が示される。第
３図は、第２図の部分が圧着されて得られた状態を示す
断面図である。第４図は第１図の各磁性体層を積層して
得られたチップ型インダクタを示す斜視図である。第５
図は第４図のチップ型インダクタにおける導電パターン
等の接続態様を図解的に示す。第６図および第７　　　
′図はスルーホールの変形例をそれぞれ示す磁性体層の
平面図である。 図において、１〜８は磁性体層、９〜２１は導電パター
ン、２２〜２７，３３．３４はスルーホール、２８は積
層体、２９．３０は外部電極、３１．３２は引出し導電
部である。 補正　昭５９．　５．２３ 実用新案登録請求の範囲、図面の簡単な説明を次のよう
に補正する。 ■実用新案登録請求の範囲 （１）ｎ層（ｎは４以上の自然数）の磁性体層の積層体
を含み、各磁性体層間に延びる線状の導電パターンが順
にコイル状に接続されインダクタンス成分を作り出すチ
ップ型インダクタにおいて、ｎ層の磁性体層のうち、最
も上にある第１層の磁性体層には、下面に導電パターン
が形成され、最も下にある第ｎ層と次の第ｎ−１層の磁
、　　　　性体層には、上面に導電パターンが形成され
、第２層ないし第ｎ−２層の各磁性体層には、それぞれ
、両面に導電パターンが形成され、第１層からｎ−１層
までの磁性体層の各界面に存在する上の磁性体層の下面
の導電パターンと下の磁性体層の上面の導電パターンと
は、各界面内において互いに接触し、 第２層ないし第ｎ−１層の各磁性体層には、それぞれ、
それ自身の導電パターンが形成されていない領域にスル
ーホールが形成され、この各スルーホールを介して、下
にある磁性体層の上面に形成された導電パターンと上に
ある磁性体層の下面に形成された導電パターンとが接触
し、それによって第ｎ層の磁性体層の上面、第ｎ−２層
の磁性体層の下面、第ｎ−１層の磁性体層の上面、第ｎ
−３層の磁性体層の下面、・・・、というように順次各
面に形成された導電パターンが接続され、 前記順次接続された導電パターンの両端部にそれぞれ電
気的に接続され外部へ引出すための引出し導電部を備え
ることを特徴とする、チップ型インダクタ。 （２）前記各磁性体層の平面形状は長方形であり、長方
形の一方長辺と一方短辺とに沿って上面の、　　導電パ
ターンが形成され、長方形の他方長辺と前記一方短辺と
に沿って下面の導電パターンが形成され、他方短辺に沿
う位置にスルーホールが形成される、実用新案登録請求
の範囲第１項記載のチップ型インダクタ。 図面の簡単な説明 第１図はこの考案の一実施例を構成する各磁性体層を分
解して示す斜視図である。第２図は磁性体層の積層状態
を示し、スルーホール２２付近の断面図が示される。第
３図は、第２図の部分が圧着されて得られた状態を示す
断面図である。第４図は第１図の各磁性体層を積層して
得られたチップ型インダクタを示す斜視図である。第５
図は第４図のチップ型インダクタにおける導電パターン
等の接続態様を図解的に示す。第６図および第７図はス
ルーホールの変形例をそれぞれ示す磁性体層の平面図で
ある。 図において、１〜８は磁性体層、９〜２１は導電パター
ン、２２〜２７，３３．３４はスルーホール、２８は積
層体、２９．３０は外部電極、３１．３２は引出し導電
部である。

Claims (2)

    【実用新案登録請求の範囲】
  1. （１）ｎ層（ｎは４以上の自然数）の磁性体層の積層体
    を含み、各磁性体層間に延びる線状の導電パターンが順
    にコイル状に接続されインダクタンス成分を作り出すチ
    ップ型インダクタにおいて、ｎ層の磁性体層のうち、最
    も上にある第１層の磁性体層には、下面に導電パターン
    が形成され、最も下にあるｎ層と次の第ｎ−１層の磁性
    体層には、上面に導電パターンが形成され、第２層ない
    し第ｎ−２層の各磁性体層には、それぞれ、両面に導電
    パターンが形成され、第１層から第ｎ−１層までの磁性
    体層の各界面に存在する上の磁性体層の下面の導電パタ
    ーンと下の磁性体層の上面の導電パターンとは、各界面
    内において互いに接触し、 第２層ないし第ｎ−１層の各磁性体層には、それぞれ、
    それ自身の導電パターンが形成されていない領域にスル
    ーホールが形成され、このスルーホールを介して、第に
    層（ｋは、４≦に≦ｎの自然数）の磁性体層の上面に形
    成された導電パターンと第に一２層の磁性体層の下面に
    形成された導電パターンとが接触し、それによって第ｎ
    層の磁性体層の上面、第ｎ−２層の磁性体層の下面、第
    ｎ−１層の磁性体層の上面、第ｎ−３層の磁性体層の下
    面、・・・、というように順次各面に形成された導電パ
    ターンが接続され、前記順次接続された導電パターンの
    両端部にそれぞれ電気的に接続され外部へ引出すための
    引出し導電部を備えることを特徴とする、チップ型イン
    ダクタ。
  2. （２）前記各磁性体層の平面形状は長方形であり、長方
    形の一方長辺と一方短辺とに沿って上面の導電パターン
    が形成され、長方形の他方長辺と前記一方短辺とに沿っ
    て下面の導電パターンが形成され、他方短辺に沿う位置
    にスルーホールが形成される、実用新案登録請求の範囲
    第１項記載のチップ型インダクタ。
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