JP3509058B2 - 積層フェライトチップインダクタアレイ - Google Patents
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Description
ェライトチップインダクタを内蔵した微小アレイにおい
て必然的に発生する銀導体のマイグレーション現象を抑
制してショート不良などのトラブルを起すことがないよ
うに構造上の改良を施した新規積層フェライトチップイ
ンダクタアレイに関するものである。 【0002】 【従来の技術】U字形状の内部導体パターン1,…、
2,…を印刷したフェライトシートを隣接フェライトシ
ート上のU字形状が互いに対向するように、複数層重ね
合わせ、かつこの内部導体パターン1,…及び2,…を
フェライトシートに穿設したスルーホール3,…を介し
て電気的に連通させたコイル状構造積層体を焼結してな
るチャンネルを、図2に示すように、フェライト4の内
部に並列的に配列した面実装型部品例えばフェライトイ
ンダクタアレイは既に知られている。 【0003】ところで、最近電子機器においては、小型
化の傾向が著しく、それに伴って使用される部品につい
ても微小化への要求が高まってきている。例えば、チッ
プコンデンサ、チップ抵抗などにおいては、1005
(縦1mm、横0.5mm、高さ0.5mm)形状の仕
様が一般的になりつつあり、また、これらの素子を複数
搭載したアレイに対する需要も増加してきている。しか
しながら、チップインダクタにおいては、前記したよう
なコイル状内部導体構造という複雑な形状をフェライト
磁器内部に形成しなければならないため、小型化には種
々の困難を伴い、コンデンサ、抵抗の分野に比べ、その
対応が著しく遅れており、現在では1608形状(縦
1.6mm、横0.8mm、高さ0.8mm)のもの
が、アレイにおいても3216形状(縦3.2mm、横
1.6mm、高さ1.6mm)の4回路内蔵型のものが
漸く実用化されつつあるのが実情である。 【0004】これまで、フェライトチップインダクタア
レイについては、内部導体の配列に工夫を加え、より小
型のチップサイズで、より高いインダクタンスを得るよ
うにしたものが提案されている(特開平5−32627
0号公報、特開平5−326271号公報、5−326
272号公報)。そのほか、回路間の相互作用すなわち
クロストークを改善する方法もいくつか提案されている
(特開平6−338414号公報、特開平7−2224
3号公報、特開平8−250333号公報、特開平8−
264320号公報)。 【0005】しかしながら、さらに小型化して、201
0形状(縦2.0mm、横1.0mm、高さ1.0m
m)以下の4回路内蔵型のアレイになると内部導体のマ
イグレーション現象という特有な問題が発生し、従来の
技術によっては解決することができなくなる。このマイ
グレーション現象とは、セラミックス多層素子において
しばしば発生する現象で、内部導体間に直流電界が印加
されると、その電界強度に応じて、あるいは高温高湿環
境によって、導体金属が移動し、最終的にショート不良
に至るものである。この現象は、内部導体に銀を用いる
場合に顕著であるが、単回路のインダクタにおいては、
導体のいずれの部分においてもほとんど電位が同一であ
るためマイグレーション現象は起らないので特に問題と
されることはない。 【0006】これに対し、アレイの場合は、回路間に電
位差を生じた場合でもショートを起さないことが要求さ
れるため、マイグレーションが重要な問題として顕在化
される。このようなマイグレーション現象については、
これまでのようにチップサイズが3216形状以上の場
合は、電極間に十分な間隔を確保することが可能なた
め、電界強度は弱く、またショートを生じる距離には達
しなかったが、2010形状以下のチップサイズのもの
については、隣接する導体同士の間隔が100μm程度
になるためショート不良が発生するのを免れない。 【0007】 【発明が解決しようとする課題】本発明は、2010形
状以下の微小な積層フェライトチップインダクタアレイ
であっても、内部導体材料のマイグレーションによるシ
ョート不良を生じることがないように構造上の改良を行
うことを目的としてなされたものである。 【0008】 【課題を解決するための手段】本発明者らは、フェライ
トチップインダクタアレイの小型化に伴うショート不良
を防止するために鋭意研究を重ねた結果、アレイ中に内
蔵される各フェライトチップインダクタの配置される相
対的な位置に工夫を加え、各チャンネル間の距離をでき
るだけ引き離すことによってその目的を達成しうること
を見出し、この知見に基づいて本発明をなすに至った。 【0009】すなわち、本発明は、複数枚のU字形状の
内部導体パターンを印刷したフェライトシートを、隣接
シート上の内部導体パターンのU字形状が互いに対向す
るように重ね合わせ、かつ各内部導体印刷パターンをフ
ェライトシートに穿設したスルーホールを介して電気的
に連通させてコイル状構造に形成した積層体を焼結して
なるチャンネルの複数個を、フェライト磁器中に互いに
並列的に、かつ同一方向に配列して内蔵させて構成した
アレイであって、隣接するチャンネルの各内部導体パタ
ーン形状が相互に180度回転した位置に配置されてい
ることを特徴とする積層フェライトチップインダクタア
レイを提供するものである。 【0010】 【発明の実施の形態】次に、本発明を、添付図面に従っ
て説明する。図3は、従来の4回路型積層フェライトチ
ップインダクタアレイ内のチャンネル配置を示す説明図
で、図3(イ)は上面図、図3(ロ)は図3(イ)のA
−A線に沿った断面図である。この図から分かるよう
に、各チャンネル5,…はU字形状の内部導体パターン
1,…とそれらに隣接したU字形状の内部導体パターン
2,…とが互いに対向して配置され、それらの内部導体
パターンはスルーホール3,…を介して電気的に連通し
てコイル状構造を形成し、フェライト中に内蔵されてい
る。 【0011】そして、この例のアレイは、このようなチ
ャンネルの4回路をもって構成されているが、各チャン
ネル中の内部導体パターン1,…は、それぞれ対応する
同一平面内に並列的に配置されており、またそれらに対
向する内部導体パターン2,…もそれぞれに対応する同
一平面内に並列的に配置されている。そして、これらの
チャンネル5,…はいずれもそれぞれ互いに同一方向に
配置されている。 【0012】これに対し、図1は、本発明の対応する4
回路型積層フェライトチップインダクタアレイ内のチャ
ンネル配置を示す説明図で、図1(イ)は上面図、図1
(ロ)は図1(イ)のA−A線に沿った断面図である。 【0013】この図から分かるように、本発明のアレイ
は、従来のものと同じ構造を有しているが、アレイ内の
各チャンネル5′,…の配置が異なっている。すなわ
ち、本発明のアレイにおいては、隣接するチャンネルが
互いに180度回転した状態で配置されている。 【0014】そして、図3(イ)、(ロ)に示すよう
に、各チャンネル内の内部導体パターンを対称形に対応
させた従来の配置のものは、3216サイズ型のチップ
においては、マイグレーションによるショート不良を生
じないが、2010サイズ型よりも小型化するとマイグ
レーションによるショート不良が頻発する。平成15年
6月27日付で名称変更届を提出しております。 【0015】これは、フェライトと内部導体金属とを同
時焼成した場合、両者の熱膨張率の相違から、フェライ
ト磁器に応力を生じ、極端な場合には磁器と金属との界
面で剥離することになる。一般に、フェライトに応力が
印加されると透磁率が減少する傾向があり、フェライト
シートと銀導体とを同時焼成する場合には、特にこの現
象が著しいため、積極的に界面で剥離させ、この現象を
抑制することが提案されているが(特開平4−6580
7号公報)、このようにしてもフェライト磁器と内部導
体パターンとの間の界面に生じる剥離を避けることはで
きない。 【0016】ところで、回路間ショートを引き起こすマ
イグレーションについては、フェライト層を通過する形
式とフェライト層表面で起こる形式の2つの形式が考え
られるが、このショート不良が高湿条件下で引き起こさ
れることから、フェライト磁器層の界面で水蒸気がマイ
グレーションを助長していると考えるのが妥当である。 【0017】そして、このようなフェライト磁器層の界
面でのマイグレーションを抑制するには、同一界面にお
いて、できるだけチャンネル間の距離を大きくするのが
よく、これによってマイグレーションの原動力となる電
界強度が低くなり、またマイグレーションを生じた場合
においてもショートに至るまでの距離を長くすることが
できる。以上のことから、マイグレーションによるショ
ート不良に対しては、同一フェライト層上の各チャンネ
ル導体を互いに引き離すことが有効であり、図3の従来
のチャンネル配置よりも図1のチャンネル配置の方が、
隣接コイル間の距離を大きくすることができるので、マ
イグレーションによるショート不良を効果的に防止する
ことができる。 【0018】 【実施例】次に実施例により本発明をさらに詳細に説明
する。なお、マイグレーション発生数は、チップ100
個を温度85℃、湿度85%の環境下におき、チャンネ
ル間に電圧20Vを印加し、500時間後の各チャンネ
ル間の絶縁抵抗を測定し、10kΩ以下のチップの個数
により示した。 【0019】参考例 酸化第一鉄粉末49.5モル%、酸化第一ニッケル粉末
14.5モル%、酸化第一銅粉末15モル%及び酸化亜
鉛粉末21モル%を純水とともにボールミルで混合した
のち、乾燥し、720℃で4時間加熱することにより、
スピネル構造をもつフェライトを製造した。次いでこの
フェライトを粉砕して比表面積約7cm2/gの粉末と
した。次に上記のフェライト粉末100重量部に、エチ
ルアルコールとトルエンとキシレンとの混合物(1:
1:1)100重量部及びバインダーとしてブチラール
樹脂5重量部を加えてスラリーを調製し、これをドクタ
ーブレード法によりポリエチレンテレフタレートフィル
ム上に塗布し、乾燥することにより、グリーンシートを
作製した。このグリーンシートにレーザ加工により直径
80μmのスルーホールを穿設したのち、銀導体ペース
トを用いて厚さ約10μmの銀導体パターンを形成させ
ると同時にスルーホールへの充填を行った。このように
して得た銀導体パターンを印刷したフェライトグリーン
シートを図3に示す状態で重ね合わせ、50℃において
800kg/cm2の圧力で圧着したのち、所定の形状
に裁断、脱バインダー処理後、900℃において2時間
焼成し、次いで銀ペーストを用いて端子電極を形成させ
ることにより図2に示す構造の3216サイズと201
0サイズの4回路型積層フェライトチップインダクタア
レイを製造した。このものの寸法及びサンプル100個
中のマイグレーション未発生数を表1に示す。 【0020】 【表1】【0021】この表から分かるように、3216サイズ
のチップにおいては、マイグレーションの発生は認めら
れなかったが、2010サイズのチップはかなりの数の
マイグレーションが発生した。 【0022】実施例1〜10、比較例1〜4 参考例と同じ材料を用い、図1に示すチャンネル配置
(B)及び図3に示すチャンネル配置(A)の4回路型
積層フェライトチップインダクタアレイを製造した。こ
れらのマイグレーション発生数を表2に示す。 【0023】 【表2】 【0024】この表から分かるように、2010サイズ
のチップでは、チャンネル配置Bにより、チャンネル配
置Aよりも不良品が著しく減少し、高品質が得られ、導
体パターン間距離5〜20μmで導体パターン厚さ5〜
10μmの場合に特に優れた結果が得られる。導体パタ
ーン間距離が5μmよりも小さい場合は、チャンネル配
置Aに比べてチャンネル配置Bは、ある程度良い結果を
示すものも、顕著ではない。また、20μmを超える
と、チャンネル配置Aを用いてもある程度の良品が確保
される。 【0025】 【発明の効果】本発明によると、単にアレイ内のチャン
ネル配置を変えただけで、微小サイズの積層フェライト
チップインダクタアレイにおけるマイグレーション現象
に起因するショート不良を抑制し、良品質の製品を得る
ことができる。
上面図及び断面図。 【図2】 従来のアレイの斜視図。 【図3】 従来のアレイにおけるチャンネル配置を示す
上面図及び断面図。 【符号の説明】 1,2 U字形状導体パターン 3 スルーホール 4 フェライト 5,5′ チャンネル
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 複数枚のU字形状の内部導体パターンを
印刷したフェライトシートを、隣接シート上の内部導体
パターンのU字形状が互いに対向するように重ね合わ
せ、かつ各内部導体印刷パターンをフェライトシートに
穿設したスルーホールを介して電気的に連通させてコイ
ル状構造に形成した積層体を焼結してなるチャンネルの
複数個を、フェライト磁器中に互いに並列的に、かつ同
一方向に配列して内蔵させて構成したアレイであって、
隣接するチャンネルの各内部導体パターン形状が相互に
180度回転した位置に配置されていることを特徴とす
る積層フェライトチップインダクタアレイ。
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