JP2000182833A - 積層フェライトチップインダクタ及びその製造方法 - Google Patents
積層フェライトチップインダクタ及びその製造方法Info
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- JP2000182833A JP2000182833A JP10356812A JP35681298A JP2000182833A JP 2000182833 A JP2000182833 A JP 2000182833A JP 10356812 A JP10356812 A JP 10356812A JP 35681298 A JP35681298 A JP 35681298A JP 2000182833 A JP2000182833 A JP 2000182833A
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Abstract
(57)【要約】
【課題】 ２０１０形状以下の微小なチップインダクタ
アレイに内蔵させた場合においても、内部導体のマイグ
レーションによるショート不良を生じることがなく、し
かも品質、特性の優れたフェライトインダクタを提供す
る。 【解決手段】 フェライトシートを複数層重ね合わせ、
各シートに印刷した１対の対向Ｕ字形状の内部導体印刷
パターンをフェライトシートに穿設したスルーホールを
介して電気的に連通させて焼結したコイル状構造積層体
からなり、内部導体を、パラジウム含有量２〜８重量％
の銀パラジウム合金をもって構成する。
アレイに内蔵させた場合においても、内部導体のマイグ
レーションによるショート不良を生じることがなく、し
かも品質、特性の優れたフェライトインダクタを提供す
る。 【解決手段】 フェライトシートを複数層重ね合わせ、
各シートに印刷した１対の対向Ｕ字形状の内部導体印刷
パターンをフェライトシートに穿設したスルーホールを
介して電気的に連通させて焼結したコイル状構造積層体
からなり、内部導体を、パラジウム含有量２〜８重量％
の銀パラジウム合金をもって構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の近接したフ
ェライトインダクタを含む微小アレイにおいて必然的に
発生する銀導体のマイグレーション現象を抑制してショ
ート不良などを起すことのない、改良された積層フェラ
イトチップインダクタ及びその製造方法に関するもので
ある。
ェライトインダクタを含む微小アレイにおいて必然的に
発生する銀導体のマイグレーション現象を抑制してショ
ート不良などを起すことのない、改良された積層フェラ
イトチップインダクタ及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】フェライトシートを複数層重ね合わせ、
各シートに印刷されたＵ字形状の内部導体パターン１，
…とそれに対向したＵ字形状の内部導体パターン２，…
とをフェライトシートに穿設したスルーホール３，…を
介して電気的に連通させたコイル状構造積層体からなる
インダクタを、図１に示すように、フェライト４の積層
体内部に並列的に配列した面実装型部品例えばフェライ
トインダクタアレイは既に知られている（特公昭６２−
２４９２３号公報）。
各シートに印刷されたＵ字形状の内部導体パターン１，
…とそれに対向したＵ字形状の内部導体パターン２，…
とをフェライトシートに穿設したスルーホール３，…を
介して電気的に連通させたコイル状構造積層体からなる
インダクタを、図１に示すように、フェライト４の積層
体内部に並列的に配列した面実装型部品例えばフェライ
トインダクタアレイは既に知られている（特公昭６２−
２４９２３号公報）。
【０００３】ところで、最近電子機器においては、小型
化の傾向が著しく、それに伴って使用される部品につい
ても微小化への要求が高まってきている。例えば、チッ
プコンデンサ、チップ抵抗などにおいては、１００５
（縦１ｍｍ、横０．５ｍｍ、高さ０．５ｍｍ）形状の仕
様が一般的になりつつあり、また、これらの素子を複数
搭載したアレイに対する需要も増加してきている。しか
しながら、チップインダクタにおいては、前記したよう
なコイル状内部導体構造という複雑な形状をフェライト
磁器内部に形成しなければならないため、小型化には種
々の困難を伴い、コンデンサ、抵抗の分野に比べ、その
対応が著しく遅れており、現在では１６０８形状（縦
１．６ｍｍ、横０．８ｍｍ、高さ０．８ｍｍ）のもの
が、アレイにおいても３２１６形状（縦３．２ｍｍ、横
１．６ｍｍ、高さ１．６ｍｍ）の４回路内蔵型のものが
漸く実用化されつつあるのが実情である。
化の傾向が著しく、それに伴って使用される部品につい
ても微小化への要求が高まってきている。例えば、チッ
プコンデンサ、チップ抵抗などにおいては、１００５
（縦１ｍｍ、横０．５ｍｍ、高さ０．５ｍｍ）形状の仕
様が一般的になりつつあり、また、これらの素子を複数
搭載したアレイに対する需要も増加してきている。しか
しながら、チップインダクタにおいては、前記したよう
なコイル状内部導体構造という複雑な形状をフェライト
磁器内部に形成しなければならないため、小型化には種
々の困難を伴い、コンデンサ、抵抗の分野に比べ、その
対応が著しく遅れており、現在では１６０８形状（縦
１．６ｍｍ、横０．８ｍｍ、高さ０．８ｍｍ）のもの
が、アレイにおいても３２１６形状（縦３．２ｍｍ、横
１．６ｍｍ、高さ１．６ｍｍ）の４回路内蔵型のものが
漸く実用化されつつあるのが実情である。
【０００４】これまで、フェライトチップインダクタア
レイについては、内部導体の配列に工夫を加え、より小
型のチップサイズで、より高いインダクタンスを得るよ
うにしたものが提案されている（特開平５−３２６２７
０号公報、特開平５−３２６２７１号公報、５−３２６
２７２号公報）。そのほか、回路間の相互作用すなわち
クロストークを改善する方法もいくつか提案されている
（特開平６−３３８４１４号公報、特開平７−２２２４
３号公報、特開平８−２５０３３３号公報、特開平８−
２６４３２０号公報）。
レイについては、内部導体の配列に工夫を加え、より小
型のチップサイズで、より高いインダクタンスを得るよ
うにしたものが提案されている（特開平５−３２６２７
０号公報、特開平５−３２６２７１号公報、５−３２６
２７２号公報）。そのほか、回路間の相互作用すなわち
クロストークを改善する方法もいくつか提案されている
（特開平６−３３８４１４号公報、特開平７−２２２４
３号公報、特開平８−２５０３３３号公報、特開平８−
２６４３２０号公報）。
【０００５】しかしながら、さらに小型化して、２０１
０形状（縦２．０ｍｍ、横１．０ｍｍ、高さ１．０ｍ
ｍ）以下の４回路内蔵型のアレイになると内部導体のマ
イグレーション現象という特有な問題が発生し、従来の
技術によっては解決することができなくなる。このマイ
グレーション現象とは、セラミックス多層素子において
しばしば発生する現象で、内部導体間に直流電界が印加
されると、その電界強度に応じて、あるいは高温高湿環
境によって、導体金属が移動し、最終的にショート不良
に至るものである。この現象は、内部導体に銀を用いる
場合に顕著であるが、単回路のインダクタにおいては、
導体のいずれの部分においてもほとんど電位が同一であ
るためマイグレーション現象は起らないので特に問題と
されることはない。
０形状（縦２．０ｍｍ、横１．０ｍｍ、高さ１．０ｍ
ｍ）以下の４回路内蔵型のアレイになると内部導体のマ
イグレーション現象という特有な問題が発生し、従来の
技術によっては解決することができなくなる。このマイ
グレーション現象とは、セラミックス多層素子において
しばしば発生する現象で、内部導体間に直流電界が印加
されると、その電界強度に応じて、あるいは高温高湿環
境によって、導体金属が移動し、最終的にショート不良
に至るものである。この現象は、内部導体に銀を用いる
場合に顕著であるが、単回路のインダクタにおいては、
導体のいずれの部分においてもほとんど電位が同一であ
るためマイグレーション現象は起らないので特に問題と
されることはない。
【０００６】これに対し、アレイの場合は、回路間に電
位差を生じた場合でもショートを起さないことが要求さ
れるため、マイグレーションが重要な問題として顕在化
される。このようなマイグレーション現象については、
これまでのようにチップサイズが３２１６形状以上の場
合は、電極間に十分な間隔を確保することが可能なた
め、電界強度は弱く、またショートを生じる距離には達
しなかったが、２０１０形状以下のチップサイズのもの
については、隣接する導体同士の間隔が１００μｍ程度
になるためショート不良が発生するのを免れない。
位差を生じた場合でもショートを起さないことが要求さ
れるため、マイグレーションが重要な問題として顕在化
される。このようなマイグレーション現象については、
これまでのようにチップサイズが３２１６形状以上の場
合は、電極間に十分な間隔を確保することが可能なた
め、電界強度は弱く、またショートを生じる距離には達
しなかったが、２０１０形状以下のチップサイズのもの
については、隣接する導体同士の間隔が１００μｍ程度
になるためショート不良が発生するのを免れない。
【０００７】
【発明が解決しようとする課題】本発明は、２０１０形
状以下の微小なチップインダクタアレイに内蔵させた場
合においても、内部導体のマイグレーションによるショ
ート不良を生じることがなく、しかも品質、特性の優れ
たフェライトインダクタを提供することを目的としてな
されたものである。
状以下の微小なチップインダクタアレイに内蔵させた場
合においても、内部導体のマイグレーションによるショ
ート不良を生じることがなく、しかも品質、特性の優れ
たフェライトインダクタを提供することを目的としてな
されたものである。
【０００８】
【課題を解決するための手段】本発明者らは、フェライ
トインダクタの小型化に伴うショート不良を防止するた
めに鋭意研究を重ねた結果、内部導体材料として、従来
の銀に代えて、パラジウム含有量２〜８重量％の銀パラ
ジウム合金を用いることにより、マイグレーションによ
るショート不良を抑制しうることを見出し、この知見に
基づいて本発明をなすに至った。
トインダクタの小型化に伴うショート不良を防止するた
めに鋭意研究を重ねた結果、内部導体材料として、従来
の銀に代えて、パラジウム含有量２〜８重量％の銀パラ
ジウム合金を用いることにより、マイグレーションによ
るショート不良を抑制しうることを見出し、この知見に
基づいて本発明をなすに至った。
【０００９】すなわち、本発明は、フェライトシートを
複数層重ね合わせ、各シートに印刷した１対の対向Ｕ字
形状の内部導体印刷パターンをフェライトシートに穿設
したスルーホールを介して電気的に連通させて焼結した
コイル状構造積層体からなり、内部導体が、パラジウム
含有量２〜８重量％の銀パラジウム合金をもって構成さ
れていることを特徴とする積層フェライトチップインダ
クタを提供するものである。
複数層重ね合わせ、各シートに印刷した１対の対向Ｕ字
形状の内部導体印刷パターンをフェライトシートに穿設
したスルーホールを介して電気的に連通させて焼結した
コイル状構造積層体からなり、内部導体が、パラジウム
含有量２〜８重量％の銀パラジウム合金をもって構成さ
れていることを特徴とする積層フェライトチップインダ
クタを提供するものである。
【００１０】
【発明の実施の形態】積層フェライトチップインダクタ
の内部導体材料としては、これまで、電気伝導率が他の
金属に比べて大きく、しかも積層チップインダクタのフ
ェライトとして汎用されているニッケル銅亜鉛フェライ
トと大気中で同時焼成しうるため、銀が一般的に用いら
れてきたが、この銀を用いた場合には、チップサイズの
微小化の際、マイグレーション現象を避けることができ
ない。
の内部導体材料としては、これまで、電気伝導率が他の
金属に比べて大きく、しかも積層チップインダクタのフ
ェライトとして汎用されているニッケル銅亜鉛フェライ
トと大気中で同時焼成しうるため、銀が一般的に用いら
れてきたが、この銀を用いた場合には、チップサイズの
微小化の際、マイグレーション現象を避けることができ
ない。
【００１１】他方、銀パラジウム合金は、混成ＩＣに用
いられる厚膜導体システムにおいて、チップコンデンサ
を形成する内部導体として用いることが知られている
が、図２に示すようにパラジウム含有量が１０重量％以
下ではマイグレーション速度が著しく大きいことが報告
されている（「エレクトロニクセラミックス」，１９８
２年春号，第６６〜６７ページ）。また、その比抵抗
は、パラジウム含有量が多くなると急激に上昇すること
も知られている。
いられる厚膜導体システムにおいて、チップコンデンサ
を形成する内部導体として用いることが知られている
が、図２に示すようにパラジウム含有量が１０重量％以
下ではマイグレーション速度が著しく大きいことが報告
されている（「エレクトロニクセラミックス」，１９８
２年春号，第６６〜６７ページ）。また、その比抵抗
は、パラジウム含有量が多くなると急激に上昇すること
も知られている。
【００１２】しかしながら、本発明者らの研究の結果、
積層フェライトチップインダクタのようにフェライト中
で使用する場合には、パラジウム含有量２〜８重量％の
範囲内でマイグレーション現象を十分に抑制することが
でき、しかも比抵抗の著しい上昇が避けられることが分
かった。したがって、本発明の積層フェライトチップイ
ンダクタにおいては、内部導体材料としてパラジウム含
有量２〜８重量％、好ましくは３〜５重量％の銀パラジ
ウム合金を用いることが必要である。
積層フェライトチップインダクタのようにフェライト中
で使用する場合には、パラジウム含有量２〜８重量％の
範囲内でマイグレーション現象を十分に抑制することが
でき、しかも比抵抗の著しい上昇が避けられることが分
かった。したがって、本発明の積層フェライトチップイ
ンダクタにおいては、内部導体材料としてパラジウム含
有量２〜８重量％、好ましくは３〜５重量％の銀パラジ
ウム合金を用いることが必要である。
【００１３】次に、本発明の積層フェライトチップイン
ダクタのフェライト材料としては、従来の積層フェライ
トチップインダクタに慣用されているフェライト材料の
中から任意に選択し使用することができるが、同時焼成
が容易であるという点で特にニッケル銅亜鉛フェライト
が好ましい。
ダクタのフェライト材料としては、従来の積層フェライ
トチップインダクタに慣用されているフェライト材料の
中から任意に選択し使用することができるが、同時焼成
が容易であるという点で特にニッケル銅亜鉛フェライト
が好ましい。
【００１４】本発明の積層フェライトチップインダクタ
の構造は、従来のもの、例えば図１に示される構造と特
に違いはない。
の構造は、従来のもの、例えば図１に示される構造と特
に違いはない。
【００１５】次に、本発明の積層フェライトチップイン
ダクタの製造方法を、図３の工程図に従って説明する。
すなわち、本発明方法に従えば、先ず、フェライト粉末
又はフェライト形成用原料混合粉末を、バインダー、有
機溶剤と混合してスラリーを調製し、これをポリエチレ
ンテレフタレートフィルムのようなプラスチックフィル
ム上に、例えばドクターブレード法によって塗布し、乾
燥することによってフェライトグリーンシートを作製す
る。
ダクタの製造方法を、図３の工程図に従って説明する。
すなわち、本発明方法に従えば、先ず、フェライト粉末
又はフェライト形成用原料混合粉末を、バインダー、有
機溶剤と混合してスラリーを調製し、これをポリエチレ
ンテレフタレートフィルムのようなプラスチックフィル
ム上に、例えばドクターブレード法によって塗布し、乾
燥することによってフェライトグリーンシートを作製す
る。
【００１６】次に、このフェライトグリーンシートに機
械的パンチ加工、レーザ加工などによりスルーホールを
穿設したのち、これに銀パラジウム合金を含むペースト
をスクリーン印刷して内部導体の導体パターンを形成さ
せると同時にフェライトグリーンシート間を電気的に接
続させるためのスルーホールにペーストを充填させる。
械的パンチ加工、レーザ加工などによりスルーホールを
穿設したのち、これに銀パラジウム合金を含むペースト
をスクリーン印刷して内部導体の導体パターンを形成さ
せると同時にフェライトグリーンシート間を電気的に接
続させるためのスルーホールにペーストを充填させる。
【００１７】次いで、このようにして得た印刷フェライ
トグリーンシートを隣接シート上の印刷パターンが互い
に対向したＵ字形状となるように所定の順に積層し、加
熱圧着したのち、所望の寸法に裁断しチップ形状とす
る。次にこのようにして得たグリーンチップに対し、脱
バインダー、続いて焼成のための熱処理を施し、焼結体
を形成させる。この際の焼結温度としては９２０〜９６
０℃の範囲が選ばれる。
トグリーンシートを隣接シート上の印刷パターンが互い
に対向したＵ字形状となるように所定の順に積層し、加
熱圧着したのち、所望の寸法に裁断しチップ形状とす
る。次にこのようにして得たグリーンチップに対し、脱
バインダー、続いて焼成のための熱処理を施し、焼結体
を形成させる。この際の焼結温度としては９２０〜９６
０℃の範囲が選ばれる。
【００１８】焼結処理後、得られたチップを研磨し、銀
のような金属のペーストを所定の部分に塗布し、焼き付
け処理することにより外部電極を形成する。次いで、こ
の外部電極に電解めっき、蒸着などにより被覆処理を施
こせば、フェライト内にコイルを内蔵したチップインダ
クタを製造することができる。
のような金属のペーストを所定の部分に塗布し、焼き付
け処理することにより外部電極を形成する。次いで、こ
の外部電極に電解めっき、蒸着などにより被覆処理を施
こせば、フェライト内にコイルを内蔵したチップインダ
クタを製造することができる。
【００１９】このようなチップインダクタを複数回路内
蔵させれば前記した図１に示すようなチップインダクタ
アレイが得られる。
蔵させれば前記した図１に示すようなチップインダクタ
アレイが得られる。
【００２０】
【実施例】次に実施例により本発明をさらに詳細に説明
する。なお、マイグレーション発生数及びコイル導体の
直流抵抗は次の方法により測定した。
する。なお、マイグレーション発生数及びコイル導体の
直流抵抗は次の方法により測定した。
【００２１】（１）マイグレーション発生数 ；チップ
１００個を温度８５℃、湿度８５％の環境下におき、チ
ャンネル間に電圧２０Ｖを印加し、５００時間後の各チ
ャンネル間の絶縁抵抗を測定し、１０ｋΩ以下のチップ
の個数により示した。 （２）コイル導体の直流抵抗 ；外部導体の間の直流抵
抗を４端子法に従って測定した。
１００個を温度８５℃、湿度８５％の環境下におき、チ
ャンネル間に電圧２０Ｖを印加し、５００時間後の各チ
ャンネル間の絶縁抵抗を測定し、１０ｋΩ以下のチップ
の個数により示した。 （２）コイル導体の直流抵抗 ；外部導体の間の直流抵
抗を４端子法に従って測定した。
【００２２】参考例 酸化第一鉄粉末４９．５モル％、酸化第一ニッケル粉末
１４．５モル％、酸化第一銅粉末１５モル％及び酸化亜
鉛粉末２１モル％を純水とともにボールミルで混合した
のち、乾燥し、７２０℃で４時間熱処理することによ
り、スピネル型結晶構造をもつフェライトを製造した。
次いでこのフェライトを粉砕して比表面積約７ｃｍ2／
ｇの粉末とした。次に上記のフェライト粉末１００重量
部に、エチルアルコールとトルエンとキシレンとの混合
物（１：１：１）１００重量部及びバインダーとしてブ
チラール樹脂５重量部を加えてスラリーを調製し、これ
をドクターブレード法によりポリエチレンテレフタレー
トフィルム上に塗布し、乾燥することにより、厚さ２０
μｍのフェライトグリーンシートを作製した。次いで、
レーザ加工により直径８０μｍのスルーホールを穿設し
たのち、銀導体ペーストを用いてスクリーン印刷するこ
とにより乾燥時の膜厚約１０μｍの導体パターンを形成
させた。
１４．５モル％、酸化第一銅粉末１５モル％及び酸化亜
鉛粉末２１モル％を純水とともにボールミルで混合した
のち、乾燥し、７２０℃で４時間熱処理することによ
り、スピネル型結晶構造をもつフェライトを製造した。
次いでこのフェライトを粉砕して比表面積約７ｃｍ2／
ｇの粉末とした。次に上記のフェライト粉末１００重量
部に、エチルアルコールとトルエンとキシレンとの混合
物（１：１：１）１００重量部及びバインダーとしてブ
チラール樹脂５重量部を加えてスラリーを調製し、これ
をドクターブレード法によりポリエチレンテレフタレー
トフィルム上に塗布し、乾燥することにより、厚さ２０
μｍのフェライトグリーンシートを作製した。次いで、
レーザ加工により直径８０μｍのスルーホールを穿設し
たのち、銀導体ペーストを用いてスクリーン印刷するこ
とにより乾燥時の膜厚約１０μｍの導体パターンを形成
させた。
【００２３】このようにして得た導体パターンを印刷し
たフェライトグリーンシートを図４に示すように印刷パ
ターン形状を１枚置きに相似形に対応させ重ね合わせて
チップを作製し、５０℃において８００ｋｇ／ｃｍ2の
圧力で圧着したのち、所定の形状に裁断し、脱バインダ
ー処理後、９００℃において２時間焼成し、次いで銀ペ
ーストを用いて端子電極を形成させることにより４回路
型フェライトチップインダクタアレイを製造した。この
チップにおけるフェライト層厚は１５μｍ、電極厚は８
μｍであった。
たフェライトグリーンシートを図４に示すように印刷パ
ターン形状を１枚置きに相似形に対応させ重ね合わせて
チップを作製し、５０℃において８００ｋｇ／ｃｍ2の
圧力で圧着したのち、所定の形状に裁断し、脱バインダ
ー処理後、９００℃において２時間焼成し、次いで銀ペ
ーストを用いて端子電極を形成させることにより４回路
型フェライトチップインダクタアレイを製造した。この
チップにおけるフェライト層厚は１５μｍ、電極厚は８
μｍであった。
【００２４】このようにして、銀を内部導体とした３２
１６サイズのチップインダクタアレイと、２０１０サイ
ズのチップインダクタアレイについて、マイグレーショ
ン発生数を測定した結果を表１に示す。
１６サイズのチップインダクタアレイと、２０１０サイ
ズのチップインダクタアレイについて、マイグレーショ
ン発生数を測定した結果を表１に示す。
【００２５】
【表１】
【００２６】この表から明らかなように、チャンネル間
の間隔が十分にとれる３２１６サイズのものはマイグレ
ーションを示さないが、２０１０サイズのものはマイグ
レーションを示す。
の間隔が十分にとれる３２１６サイズのものはマイグレ
ーションを示さないが、２０１０サイズのものはマイグ
レーションを示す。
【００２７】実施例１〜８、比較例１〜６ 参考例における銀導体ペーストの代わりに、パラジウム
含有量を０〜１５重量％の範囲で変化させた銀パラジウ
ム合金ペーストを用い、参考例と同様にして２０１０サ
イズの４回路型フェライトチップインダクタアレイを製
造した。これらのマイグレーション発生数及びコイル導
体の直流抵抗を表２に示す。
含有量を０〜１５重量％の範囲で変化させた銀パラジウ
ム合金ペーストを用い、参考例と同様にして２０１０サ
イズの４回路型フェライトチップインダクタアレイを製
造した。これらのマイグレーション発生数及びコイル導
体の直流抵抗を表２に示す。
【００２８】
【表２】
【００２９】この表から明らかなように、銀パラジウム
合金中のパラジウム含有量が２重量％以上になると耐マ
イグレーションの効果が顕著に認められ、特に３重量％
以上ではマイグレーション発生数が０になる。また、８
重量％を超えると直流抵抗が増加し始める。また、パラ
ジウム含有量が２〜８重量％の範囲では焼成温度は９２
０〜９６０℃の範囲になる。
合金中のパラジウム含有量が２重量％以上になると耐マ
イグレーションの効果が顕著に認められ、特に３重量％
以上ではマイグレーション発生数が０になる。また、８
重量％を超えると直流抵抗が増加し始める。また、パラ
ジウム含有量が２〜８重量％の範囲では焼成温度は９２
０〜９６０℃の範囲になる。
【００３０】
【発明の効果】本発明によれば、小型化されたフェライ
トチップインダクタにおいても、マイグレーション現象
に起因する不良品を生じないフェライトチップインダク
タを与えることができ、しかも直流抵抗の増大を伴うこ
となく、９２０〜９６０℃という高い焼成温度での製造
が可能になる。
トチップインダクタにおいても、マイグレーション現象
に起因する不良品を生じないフェライトチップインダク
タを与えることができ、しかも直流抵抗の増大を伴うこ
となく、９２０〜９６０℃という高い焼成温度での製造
が可能になる。
【図１】 一般の積層フェライトチップインダクタアレ
イの斜視図。
イの斜視図。
【図２】 銀パラジウム合金におけるパラジウム含有量
とマイグレーション速度との関係を示すグラフ。
とマイグレーション速度との関係を示すグラフ。
【図３】 本発明方法の工程図。
【図４】 本発明のフェライトチップを内蔵した４回路
型フェライトチップインダクタアレイの平面図。
型フェライトチップインダクタアレイの平面図。
１，２ 内部導体パターン ３ スルーホール ４ フェライト
Claims (2)
- 【請求項１】 フェライトシートを複数層重ね合わせ、
各シートに印刷した１対の対向Ｕ字形状の内部導体印刷
パターンをフェライトシートに穿設したスルーホールを
介して電気的に連通させて焼結したコイル状構造積層体
からなり、内部導体が、パラジウム含有量２〜８重量％
の銀パラジウム合金をもって構成されていることを特徴
とする積層フェライトチップインダクタ。 - 【請求項２】 フェライトグリーンシートにスルーホー
ルを穿設したのち、導体ペーストをスクリーン印刷して
導体パターンを形成させると同時にスルーホールに導体
ペーストを充填し、次いでこの印刷されたフェライトグ
リーンシートを複数層積層し、加熱圧着後、任意の寸法
に裁断してチップ形状とし、焼結処理を施してコイル状
内部導体を有するフェライト構造体を形成するに当た
り、前記導体ペーストとしてパラジウム含有量２〜８重
量％の銀パラジウム合金のペーストを用い、焼結処理を
９２０〜９６０℃の範囲の温度で行うことを特徴とする
積層フェライトチップインダクタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10356812A JP2000182833A (ja) | 1998-12-15 | 1998-12-15 | 積層フェライトチップインダクタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10356812A JP2000182833A (ja) | 1998-12-15 | 1998-12-15 | 積層フェライトチップインダクタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000182833A true JP2000182833A (ja) | 2000-06-30 |
Family
ID=18450905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10356812A Withdrawn JP2000182833A (ja) | 1998-12-15 | 1998-12-15 | 積層フェライトチップインダクタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000182833A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7277270B2 (en) | 2005-09-29 | 2007-10-02 | Tdk Corporation | Multilayer filter |
| US10242764B2 (en) | 2013-07-29 | 2019-03-26 | Murata Manufacturing Co., Ltd. | Internal electrode paste |
-
1998
- 1998-12-15 JP JP10356812A patent/JP2000182833A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7277270B2 (en) | 2005-09-29 | 2007-10-02 | Tdk Corporation | Multilayer filter |
| US10242764B2 (en) | 2013-07-29 | 2019-03-26 | Murata Manufacturing Co., Ltd. | Internal electrode paste |
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