KR20200042860A - 적층 세라믹 전자부품 - Google Patents

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KR20200042860A
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Abstract

소형화가 가능하고, 연면방전을 억제하면서 회로 기판의 휨응력에 의해 생기는 크랙의 과제 및 적층 세라믹 콘덴서의 발열 과제를 억제할 수 있는 적층 세라믹 전자부품을 제공한다.
본 발명에 따른 적층 세라믹 전자부품은 적층체와, 그 양 단면에 배치되는 제1 및 제2 외부전극을 가지는 적층 세라믹 전자부품 본체를 복수개 포함하고, 더욱이 제1 및 제2 외부전극 각각에 접속되는 제1 및 제2 금속단자와, 제1 및 제2 금속단자 각각에 접속되는 제1 및 제2 단자블록을 포함한다. 복수개의 적층 세라믹 전자부품 본체의 높이방향의 t치수는 그 폭방향의 w치수보다도 작고, 제1 또는 제2 측면이 실장면과 대향하도록 배치되며, 제1 및 제2 금속단자는 복수개의 적층 세라믹 전자부품 본체의 제1 및 제2 외부전극에 걸치도록 배치되고, 제1 및 제2 단자블록은 단수 혹은 복수개 배치된다.

Description

적층 세라믹 전자부품{MULTILAYER CERAMIC ELECTRONIC COMPONENT}
본 발명은 금속단자를 포함하는 적층 세라믹 전자부품에 관한 것이고, 특히 예를 들면, 나란히 배치된 복수개의 적층 세라믹 전자부품 본체를 따라 배치되고, 적층 세라믹 전자부품 본체의 외부전극에 접속되는 2개의 금속단자를 포함하는 적층 세라믹 전자부품에 관한 것이다.
최근, 환경에 대한 배려로부터, 에너지 절약화, 고효율화에 적합한 인버터 회로가 채용되고 있는데, 사용 전압이 높아지는 경향이 있고, 고전압, 대전류 대응 전자부품이 요구되는 경향이 있다.
고전압 하에서 사용되는 경우, 적층 세라믹 콘덴서와 같은 전자부품에서는 외부전극 사에서 방전이 일어나는, 소위 연면방전(creeping discharge)이 발생하기 쉬워진다. 따라서, 고전압 인버터 회로에서는 공적인 규격에 의해 연면거리가 규정되어 있다.
또한, 고전압 인버터 회로 등에서 사용되는 적층 세라믹 콘덴서에서는 사용 온도 범위가 넓어지는 경향이 있다. 따라서, 온도 사이클에 의해 회로 기판의 열수축이나 열팽창이 일어나기 쉬워지고, 이 회로 기판의 열수축이나 열팽창에 의해 발생하는 휨응력(deflection stress)에 의해 적층 세라믹 콘덴서에 크랙이 생기는 것도 염려된다.
이와 같은 요구로부터, 고전압의 인버터 회로에서는 콘덴서 중에서도 예를 들면, 특허문헌 1 및 특허문헌 2에 개시되는 바와 같은 필름콘덴서나, 예를 들면 특허문헌 3에 개시되는 바와 같은 금속단자 부착 콘덴서가 채용되는 것이 증가하고 있다.
일본 공개특허공보 특개2008-172050호 일본 공개특허공보 특개2008-277505호 일본 공개특허공보 특개2000-235932호
그러나 특허문헌 1 및 특허문헌 2에 개시되는 바와 같은 필름콘덴서에서는, 연면거리는 확보할 수 있긴 하지만 내열 온도가 낮고, 사용 온도가 고온화된 경우에 전류에 의한 자기발열(自己發熱)에 의해 열폭주하며, 고장에 이를 가능성이 있었다. 그 때문에, 필요 이상으로 체적이 큰 필름콘덴서를 사용해야 한다는 과제가 있었다.
또한, 특허문헌 3에 개시되는 바와 같은 금속단자 부착 콘덴서에서는, 연면거리는 일정 확보할 수 있고, 금속단자에 의해 회로 기판의 열수축이나 열팽창에 의해 발생하는 휨응력을 흡수할 수 있기 때문에, 콘덴서의 파괴를 억제할 수 있다. 한편, 금속단자와 콘덴서의 선팽창계수 차에 의해 생기는 응력을 완화하기 위해, 전류 경로인 금속단자에 저항률이 높은 합금을 이용할 필요가 있다. 그 때문에, 전류에 의해 금속단자가 발열하기 쉽다는 과제가 있었다.
따라서, 본 발명의 주된 목적은 소형화가 가능하고, 연면방전을 억제하면서, 회로 기판의 휨응력에 의해 생기는 크랙의 과제 및 적층 세라믹 콘덴서의 발열 과제를 억제할 수 있는 적층 세라믹 전자부품을 제공하는 것이다.
본 발명에 따른 적층 세라믹 전자부품은 적층된 세라믹층을 포함하고, 높이방향으로 마주보는 제1 주면(主面) 및 제2 주면과, 높이방향에 직교하는 폭방향으로 마주보는 제1 측면 및 제2 측면과, 높이방향 및 폭방향에 직교하는 길이방향으로 마주보는 제1 단면(端面) 및 제2 단면을 포함하는 적층체와, 적층체 각각에는 제1 단면 상 및 적어도 제1 측면의 일부와 제2 측면의 일부에 연장되도록 배치되는 제1 외부전극과, 제2 단면 상 및 적어도 제1 측면의 일부와 제2 측면의 일부에 연장되도록 배치되는 제2 외부전극을 가지는 복수개의 적층 세라믹 전자부품 본체와, 제1 외부전극에 접속되는 제1 금속단자와, 제2 외부전극에 접속되는 제2 금속단자와, 제1 금속단자에 접속되는 제1 단자블록과, 제2 금속단자에 접속되는 제2 단자블록을 포함하며, 복수개의 적층 세라믹 전자부품 본체의 제1 주면 및 제2 주면을 잇는 높이방향의 t치수는 복수개의 적층 세라믹 전자부품 본체의 제1 측면 및 제2 측면을 잇는 방향의 폭방향의 w치수보다도 작고, 복수개의 적층 세라믹 전자부품 본체 각각은 제1 측면 또는 제2 측면이 실장면과 대향하도록 배치되며, 제1 금속단자는 복수개의 적층 세라믹 전자부품 본체 각각의 제1 외부전극에 걸치도록 배치되고, 제2 금속단자는 복수개의 적층 세라믹 전자부품 본체 각각의 제2 외부전극에 걸치도록 배치되며, 제1 단자블록은 단수 혹은 복수개 배치되고, 제2 단자블록은 단수 혹은 복수개 배치되는, 적층 세라믹 전자부품이다.
본 발명에 의하면, 소형화가 가능하고, 연면방전을 억제하면서, 회로 기판의 휨응력에 의해 생기는 크랙의 과제 및 적층 세라믹 콘덴서의 발열 과제를 억제할 수 있는 적층 세라믹 전자부품을 제공한다.
본 발명의 상술한 목적, 그 밖의 목적, 특징 및 이점은 도면을 참조하여 실시하는 이하의 발명을 실시하기 위한 형태의 설명으로부터 한층 더 분명해질 것이다.
도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례를 나타내는 외관사시도이다.
도 2는 도 1에 나타내는 적층 세라믹 전자부품에 이용되는 적층 세라믹 전자부품 본체의 외형을 나타내는 사시도이다.
도 3은 도 2에 나타내는 적층 세라믹 전자부품 본체의 선 III-III에서의 단면도이다.
도 4는 도 2에 나타내는 적층 세라믹 전자부품 본체의 선 IV-IV에서의 단면도이다.
도 5는 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 1에 나타내는 적층 세라믹 전자부품의 정면도이다.
도 6은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 1에 나타내는 적층 세라믹 전자부품의 측면도이다.
도 7은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 1에 나타내는 적층 세라믹 전자부품의 상면(上面)도이다.
도 8은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 1에 나타내는 적층 세라믹 전자부품의 저면(底面)도이다.
도 9는 도 1에 나타내는 적층 세라믹 전자부품의 선 IX-IX에서의 단면도이다.
도 10은 도 1에 나타내는 적층 세라믹 전자부품의 선 X-X에서의 단면도이다.
도 11은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품이 포함하는 금속단자를 나타내는 외관사시도이다.
도 12는 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품이 포함하는 단자블록의 제1 변형예를 나타낸다.
도 13은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품이 포함하는 단자블록의 제2 변형예를 나타낸다.
도 14는 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품이 포함하는 단자블록의 제3 변형예를 나타낸다.
도 15는 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품이 포함하는 단자블록의 제4 변형예를 나타낸다.
도 16은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례를 나타내는 외관사시도이다.
도 17은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 16에 나타내는 적층 세라믹 전자부품의 정면도이다.
도 18은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 16에 나타내는 적층 세라믹 전자부품의 측면도이다.
도 19는 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 16에 나타내는 적층 세라믹 전자부품의 상면도이다.
도 20은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 16에 나타내는 적층 세라믹 전자부품의 저면도이다.
도 21은 도 16에 나타내는 적층 세라믹 전자부품의 선 XXI-XXI에서의 단면도이다.
도 22는 도 16에 나타내는 적층 세라믹 전자부품의 선 XXII-XXII에서의 단면도이다.
도 23은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품이 포함하는 금속단자를 나타내는 외관사시도이다.
도 24는, (a)는 비교예 1에 따른 금속단자 부착 적층 세라믹 전자부품의 일례를 나타내는 외관사시도이고, (b)는 그 정면도이다.
도 25는, (a)는 비교예 2에 따른 필름콘덴서의 일례를 나타내는 외관사시도이고, (b)는 그 정면도이다.
1. 적층 세라믹 전자부품
(제1 실시형태)
본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품에 대해 설명한다. 도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품의 일례를 나타내는 외관사시도이다. 도 2는 도 1에 나타내는 적층 세라믹 전자부품에 이용되는 적층 세라믹 전자부품 본체의 외형을 나타내는 사시도이다. 도 3은 도 2에 나타내는 적층 세라믹 전자부품 본체의 선 III-III에서의 단면도이다. 도 4는 도 2에 나타내는 적층 세라믹 전자부품 본체의 선 IV-IV에서의 단면도이다. 도 5는 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 1에 나타내는 적층 세라믹 전자부품의 정면도이다. 도 6은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 1에 나타내는 적층 세라믹 전자부품의 측면도이다. 도 7은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 1에 나타내는 적층 세라믹 전자부품의 상면도이다. 도 8은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 1에 나타내는 적층 세라믹 전자부품의 저면도이다. 도 9는 도 1에 나타내는 적층 세라믹 전자부품의 선 IX-IX에서의 단면도이다. 도 10은 도 1에 나타내는 적층 세라믹 전자부품의 선 X-X에서의 단면도이다. 도 11은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품이 포함하는 금속단자를 나타내는 외관사시도이다.
(1) 적층 세라믹 전자부품 본체
이 제1 실시형태에 따른 적층 세라믹 전자부품(10A)은 복수개의 적층 세라믹 전자부품 본체(12)를 포함한다. 적층 세라믹 전자부품 본체(12)는 대략 직육면체 형상의 적층체(14)와 외부전극(26)을 포함한다. 또한, 적층 세라믹 전자부품(10A)은 적층 세라믹 전자부품 본체(12)의 외부전극(26)에 접속되는 금속단자(30), 금속단자(30)에 접속되는 단자블록(40) 그리고 적층체(14), 외부전극(26), 금속단자(30) 및 단자블록(40)의 일부를 덮기 위한 외장재(50)를 포함한다.
적층체(14)는 적층된 복수개의 세라믹층(16)과 적층된 복수개의 내부전극층(18)을 가진다. 더욱이, 적층체(14)는 높이방향(x)으로 마주보는 제1 주면(14a) 및 제2 주면(14b)과, 높이방향(x)에 직교하는 폭방향(y)에 마주보는 제1 측면(14c) 및 제2 측면(14d)과, 높이방향(x) 및 폭방향(y)에 직교하는 길이방향(z)에 마주보는 제1 단면(14e) 및 제2 단면(14f)을 가진다. 이 적층체(14)에는 모서리부 및 능선부가 라운드형으로 되어 있다.
적층체 및 외부전극을 포함하는 적층 세라믹 전자부품 본체의 길이방향(z)의 치수를 l치수로 하고, 적층체 및 외부전극을 포함하는 적층 세라믹 전자부품 본체의 높이방향(x)의 치수를 t치수로 하며, 적층체 및 외부전극을 포함하는 적층 세라믹 전자부품 본체의 폭방향(y)의 치수를 w치수로 한다.
한편, 모서리부란 적층체의 인접하는 3면이 교차하는 부분이고, 능선부란 적층체의 인접하는 2면이 교차하는 부분이다. 또한, 제1 주면(14a) 및 제2 주면(14b), 제1 측면(14c) 및 제2 측면(14d), 그리고 제1 단면(14e) 및 제2 단면(14f)의 일부 또는 전부에 요철 등이 형성되어 있어도 된다. 적층 세라믹 전자부품 본체(12)의 제1 주면(14a) 및 제2 주면(14b)을 잇는 높이방향(x)의 t치수는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 및 제2 측면(14d)을 잇는 폭방향(y)의 w치수보다도 작다.
또한, 적층 세라믹 전자부품 본체(12)는 제1 측면(14c) 또는 제2 측면(14d)이 실장면과 대향하도록 배치되어 있다. 즉, 내부전극층(18)들이 대향하는 면적이 작은 제1 측면(14c) 또는 제2 측면(14d)이 실장면에 대향하도록 배치된다. 이와 같이, 실장면에 대하여 면적이 작은 면을 향해 배치함으로써, 실장 면적을 작게 하는 것이 가능해진다.
적층체(14)는 복수개의 세라믹층(16)으로 구성되는 외층부(16a)와 단수 혹은 복수개의 세라믹층(16)과 그들 상에 배치되는 복수개의 내부전극층(18)으로 구성되는 내층부(16b)를 포함한다. 외층부(16a)는 적층체(14)의 제1 주면(14a) 측 및 제 2 주면(14b) 측에 위치하고, 제1 주면(14a)과 가장 제1 주면(14a)에 가까운 내부전극층(18) 사이에 위치하는 복수개의 세라믹층(16), 및 제2 주면(14b)과 가장 제2 주면(14b)에 가까운 내부전극층(18) 사이에 위치하는 복수개의 세라믹층(16)의 집합체이다. 그리고 양 외층부(16a)에 끼인 영역이 내층부(16b)이다.
세라믹층(16)은 예를 들면, 유전체 재료에 의해 형성할 수 있다. 이와 같은 유전체 재료로는 예를 들면, BaTiO3, CaTiO3, SrTiO3, 또는 CaZrO3 등의 성분을 포함하는 유전체 세라믹을 이용할 수 있다. 상기 유전체 재료를 주성분으로서 포함하는 경우, 원하는 적층체(14)의 특성에 따라, 예를 들면, Mn 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물 등의 주성분보다도 함유량이 적은 부성분을 첨가한 것을 사용해도 된다.
한편, 적층체(14)에 압전체 세라믹을 이용한 경우, 적층 세라믹 전자부품 본체는 세라믹 압전소자로서 기능한다. 압전 세라믹 재료의 구체예로는 예를 들면, PZT(티탄산지르콘산납)계 세라믹 재료 등을 들 수 있다.
또한, 적층체(14)에 반도체 세라믹을 이용한 경우, 적층 세라믹 전자부품 본체는 서미스터 소자로서 기능한다. 반도체 세라믹 재료의 구체예로는 예를 들면, 스피넬계 세라믹 재료 등을 들 수 있다.
또한, 적층체(14)에 자성체 세라믹을 이용한 경우, 적층 세라믹 전자부품 본체는 인덕터 소자로서 기능한다. 또한, 인덕터 소자로서 기능하는 경우는, 내부전극층(18)은 대략 코일 형상의 도체가 된다. 자성체 세라믹 재료의 구체예로는 예를 들면, 페라이트 세라믹 재료 등을 들 수 있다.
소성 후의 세라믹층(16)의 두께는 약 0.5㎛ 이상 10.0㎛ 이하인 것이 바람직하다.
적층체(14)는 복수개의 내부전극층(18)으로서, 예를 들면 대략 직사각형상의 복수개의 제1 내부전극층(18a) 및 복수개의 제2 내부전극층(18b)을 가진다. 복수개의 제1 내부전극층(18a) 및 복수개의 제2 내부전극층(18b)은 적층체(14)의 높이방향(x)을 따라 등간격으로 교대로 배치되도록 매설되어 있다.
제1 내부전극층(18a)은 제2 내부전극층(18b)과 대향하는 제1 대향전극부(20a)와, 제1 내부전극층(18a)의 일단(一端) 측에 위치하고, 제1 대향전극부(20a)로부터 적층체(14)의 제1 단면(14e)까지의 제1 인출전극부(22a)를 가진다. 제1 인출전극부(22a)는 그 단부가 제1 단면(14e)으로 인출되고, 노출되어 있다.
제2 내부전극층(18b)은 제1 내부전극층(18a)과 대향하는 제2 대향전극부(20b)와, 제2 내부전극층(18b)의 일단 측에 위치하고, 제2 대향전극부(20b)로부터 적층체(14)의 제2 단면(14f)까지의 제2 인출전극부(22b)를 가진다. 제2 인출전극부(22b)는 그 단부가 제2 단면(14f)으로 인출되고, 노출되어 있다.
적층체(14)는 제1 대향전극부(20a) 및 제2 대향전극부(20b)의 폭방향(y)의 일단과 제1 측면(14c) 사이 및 제1 대향전극부(20a) 및 제2 대향전극부(20b)의 폭방향(y)의 타단(他端)과 제2 측면(14d) 사이에 형성되는 적층체(14)의 측부(W갭)(24a)를 포함한다. 더욱이, 적층체(14)는 제1 내부전극층(18a)의 제1 인출전극부(22a)와는 반대 측의 단부와 제1 단면(14e) 사이 및 제2 내부전극층(18b)의 제2 인출전극부(22b)와는 반대 측의 단부와 제2 단면(14f) 사이에 형성되는 적층체(14)의 단부(L갭)(24b)를 포함한다.
내부전극층(18)은 예를 들면, Ni, Cu, Ag, Pd, Au 등의 금속이나, 이들 금속의 1종을 포함하는, 예를 들면 Ag-Pd 합금 등의 금속 중 적어도 1종을 포함하는 합금 등의 적절한 도전 재료를 함유하고 있다.
내부전극층(18)의 두께는 약 0.1㎛ 이상 2.0㎛ 이하인 것이 바람직하다.
적층체(14)의 제1 단면(14e) 측 및 제2 단면(14f) 측에는 외부전극(26)이 배치된다. 외부전극(26)은 제1 외부전극(26a) 및 제2 외부전극(26b)을 가진다.
제1 외부전극(26a)은 적층체(14)의 제2 단면(14f) 및 적어도 제1 측면(14c)의 일부와 제2 측면(14d)의 일부에 연장되도록 배치된다. 이 경우, 제1 외부전극(26a)은 제1 내부전극층(18a)의 제1 인출전극부(22a)와 전기적으로 접속된다. 한편, 제1 외부전극(26a)은 적층체(14)의 제2 단면(14f)에만 형성되어 있어도 된다.
제2 외부전극(26b)은 적층체(14)의 제1 단면(14e) 및 적어도 제1 측면(14c)의 일부와 제2 측면(14d)의 일부에 연장되도록 배치된다. 이 경우, 제2 외부전극(26b)은 제2 내부전극층(18b)의 제2 인출전극부(22b)와 전기적으로 접속된다. 한편, 제2 외부전극(26b)은 적층체(14)의 제1 단면(14e)에만 형성되어 있어도 된다.
적층체(14) 내에서는 제1 내부전극층(18a)의 제1 대향전극부(20a)와 제2 내부전극층(18b)의 제2 대향전극부(20b)가 세라믹층(16)을 개재하여 대향함으로써 정전 용량이 형성되어 있다. 그 때문에, 제1 내부전극층(18a)이 접속된 제1 외부전극(26a)과 제2 내부전극층(18b)이 접속된 제2 외부전극(26b) 사이에 정전 용량을 얻을 수 있고, 콘덴서의 특성이 발현된다.
외부전극(26)은 적층체(14) 측으로부터 순서대로, 하부전극층 및 도금층을 가진다. 하부전극층은 각각 베이킹층, 수지층, 박막층 등에서 선택되는 적어도 하나를 포함한다.
우선, 하부전극층이 베이킹층으로 형성된 경우에 대해 설명한다.
베이킹층은 유리와 금속을 포함한다. 베이킹층의 금속으로는 예를 들면, Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등에서 선택되는 적어도 하나를 포함한다. 또한, 베이킹층의 유리로는 B, Si, Ba, Mg, Al, Li 등에서 선택되는 적어도 하나를 포함한다. 한편, 유리 대신에 세라믹층(16)과 동종의 세라믹 재료를 사용해도 된다. 베이킹층은 복수개층이어도 된다. 베이킹층은 유리 및 금속을 포함하는 도전성 페이스트를 적층체(14)에 도포하여 베이킹한 것이고, 세라믹층(16) 및 내부전극층(16)과 동시에 소성한 것이어도 되며, 세라믹층(16) 및 내부전극층(18)을 소성한 후에 베이킹한 것이어도 된다.
제1 단면(14e) 및 제2 단면(14f)에 위치하는 하부전극층 각각의 베이킹층의 두께(가장 두꺼운 부분)는 20㎛ 이상 100㎛ 이하 정도인 것이 바람직하다.
제1 단면(14e) 및 제2 단면(14f)에 위치하는 하부전극층의 높이방향(t)의 중앙부에서의 각각의 베이킹층의 두께는 약 20㎛ 이상 100㎛ 이하인 것이 바람직하다.
또한, 제1 주면(14a) 및 제2 주면(14b), 그리고 제1 측면(14c) 및 제2 측면(14d)의 표면에 하부전극층을 마련하는 경우에는 제1 주면(14a) 및 제2 주면(14b), 그리고 제1 측면(14c) 및 제2 측면(14d)의 표면에 위치하는 하부전극층의 길이방향(z)의 중앙부에서의 각각의 베이킹층의 두께는 10㎛ 이상 50㎛ 이하 정도인 것이 바람직하다.
다음으로, 하부전극층이 수지층으로 형성된 경우에 대해 설명한다.
수지층을 형성하는 경우는, 베이킹층의 표면에 형성되어도 되고, 베이킹층을 형성하지 않고 적층체(14)의 제1 단면(14e) 또는 제2 단면(14f)의 표면에 직접 형성해도 된다. 수지층은 도전성 입자와 열경화성 수지를 포함한다. 수지층은 복수층으로 형성되어도 된다.
제1 단면(14e) 및 제2 단면(14f)에 위치하는 수지층의 두께(가장 두꺼운 부분)는 10㎛ 이상 150㎛ 이하 정도인 것이 바람직하다.
제1 단면(14e) 및 제2 단면(14f)에 위치하는 수지층의 높이방향 중앙부에서의 각각의 수지층의 두께는 예를 들면, 10㎛ 이상 150㎛ 이하 정도인 것이 바람직하다.
또한, 제1 주면(14a) 및 제2 주면(14b), 그리고 제1 측면(14c) 및 제2 측면(14d)의 표면에 수지층을 마련하는 경우에는 제1 주면(14a) 및 제2 주면(14b), 그리고 제1 측면(14c) 및 제2 측면(14d)의 표면에 위치하는 수지층인 길이방향(z)의 중앙부에서의 각각의 수지층의 두께는 10㎛ 이상 100㎛ 이하 정도인 것이 바람직하다.
또한, 하부전극층이 박막층인 경우, 박막층은 스퍼터링법 또는 증착법 등의 박막 형성법에 의해 형성되고, 금속입자가 퇴적된 약 1㎛ 이하의 층이다.
도금층은 하부전극층을 덮도록 배치된다. 또한, 도금층으로는 예를 들면, Cu, Ni, Sn, Ag, Pd, Ag-Pd 합금, Au 등에서 선택되는 적어도 하나를 포함한다. 도금층은 복수층에 의해 형성되어도 된다. 이 경우, 도금층은 Ni 도금층과 Sn 도금층의 2층 구조인 것이 바람직하다. Ni 도금층이 하부전극층의 표면을 덮도록 마련됨으로써, 적층 세라믹 전자부품 본체(12)를 금속단자(30)와 접합할 때에, 접합에 이용되는 땜납에 의해 하부전극층이 침식되는 것을 방지할 수 있다. 또한, Ni 도금층의 표면에 Sn 도금층을 마련함으로써, 적층 세라믹 전자부품 본체(12)를 금속단자(30)와 접합할 때에, 접합에 이용되는 땜납의 젖음성을 향상시키고, 용이하게 실장할 수 있다.
도금층 한층당 두께는 1㎛ 이상 15㎛ 이하인 것이 바람직하다.
제1 단면(14e) 및 제2 단면(14f)에 위치하는 도금층의 높이방향 중앙부에서의 각각의 도금층의 두께는 예를 들면, 1㎛ 이상 15㎛ 이하 정도인 것이 바람직하다.
또한, 제1 주면(14a) 및 제2 주면(14b), 그리고 제1 측면(14c) 및 제2 측면(14d)의 표면에 도금층을 마련하는 경우에는 제1 주면(14a) 및 제2 주면(14b), 그리고 제1 측면(14c) 및 제2 측면(14d)의 표면에 위치하는 도금층인 길이방향(z)의 중앙부에서의 각각의 도금층의 두께는 1㎛ 이상 15㎛ 이하 정도인 것이 바람직하다.
한편, 하부전극층을 마련하지 않고 도금층만으로 외부전극(26)을 형성해도 된다. 이하, 하부전극층을 마련하지 않고 도금층을 마련하는 구조에 대해 설명한다.
제1 외부전극(26a) 및 제2 외부전극(26b) 각각은 하부전극층이 마련되지 않고 도금층이 적층체(14)의 표면에 직접 형성되어 있어도 된다. 즉, 적층 세라믹 전자부품 본체(12)는 제1 내부전극층(18a) 또는 제2 내부전극층(18b)에 전기적으로 접속되는 도금층을 포함하는 구조이어도 된다. 이와 같은 경우, 전처리로서 적층체(14)의 표면에 촉매를 배치한 후에 도금층이 형성되어도 된다.
도금층은 적층체(14)의 표면에 형성되는 하층 도금전극과, 하층 도금전극의 표면에 형성되는 상층 도금전극을 포함하는 것이 바람직하다.
하층 도금전극 및 상층 도금전극은 각각 예를 들면, Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi 또는 Zn 등에서 선택되는 적어도 1종의 금속 또는 상기 금속을 포함하는 합금을 포함하는 것이 바람직하다.
하층 도금전극은 땜납 배리어 성능을 가지는 Ni를 사용하여 형성되는 것이 바람직하고, 상층 도금전극은 땜납 젖음성이 양호한 Sn이나 Au를 사용하여 형성되는 것이 바람직하다. 또한, 예를 들면, 제1 내부전극층(18a) 및 제2 내부전극층(18b)이 Ni를 사용하여 형성되는 경우, 하층 도금전극은 Ni와 접합성이 좋은 Cu를 사용하여 형성되는 것이 바람직하다. 한편, 상층 도금전극은 필요에 따라 형성되면 되고, 제1 외부전극(26a) 및 제2 외부전극(26b)은 각각 하층 도금전극만으로 구성되어도 된다.
도금층은 상층 도금전극을 최외층으로 해도 되고, 상층 도금전극의 표면에 또 다른 도금전극을 형성해도 된다.
하부전극층을 마련하지 않고 배치하는 도금층의 1층당 두께는 약 1㎛ 이상 15㎛ 이하인 것이 바람직하다. 도금층은 유리를 포함하지 않는 것이 바람직하다. 도금층의 단위체적당 금속 비율은 약 99vol% 이상인 것이 바람직하다.
적층 세라믹 전자부품(10A)에서 복수개의 적층 세라믹 전자부품 본체(12)는 주면들이 대면하도록 나란히 배치된다. 여기서, 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c)과 제2 측면(14d)을 잇는 방향을 적층 세라믹 전자부품(10A)의 높이방향(X)으로 하고, 각각의 적층 세라믹 전자부품 본체(12)의 제1 주면(14a)과 제2 주면(14b)을 잇는 방향을 적층 세라믹 전자부품(10A)의 폭방향(Y)으로 하며, 각각의 적층 세라믹 전자부품 본체(12)의 제1 단면(14e)과 제2 단면(14f)을 잇는 방향을 적층 세라믹 전자부품(10A)의 길이방향(Z)으로 한다.
또한, 상세하게 후술될 외장재(50)는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 및 제2 측면(14d)에 대향하는 제1 주면(50a) 및 제2 주면(50b)과, 적층 세라믹 전자부품 본체(12)의 제1 주면(14a) 및 제2 주면(14b)에 대향하는 제1 측면(50c) 및 제2 측면(50d)과, 적층 세라믹 전자부품 본체(12)의 제1 단면(14e) 및 제2 단면(14f)에 대향하는 제1 단면(50e) 및 제2 단면(50f)을 가진다.
(2) 금속단자
복수개의 적층 세라믹 전자부품 본체(12), 여기서는 4개의 적층 세라믹 전자부품 본체(12)의 양 단면에 배치되는 외부전극(26)에 금속단자(30)가 접속된다.
금속단자(30)는 제1 금속단자(30a) 및 제2 금속단자(30b)를 포함한다.
복수개의 적층 세라믹 전자부품 본체(12)의 각각에서 제1 외부전극(26a)에는 접합재에 의해 제1 금속단자(30a)가 접속된다. 구체적으로는 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제1 외부전극(26a)에 제1 금속단자(30a)가 접속된다.
복수개의 적층 세라믹 전자부품 본체(12)의 각각에서 제2 외부전극(26b)에는 접합재에 의해 제2 금속단자(30b)가 접속된다. 구체적으로는 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제2 외부전극(26b)에 제2 금속단자(30b)가 접속된다.
금속단자(30)는 적층 세라믹 전자부품 본체(12)와 단자블록(40)을 접합하기 위해 마련된다. 금속단자(30)에는 예를 들면, 대략 판 형상의 프레임 단자가 이용된다. 이 판 형상의 프레임 단자에 의해 형성되는 금속단자(30)는 외부전극(26)과 접속되는 제1 주면, 제1 주면과 대향하는 제2 주면(적층 세라믹 전자부품 본체(12)와는 반대 측의 면) 및 제1 주면과 제2 주면 사이의 두께를 형성하는 주위면을 가진다.
제1 금속단자(30a)는 제1 외부전극(26a)에 접속되고, 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)과 대향하는 제1 단자접합부(32a)와, 제1 단자접합부(32a)에 접속되고, 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)과 대략 평행인 방향으로 복수개의 적층 세라믹 전자부품 본체(12)로부터 멀어지도록 연장되는 제1 연장부(34a)를 가진다. 이로 인해, 금속단자 하면(下面)에 단자블록(40)을 임의의 위치에 접합할 수 있게 되기 때문에, 적층 세라믹 전자부품(10A)의 연면거리를 조정할 수 있게 된다. 한편, 제1 연장부(34a)는 직선 형상으로 연장되어 있어도 되고, 복수 부분에서 만곡하는 형상을 가지고 있어도 된다.
제2 금속단자(30b)는 제2 외부전극(26b)에 접속되고, 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)과 대향하는 제2 단자접합부(32b)와, 제2 단자접합부(32b)에 접속되고, 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)과 대략 평행인 방향으로 복수개의 적층 세라믹 전자부품 본체(12)로부터 멀어지도록 연장되는 제2 연장부(34b)를 가진다. 이로 인해, 금속단자 하면에 단자블록(40)을 임의의 위치에 접합할 수 있게 되기 때문에, 적층 세라믹 전자부품(10A)의 연면거리를 조정할 수 있게 된다. 한편, 제2 연장부(34b)는 직선 형상으로 연장되어 있어도 되고, 복수 부분에서 만곡하는 형상을 가지고 있어도 된다.
한편, 제1 금속단자(30a) 및 제2 금속단자(30b)는 약 12×10-6 이하의 선팽창계수를 가지는 금속으로 구성되어 있는 것이 바람직하다. 이로 인해, 본 발명에서는 선팽창계수 약 12×10-6 이하의 금속 모재로 이루어지는 금속단자(30)를 이용함으로써, 적층 세라믹 전자부품 본체(12)와 금속단자(30) 사이의 선팽창계수 차에 의해 발생하는 열응력을 억제하고, 적층 세라믹 전자부품(10A)의 히트사이클(heat cycle)에 의한 크랙을 억제할 수 있다.
선팽창계수의 측정 방법은 JIS Z 2285:2003을 따르고, 약 -55℃ 이상 200℃ 이하의 평균 열팽창계수를 계측한다. 이로써, 적층 세라믹 전자부품(10A)의 방열성의 향상뿐만 아니라, 적층 세라믹 전자부품 본체(12)에 대한 크랙 억제의 양립을 실현할 수 있다.
(a) 제1 단자접합부 및 제2 단자접합부
제1 금속단자(30a)의 제1 단자접합부(32a)는 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)에 접합되는 부분이다. 제1 단자접합부(32a)는 복수개의 적층 세라믹 전자부품 본체(12) 각각에 마련되는 복수개의 제1 외부전극(26a)을 연속적으로 접속하도록 마련되어 있다. 제1 금속단자(30a)의 제1 단자접합부(32a)의 형상은 특별히 한정되지 않지만, 복수개의 적층 세라믹 전자부품 본체(12) 각각에 마련되는 복수개의 제1 외부전극(26a)을 연속적으로 접속 가능한 대략 직사각형상으로 마련된다.
제2 금속단자(30b)의 제2 단자접합부(32b)는 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 제2 외부전극(26b)에 접합되는 부분이다. 제2 단자접합부(32b)는 복수개의 적층 세라믹 전자부품 본체(12) 각각에 마련되는 복수개의 제2 외부전극(26b)을 연속적으로 접속하도록 마련되어 있다. 제2 금속단자(30b)의 제2 단자접합부(32b)의 형상은 특별히 한정되지 않지만, 복수개의 적층 세라믹 전자부품 본체(12) 각각에 마련되는 복수개의 제2 외부전극(26b)을 연속적으로 접속 가능한 대략 직사각형상으로 마련된다.
도 1 및 도 11에 나타내는 바와 같이, 제1 단자접합부(32a)가 복수개의 적층 세라믹 전자부품 본체(12) 각각에 마련되는 제1 외부전극(26a)을 연속적으로 접속 가능한 대략 직사각형상으로 마련되는 경우, 제1 금속단자(30a)의 제1 단자접합부(32a)의 적층 세라믹 전자부품(10A)의 폭방향(Y)의 길이는 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)의 높이방향(x)의 길이를 전부 덮도록 마련되어 있는 것이 바람직하다. 구체적으로는, 가장 적층 세라믹 전자부품(10A)의 제1 측면(50c) 측에 위치하는 적층 세라믹 전자부품 본체(12)로부터, 가장 적층 세라믹 전자부품(10A)의 제2 측면(50d) 측에 위치하는 적층 세라믹 전자부품 본체(12)에 걸쳐, 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 모든 제1 외부전극(26a)을 연속적으로 하나의 단자접합부로 덮도록 마련된다. 즉, 복수개의 적층 세라믹 전자부품 본체(12) 사이의 틈새도 포함하여 연속적으로 마련된다.
또한, 제2 단자접합부(32b)가 복수개의 적층 세라믹 전자부품 본체(12) 각각에 마련되는 제2 외부전극(26b)을 연속적으로 접속 가능한 대략 직사각형상으로 마련되는 경우, 제2 금속단자(30b)의 제2 단자접합부(32b)의 적층 세라믹 전자부품(10A)의 폭방향(Y)의 길이는 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 제2 외부전극(26b)의 높이방향(x)의 길이를 전부 덮도록 마련되어 있는 것이 바람직하다. 구체적으로는, 가장 적층 세라믹 전자부품(10A)의 제1 측면(50c) 측에 위치하는 적층 세라믹 전자부품 본체(12)로부터, 가장 적층 세라믹 전자부품(10A)의 제2 측면(50d) 측에 위치하는 적층 세라믹 전자부품 본체(12)에 걸쳐, 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 모든 제2 외부전극(26b)을 연속적으로 하나의 단자접합부로 덮도록 마련된다. 즉, 복수개의 적층 세라믹 전자부품 본체(12) 사이의 틈새도 포함하여 연속적으로 마련된다.
이 때, 복수개의 적층 세라믹 전자부품 본체(12)의 가장 적층 세라믹 전자부품(10A)의 제1 측면(50c) 측에 위치하는 제1 금속단자(30a)의 제1 단자접합부(32a)의 한쪽 단은, 가장 적층 세라믹 전자부품(10A)의 제1 측면(50c) 측에 위치하는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)의 왼쪽 가장자리단보다도 치수(D1)=약 0.05㎜ 이상 0.25㎜ 이하로 돌출되어 마련되어 있는 것이 바람직하다.
마찬가지로, 복수개의 적층 세라믹 전자부품 본체(12)의 가장 적층 세라믹 전자부품(10A)의 제2 측면(50d) 측에 위치하는 제1 금속단자(30a)의 제1 단자접합부(32a)의 다른 쪽 단은, 가장 적층 세라믹 전자부품(10A)의 제2 측면(50d) 측에 위치하는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)의 오른쪽 가장자리단보다도 치수(D2)=약 0.05㎜ 이상 0.25㎜ 이하로 돌출되어 마련되어 있는 것이 바람직하다.
더욱이, 제2 금속단자(30b)의 제2 단자접합부(32b)와 제2 외부전극(26b)의 관계도 동일한 것이 바람직하다.
이로써, 각 적층 세라믹 전자부품 본체(12)와 금속단자(30)의 접합 면적을 일정하게 할 수 있고, 접합 강도 및 금속단자(30)의 저항값을 일정 범위로 제어할 수 있다.
제1 금속단자(30a)의 제1 단자접합부(32a)의 적층 세라믹 전자부품(10A)의 길이방향(Z)(제1 단면(50e)과 제2 단면(50f)을 잇는 방향)의 길이는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)의 제1 단면(14e)과 제2 단면(14f)을 잇는 길이방향(z)의 길이와 동등한 폭이어도 되고, 그보다도 짧은 폭이어도 되며, 그보다도 긴 폭이어도 된다.
또한, 제2 금속단자(30b)의 제2 단자접합부(32b)의 적층 세라믹 전자부품(10A)의 길이방향(Z)(제1 단면(50e)과 제2 단면(50f)을 잇는 방향)의 길이는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 제2 외부전극(26b)의 제1 단면(14e)과 제2 단면(14f)을 잇는 길이방향(z)의 길이와 동등한 폭이어도 되고, 그보다도 짧은 폭이어도 되며, 그보다도 긴 폭이어도 된다.
(b) 제1 연장부 및 제2 연장부
제1 금속단자(30a)의 제1 연장부(34a)는 제1 단자접합부(32a)로부터 연장되고, 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면)과 대략 평행인 방향으로 복수개의 적층 세라믹 전자부품 본체(12)로부터 멀어지도록 연장되어 있다. 한편, 제1 연장부(34a)는 직선 형상으로 연장되어 있어도 되고, 복수 부분에서 만곡하는 형상을 가지고 있어도 된다.
제2 금속단자(30b)의 제2 연장부(34b)는 제2 단자접합부(32b)로부터 연장되고, 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면)과 대략 평행인 방향으로 복수개의 적층 세라믹 전자부품 본체(12)로부터 멀어지도록 연장되어 있다. 한편, 제2 연장부(34b)는 직선 형상으로 연장되어 있어도 되고, 복수 부분에서 만곡하는 형상을 가지고 있어도 된다.
금속단자(30)는 단자 본체와 단자 본체의 표면에 형성된 도금막을 가진다.
단자 본체는 Ni, Fe, Cu, Ag, Cr 또는 이들 금속 중 1종 이상의 금속을 주성분으로서 포함하는 합금으로 이루어지는 것이 바람직하고, 스테인리스 합금, 티탄 합금, 니켈 합금에서 선택되는 것이 바람직하다. 이로써, 가공성을 확보하면서, 또한 실장 기판으로부터의 응력을 완화하는 탄성을 가지게 하면서 선팽창계수를 낮게 억제할 수 있다. 금속단자(30)의 단자 본체의 두께는 0.05㎜ 이상 0.5㎜ 이하 정도인 것이 바람직하다.
도금막은 하층 도금막과 상층 도금막을 가진다. 하층 도금막은 단자 본체의 표면에 형성되어 있고, 상층 도금막은 하층 도금막의 표면에 형성된다. 한편, 하층 도금막 및 상층 도금막 각각은 복수개의 도금막에 의해 구성되어 있어도 된다.
하층 도금막은 Ni, Fe, Cu, Ag, Cr 또는 이들 금속 중 1종 이상의 금속을 주성분으로서 포함하는 합금으로 이루어진다. 하층 도금막은 Ni, Fe, Cr 또는 이들 금속 중 1종 이상의 금속을 주성분으로서 포함하는 합금으로 이루어지는 것이 바람직하다.
하층 도금막의 두께는 약 0.2㎛ 이상 5.0㎛ 이하인 것이 바람직하다.
상층 도금막은 Sn, Ag, Au 또는 이들 금속 중 1종 이상의 금속을 주성분으로서 포함하는 합금으로 이루어진다. 상층 도금막은 Sn 또는 Sn을 주성분으로서 포함하는 합금으로 이루어지는 것이 바람직하다. 한편, 상층 도금막이 Sn 또는 Sn을 주성분으로서 포함하는 합금에 의해 형성되면, 금속단자(30)와 외부전극(26)의 땜납성(solderability)을 향상시킬 수 있다.
상층 도금막의 두께는 1.0㎛ 이상 5.0㎛ 이하 정도인 것이 바람직하다.
또한, 단자본체 및 하층 도금막 각각을 고융점의 Ni, Fe, Cr 또는 그들의 금속 중 1종 이상의 금속을 주성분으로서 포함하는 합금에 의해 형성함으로써, 외부전극(26)의 내열성을 향상시킬 수 있다.
더욱이, 도금막은 적어도 제1 금속단자(30a)의 제1 단자접합부(32a) 및 제1 연장부(34a), 그리고 제2 금속단자(30b)의 제2 단자접합부(32b) 및 제2 연장부(34b)의 주위면에서는 형성되어 있지 않아도 된다. 이로 인해, 금속단자(30)와 단자블록(40)을 접합할 때 적층 세라믹 전자부품 본체(12)에 대한 땜납의 확산을 억제하는 것이 가능해진다. 따라서, 불필요한 땜납의 공급을 억제할 수 있기 때문에, 적층 세라믹 전자부품 본체(12)에 땜납의 응력에 의한 크랙의 발생을 억제하는 것이 가능해지고, 적층 세라믹 전자부품 본체(12)와 금속단자(30)의 접합 상태를 양호하게 유지할 수 있다.
또한, 적어도 제1 금속단자(30a)의 제1 단자접합부(32a) 및 제1 연장부(34a), 그리고 제2 금속단자(30b)의 제2 단자접합부(32b) 및 제2 연장부(34b)의 주위면에서 도금막이 형성되어 있지 않은 경우, 적층 세라믹 전자부품 본체(12)와 금속단자(30)를 접합하는 땜납이 금속단자(30)의 이면으로 흘러가는 것도 억제할 수 있다. 이로 인해, 땜납 부족을 억제하는 것이 가능해지고, 적층 세라믹 전자부품 본체(12)와 금속단자(30)의 접합 상태를 양호하게 유지할 수 있다.
제1 금속단자(30a)의 제1 단자접합부(32a) 및 제1 연장부(34a), 그리고 제2 금속단자(30b)의 제1 단자접합부(32b) 및 제2 연장부(34b)의 전체 주위면의 도금막을 제거하는 경우, 그 제거 방법은 기계적으로 제거(절삭, 연마), 또는 레이저 트리밍에 의한 제거, 도금 박리(剝離)제(예를 들면, 수산화나트륨)에 의한 제거, 금속단자(30)의 도금막 형성 전에 레지스트로 도금을 형성하지 않는 부분을 덮어 금속단자(30)에 도금막을 형성한 후에 레지스트를 제거한다는 방법으로 제거할 수 있다.
(3) 단자블록
단자블록(40)은 제1 단자블록(40a)과 제2 단자블록(40b)을 가진다.
제1 단자블록(40a)은 단수 또는 복수개 배치된다. 한편, 복수개 마련함으로써, 보다 방열 경로를 증가시킬 수 있고, 단자블록(40)의 방열성을 보다 향상시킬 수 있다. 본 실시형태에 따른 적층 세라믹 전자부품(10A)은 제1 단자블록(40a1)과 제1 단자블록(40a2)의 2개의 단자블록이 배치되고, 각각, 예를 들면 대략 원기둥 형상으로 형성된다.
마찬가지로, 제2 단자블록(40b)은 단수 또는 복수개 배치된다. 복수개 마련함으로써, 보다 방열 경로를 증가시킬 수 있고, 단자블록(40)의 방열성을 보다 향상시킬 수 있다. 본 실시형태에 따른 적층 세라믹 전자부품(10A)은 제2 단자블록(40b1)과 제2 단자블록(40b2)의 2개의 단자블록이 배치되고, 각각, 예를 들면 대략 원기둥 형상으로 형성된다.
제1 단자블록(40a1) 및 제1 단자블록(40a2)은 제1 금속단자(30a)에 접속되어 있다. 제1 단자블록(40a1)은 제1 측면(50c) 측에서의 제1 금속단자(30a)의 제1 단자접합부(32a) 및 제1 연장부(34a)에 걸쳐 배치되고, 제1 단자블록(40a2)은 제2 측면(50d) 측에서의 제1 금속단자(30a)의 제1 단자접합부(32a) 및 제1 연장부(34a)에 걸쳐 배치된다. 이로 인해, 적층 세라믹 전자부품 본체(12)로부터의 기판을 향한 방열 경로의 열저항이 낮아져, 방열성을 향상시킬 수 있다. 한편, 제1 단자블록(40a1) 및 제1 단자블록(40a2)은 제1 금속단자(30a)의 제1 단자접합부(32a)에만 접속되도록 배치해도 되고, 제1 연장부(34a)에만 접속되어 있어도 된다.
또한, 제2 단자블록(40b1) 및 제2 단자블록(40b2)은 제2 금속단자(30b)에 접속되어 있다. 제2 단자블록(40b1)은 제1 측면(50c) 측에서의 제2 금속단자(30b)의 제2 단자접합부(32b) 및 제2 연장부(34b)에 걸쳐 배치되고, 제2 단자블록(40b2)은 제2 측면(50d) 측에서의 제2 금속단자(30b)의 제2 단자접합부(32b) 및 제2 연장부(34b)에 걸쳐 배치된다. 이로 인해, 적층 세라믹 전자부품 본체(12)로부터의 기판을 향한 방열 경로의 열저항이 낮아져, 방열성을 향상시킬 수 있다. 한편, 제2 단자블록(40b1) 및 제2 단자블록(40b2)은 제2 금속단자(30b)의 제2 단자접합부(32b)에만 접속되도록 배치해도 되고, 제2 연장부(34b)에만 접속되어 있어도 된다.
제1 단자블록(40a1, 40a2) 및 제2 단자블록(40b1, 40b2)의 직경은 특별히 한정되지 않고, 적층 세라믹 전자부품(10A)의 크기에 맞추어 적절히 조정되는데, 예를 들면, 대략 원기둥이라면 직경이 약 1㎜ 이상 3㎜ 이하의 범위에서 조정되는 것이 바람직하다. 한편, 대략 각기둥이라면 길이방향(Z)의 길이가 약 1㎜ 이상 3㎜ 이하이면서 폭방향(Y)의 길이 약 5㎜ 이상 12㎜ 이하가 바람직하다.
제1 단자블록(40a)과 제1 금속단자(30a)의 접합, 및 제2 단자블록(40b)과 제2 금속단자(30b)의 접합은 땜납에 의해 접합되어 있는 것이 바람직하다. 땜납은 예를 들면, Sn-Sb계, Sn-Ag-Cu계 등의 납프리 땜납(lead-free solder) 등을 이용할 수 있다. 그 중에서도, Sn-Sb계 땜납을 이용함으로써, 적층 세라믹 전자부품(10A)을 리플로우 시의 땜납 용융에 의한 땜납 스플래시(solder splash)를 억제할 수 있는 효과를 얻을 수 있다.
제1 단자블록(40a) 및 제2 단자블록(40b)은 모재와 모재의 표면에 배치되는 도금막으로 이루어진다.
모재는 방열성을 높이기 위해 열전도율이 높은 금속, 예를 들면, 무산소구리나 Cu계 합금으로 이루어지는 것이 바람직하다. 이로 인해, 본 발명에서는 단자블록(40)의 방열성을 보다 향상시킬 수 있기 때문에, 적층 세라믹 전자부품 본체(12)와 실장 기판 사이의 저열 저항 접속을 보다 확실하게 얻을 수 있다.
모재의 표면에 배치되는 도금막은 땜납 실장을 가능하게 하기 위해 Sn, Ag, Au 또는 이들 금속 중 1종 이상의 금속을 주성분으로서 포함하는 합금으로 이루어지는 것이 바람직하다. 그 중에서도, Sn 또는 Sn을 주성분으로서 포함하는 합금이나 Au로 이루어지는 것이 보다 바람직하다.
한편, 도금막의 두께는 Sn 또는 Sn을 주성분으로서 포함하는 합금이라면, 1.0㎛ 이상 5.0㎛ 이하 정도, Au이라면 0.01㎛ 이상 0.05㎛ 이하 정도인 것이 바람직하다.
다음으로, 단자블록(40)의 제1 변형예인 단자블록(140)에 대해 설명한다. 도 12는 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품이 포함하는 단자블록의 제1 변형예를 나타낸다. 단자블록(140)은 제1 단자블록(140a)과 제2 단자블록(140b)을 가진다.
제1 단자블록(140a)은 단수 배치된다. 제1 단자블록(140a)은 예를 들면, 대략 원기둥 형상으로 형성된다.
제1 단자블록(140a)은 제1 금속단자(30a)에 접속되어 있다. 도 12에 나타내는 바와 같이, 제1 단자블록(140a)은 제1 금속단자(30a)의 폭방향(Y)에서의 중앙부에 배치되고, 제1 단자접합부(32a) 및 제1 연장부(34a)에 걸쳐 배치되어 있다. 한편, 제1 단자블록(140a)은 제1 금속단자(30a)의 제1 단자접합부(32a)에만 접속되어 있어도 되고, 제1 연장부(34a)에만 접속되어 있어도 된다.
제2 단자블록(140b)은 단수 배치된다. 제2 단자블록(140b)은 예를 들면, 대략 원기둥 형상으로 형성된다.
제2 단자블록(140b)은 제2 금속단자(30b)에 접속되어 있다. 도 12에 나타내는 바와 같이, 제2 단자블록(140b)은 제2 금속단자(30b)의 폭방향(Y)에서의 중앙부에 배치되고, 제2 단자접합부(32b) 및 제2 연장부(34b)에 걸쳐 배치되어 있다. 한편, 제2 단자블록(140b)은 제2 금속단자(30b)의 제2 단자접합부(32b)에만 접속되어 있어도 되고, 제2 연장부(34b)에만 접속되어 있어도 된다.
다음으로, 단자블록(40)의 제2 변형예인 단자블록(240)에 대해 설명한다. 도 13은 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품이 포함하는 단자블록의 제2 변형예를 나타낸다. 단자블록(240)은 제1 단자블록(240a)과 제2 단자블록(240b)을 가진다.
제1 단자블록(240a)은 도 13에 나타내는 바와 같이, 복수개의 제1 단자블록(240a)이 대략 지그재그(staggered) 형상(엇갈림)으로 배치되어 있다. 제2 변형예인 단자블록(240)의 제1 단자블록(240a)은 예를 들면, 제1 단자블록(240a1~240a7)의 7개의 단자블록이 배치되고, 각각, 예를 들면 대략 원기둥 형상으로 형성된다. 구체적으로는 제1 금속단자(30a)의 제1 연장부(34a) 측에서 제1 측면(50c) 측으로부터 제2 측면(50d) 측을 향해 제1 단자블록(240a1), 제1 단자블록(240a3), 제1 단자블록(240a5) 및 제1 단자블록(240a7)이 배치되어 있다. 또한, 제1 금속단자(30a)의 제1 단자접합부(32a) 측에서 제1 측면(50c) 측으로부터 제2 측면(50d) 측을 향해 제1 단자블록(240a2), 제1 단자블록(240a4) 및 제1 단자블록(240a6)이 배치되어 있다.
제2 단자블록(240b)은 도 13에 나타내는 바와 같이, 복수개의 제1 단자블록(240b)이 대략 지그재그 형상(엇갈림)으로 배치되어 있다. 제2 변형예인 단자블록(240)의 제2 단자블록(240b)은 예를 들면, 제2 단자블록(240b1~240b7)의 7개의 단자블록이 배치되고, 각각, 예를 들면 대략 원기둥 형상으로 형성된다. 구체적으로는 제2 금속단자(30b)의 제2 연장부(34b) 측에서 제1 측면(50c) 측으로부터 제2 측면(50d) 측을 향해 제2 단자블록(240b1), 제2 단자블록(240b3), 제2 단자블록(240b5) 및 제2 단자블록(240b7)이 배치되어 있다. 또한, 제2 금속단자(30b)의 제2 단자접합부(32b) 측에서 제1 측면(50c) 측으로부터 제2 측면(50d) 측을 향해 제2 단자블록(240b2), 제2 단자블록(240b4) 및 제2 단자블록(240b6)이 배치되어 있다.
다음으로, 단자블록(40)의 제3 변형예인 단자블록(340)에 대해 설명한다. 도 14는 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품이 포함하는 단자블록의 제3 변형예를 나타낸다. 단자블록(340)은 제1 단자블록(340a)과 제2 단자블록(340b)을 가진다.
제1 단자블록(340a)은 단수 배치된다. 제1 단자블록(340a)은 예를 들면, 대략 각기둥 형상으로 형성된다.
제1 단자블록(340a)은 제1 금속단자(30a)에 접속되어 있다. 도 14에 나타내는 바와 같이, 제1 단자블록(340a)은 제1 금속단자(30a)의 폭방향(Y)을 따라 배치되고, 제1 단자접합부(32a) 및 제1 연장부(34a)에 걸쳐 배치되어 있다. 한편, 제1 단자블록(340a)은 제1 금속단자(30a)의 제1 단자접합부(32a)에만 접속되어 있어도 되고, 제1 연장부(34a)에만 접속되어 있어도 된다.
제2 단자블록(340b)은 단수 배치된다. 제2 단자블록(340b)은 예를 들면, 대략 각기둥 형상으로 형성된다.
제2 단자블록(340b)은 제2 금속단자(30b)에 접속되어 있다. 도 14에 나타내는 바와 같이, 제2 단자블록(340b)은 제2 금속단자(30b)의 폭방향(Y)을 따라 배치되고, 제2 단자접합부(32b) 및 제2 연장부(34b)에 걸쳐 배치되어 있다. 한편, 제2 단자블록(340b)은 제2 금속단자(30b)의 제2 단자접합부(32b)에만 접속되어 있어도 되고, 제2 연장부(34b)에만 접속되어 있어도 된다.
다음으로, 단자블록(40)의 제4 변형예인 단자블록(440)에 대해 설명한다. 도 15는 본 발명의 제1 실시형태에 따른 적층 세라믹 전자부품이 포함하는 단자블록의 제4 변형예를 나타낸다. 단자블록(440)은 제1 단자블록(440a)과 제2 단자블록(440b)을 가진다.
도 15에 나타내는 바와 같이, 제1 단자블록(440a)은 일부가 외장재(50)로부터 노출되는 제1 베이스부(442a)와, 제1 베이스부(442a)보다도 두께가 얇고, 제1 베이스부(442a)에 접속되며, 적층 세라믹 전자부품 본체(12) 측으로 연장되는 외장재(50)에 덮인 제1 연장부(444a)를 가진다.
또한, 마찬가지로, 제2 단자블록(440b)은 일부가 외장재(50)로부터 노출되는 제2 베이스부(442b)와, 제2 베이스부(442b)보다도 두께가 얇고, 제2 베이스부(442b)에 접속되며, 적층 세라믹 전자부품 본체(12) 측으로 연장되는 외장재(50)에 덮인 제2 연장부(444b)를 가진다.
이로 인해, 일부를 외장재(50)로부터 노출시키는 제1 베이스부(442a)와 제2 베이스부(442b) 사이의 거리를 가능한한 멀리하는 것이 가능해지고, 일정한 연면거리를 유지하는 것이 가능해진다. 또한, 방열 경로의 열저항을 낮추는 것도 가능해진다.
높이방향(X)에서 보았을 때, 제1 단자블록(440a) 및 제2 단자블록(440b)은 제1 금속단자(30a) 및 제2 금속단자(30b)의 접속 부분에 비해 외장재(50)로부터 노출되는 부분의 면적을 작게 하는 것이 바람직하다.
한편, 제1 베이스부(442a) 및 제2 베이스부(442b)의 형상은 특별히 한정되지 않고, 대략 원기둥이어도 되고, 대략 각기둥이어도 되며, 그 밖의 형상이어도 되고, 또한 그들 형상의 조합에 의해 구성되어 있어도 된다.
또한, 제1 연장부(444a) 및 제2 연장부(444b)의 형상도 특별히 한정되지 않고, 대략 원기둥이어도 되고, 대략 각기둥이어도 되며, 그 밖의 형상이어도 되고, 또한 그들 형상의 조합에 의해 구성되어 있어도 된다.
또한, 제1 단자블록(440a)은 단수이어도 되고 복수개이어도 되며, 마찬가지로, 제2 단자블록(440b)도 단수이어도 되고 복수개이어도 된다.
도 15에 나타내는 바와 같은 제1 단자블록(440a) 및 제2 단자블록(440b)을 이용하는 경우에는 단자블록의 제1 변형예 내지 제3 변형예에 나타내는 바와 같은 대략 원기둥 또는 대략 각기둥의 단자블록의 일부를 절삭하고, 연장부를 형성하거나 각각의 베이스부와 연장부를 각각 준비하고, 그들을 접합함으로써 형성한다. 한편, 이 때의 제1 베이스부(442a)의 절단면 형상에서, 가장 길이가 긴 부분의 길이가 제1 단자블록(440a)의 제1 연장부(444a)의 절단면에서의 가장 긴 길이방향(Z)의 길이의 약 30% 이상 60% 이하인 것이 바람직하고, 제2 베이스부(442b)의 절단면 형상에서, 가장 길이가 긴 부분의 길이가 제2 단자블록(440b)의 제2 연장부(444b)의 절단면에서의 가장 긴 길이방향(Z)의 길이의 약 30% 이상 60% 이하인 것이 바람직하다. 또한, 제1 연장부(444a) 및 제2 연장부(444b)의 직경 혹은 절단면에서의 가장 긴 부분의 길이방향(Z)의 길이가 약 1㎜ 이상 2㎜ 이하인 것이 바람직하다.
(4) 접합재
복수개의 제1 외부전극(26a)과 제1 금속단자(30a), 및 복수개의 제2 외부전극(26b)과 제2 금속단자(30b)는 접합재에 의해 접속되어 있다.
접합재는 땜납인 것이 바람직하고, 특히 고융점의 Pb프리 땜납인 것이 바람직하다. 이로써, 적층 세라믹 전자부품 본체(12)와 금속단자(30)의 접합 강도를 확보하면서, 기판 실장 시의 플로우 또는 리플로우 온도에 대한 접합부의 내열성을 확보할 수 있다.
고융점의 Pb프리 땜납은 예를 들면, Sn-Sb계, Sn-Ag-Cu계, Sn-Cu계, Sn-Bi계 등의 납프리 땜납인 것이 바람직하고, 그 중에서도 Sn-10Sb~Sn-15Sb 땜납인 것이 바람직하다. 이로써, 실장 시에서의 접합부의 내열성을 확보할 수 있다.
(5) 외장재
외장재(50)는 복수개의 적층 세라믹 전자부품 본체(12), 제1 금속단자(30a), 제2 금속단자(30b), 제1 단자블록(40a)의 일부 및 제2 단자블록(40b)의 일부를 덮도록 배치되어 있다. 이로 인해, 단자 사이를 절연체로 덮을 수 있고, 안정된 연면거리를 줄 수 있다. 또한, 노출된 제1 단자블록(40a) 및 제2 단자블록(40b)을 실장 기판에 대한 실장 단자로서 이용할 수 있다. 이 때, 외장재(50)는 복수개의 적층 세라믹 전자부품 본체(12) 사이의 틈새부에서도, 외장재(50)가 충전되도록 형성되어 있다.
외장재(50)의 형상은 특별히 한정되지 않지만, 대략 직육면체 형상으로 형성된다. 한편, 사다리꼴 형상으로 형성되어도 된다. 한편, 외장재(50)의 모서리부의 형상은 특별히 한정되지 않고, 라운드형으로 되어 있어도 된다.
외장재(50)의 제1 주면(50a) 및 제2 주면(50b)은 대략 평면 형상으로 구성되어 있는 것이 바람직하다. 이로써, 충분한 평탄도를 확보할 수 있고, 실장 기판에 적층 세라믹 전자부품(10A)을 탑재할 때에 이용하는 실장기의 마운터의 흡착 불량을 방지할 수 있으며, 확실하게 실장 기판에 적층 세라믹 전자부품(10A)을 탑재하는 것이 가능해진다. 그 결과, 실장 불량의 발생을 방지하는 것이 가능해진다.
외장재(50)는 예를 들면, 액상이나 분상의 실리콘계나 에폭시계 등의 수지를 도장하여 형성되어 있다. 또한, 외장재(50)는 엔지니어링 플라스틱을 인젝션 몰딩법이나 트랜스퍼 몰딩법 등에 의해 몰딩해도 된다. 특히, 외장재(50)의 재료는 열경화형 실리콘계나 에폭시 수지로 이루어지는 것이 바람직하다. 이로써, 외장재(50)와 적층 세라믹 전자부품 본체(12) 또는 금속단자(30)의 밀착성을 확보하고, 내전압 및 내습 성능의 향상 효과를 얻을 수 있다. 또한, 단자 사이를 절연체로 덮을 수 있고, 안정된 연면거리를 줄 수 있다.
(6) 적층 세라믹 전자부품
다음으로, 제1 실시형태에 따른 적층 세라믹 전자부품(10A)에 대해 설명한다.
적층 세라믹 전자부품(10A)의 복수개의 적층 세라믹 전자부품 본체(12)와 외장재(50), 제1 금속단자(30a) 및 제2 금속단자(30b)를 포함하는 길이방향(Z)의 치수를 L치수로 한다. 바꿔 말하면, 적층 세라믹 전자부품 본체(12)의 양 단면을 잇는 방향으로 연장되는 적층 세라믹 전자부품(10A)의 길이방향(Z)의 길이를 L치수로 한다. L치수는 약 10.0㎜ 이상 20.0㎜ 이하인 것이 바람직하다.
적층 세라믹 전자부품(10A)의 복수개의 적층 세라믹 전자부품 본체(12)와 외장재(50), 제1 금속단자(30a) 및 제2 금속단자(30b)를 포함하는 폭방향(Y)의 치수를 W치수로 한다. 바꿔 말하면, 적층 세라믹 전자부품 본체(12)의 양 주면을 잇는 방향으로 연장되는 적층 세라믹 전자부품(10A)의 폭방향(Y)의 길이를 W치수로 한다. W치수는 약 12.0㎜ 이상 20.0㎜ 이하인 것이 바람직하다.
적층 세라믹 전자부품(10A)의 복수개의 적층 세라믹 전자부품 본체(12)와 외장재(50), 제1 단자블록(40a) 및 제2 단자블록(40b)을 포함하는 높이방향(X)의 치수를 T치수로 한다. 바꿔 말하면, 적층 세라믹 전자부품 본체(12)의 양 측면을 잇는 방향으로 연장되는 적층 세라믹 전자부품(10A)의 높이방향(X)의 길이를 T치수로 한다. T치수는 약 6.0㎜ 이상 12.0㎜ 이하인 것이 바람직하다.
적층 세라믹 전자부품(10A)에서 내부의 복수개의 적층 세라믹 전자부품 본체(12)는 각각 틈새가 생기도록 배치되어 있다. 이 때, 부품 사이의 틈새의 치수(D3)는 치수(D3)=약 0.2㎜ 이상 0.6㎜ 이하인 것이 바람직하다. 이로써, 틈새의 수지에 의한 단열성이 확보되고, 발열의 억제 효과를 얻을 수 있다.
실장면 측의 저면(제2 주면(50b))으로부터 돌출된 제1 단자블록(40a) 및 제2 단자블록(40b)의 높이방향(X)의 높이(돌출 길이: D4)는 치수(D4)=약 0.5㎜ 이상 2.0㎜ 이하인 것이 바람직하다. 이로 인해, 적층 세라믹 전자부품(10A)의 하면과 실장 기판 사이에 일정한 틈새를 마련할 수 있고, 기판 표면의 요철의 영향을 받지 않고 실장할 수 있다. 한편, 돌출 길이의 치수(D4)는 약 제로이어도 된다.
도 1에 나타내는 적층 세라믹 전자부품(10A)은 적층 세라믹 전자부품 본체(12)가 접속되어 있는 금속단자(30)에서 단자블록(40)이 접속되어 있기 때문에, 적층 세라믹 전자부품 본체(12)와 실장 기판 사이의 저열 저항 접속을 실현할 수 있다. 그 결과, 적층 세라믹 전자부품의 방열성을 향상시킬 수 있다.
또한, 도 1에 나타내는 적층 세라믹 전자부품(10A)은 금속단자(30)의 선팽창계수를 12×10-6 이하의 금속으로 구성하면, 적층 세라믹 전자부품 본체(12)와 금속단자(30) 사이의 선팽창계수 차에 의해 발생하는 열응력을 억제하고, 적층 세라믹 전자부품의 히트사이클에 의한 크랙의 억제도 도모할 수 있다. 이로써, 적층 세라믹 전자부품의 방열성의 향상뿐만 아니라, 적층 세라믹 전자부품 본체(12)에 대한 크랙 억제의 양립을 실현할 수 있다.
더욱이, 도 1에 나타내는 적층 세라믹 전자부품(10A)에서는 적층 세라믹 전자부품 본체(12)의 제1 주면(14a) 및 제2 주면(14b)을 잇는 높이방향(x)의 t치수는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 및 제2 측면(14d)을 잇는 폭방향(y)의 w치수보다도 작고, 또한 적층 세라믹 전자부품 본체(12)는 제1 측면(14c) 또는 제2 측면(14d)이 실장면과 대향하도록 배치되어 있다. 즉, 내부전극층(18)들이 대향하는 면과 실장면이 수직이 되도록 배치되고, 면적이 작은 제1 측면(14c) 또는 제2 측면(14d)이 실장면에 대향하도록 배치된다. 이와 같이, 실장면에 대하여 면적이 작은 면을 향해 배치함으로써, 실장 면적을 작게 하는 것이 가능해지고, 소형화를 실현할 수 있다.
(제2 실시형태)
본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품에 대해 설명한다. 도 16은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품의 일례를 나타내는 외관사시도이다. 도 17은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 16에 나타내는 적층 세라믹 전자부품의 정면도이다. 도 18은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 16에 나타내는 적층 세라믹 전자부품의 측면도이다. 도 19는 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 16에 나타내는 적층 세라믹 전자부품의 상면도이다. 도 20은 본 발명의 제2 실시형태에 따른 적층 세라믹 전자부품을 나타내는 도 16에 나타내는 적층 세라믹 전자 부품의 저면도이다. 도 21은 도 16에 나타내는 적층 세라믹 전자부품 본체의 선 XXI-XXI에서의 단면도이다. 도 22는 도 16에 나타내는 적층 세라믹 전자부품 본체의 선 XXII-XXII에서의 단면도이다. 도 23은 본 발명의 제2 실시형태에서의 적층 세라믹 전자부품이 포함하는 금속단자를 나타내는 외관사시도이다.
한편, 본 실시형태에 따른 적층 세라믹 전자부품(10B)은 한 쌍의 금속단자(130)의 구성이 한 쌍의 금속단자(30)와 다른 구성인 것을 제외하고, 도 1을 이용하여 설명하는 적층 세라믹 전자부품(10A)과 동일한 구성을 가진다. 따라서, 도 1에 나타낸 적층 세라믹 전자부품(10A)과 동일한 부분에는 동일한 부호를 붙이고, 그 설명을 생략한다.
적층 세라믹 전자부품(10B)으로서 복수개의 적층 세라믹 전자부품 본체(12)를 포함한다. 또한, 적층 세라믹 전자부품(10B)은 적층 세라믹 전자부품 본체(12)의 외부전극(26)에 접속되는 금속단자(130), 금속단자(130)에 접속되는 단자블록(40) 그리고 적층체(14), 외부전극(26), 금속단자(130) 및 단자블록(40)의 일부를 덮기 위한 외장재(50)를 포함한다.
또한, 외장재(50)는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 및 제2 측면(14d)에 대향하는 제1 주면(50a) 및 제2 주면(50b)과, 적층 세라믹 전자부품 본체(12)의 제1 주면(14a) 및 제2 주면(14b)에 대향하는 제1 측면(50c) 및 제2 측면(50d)과, 적층 세라믹 전자부품 본체(12)의 제1 단면(14e) 및 제2 단면(14f)에 대향하는 제1 단면(50e) 및 제2 단면(50f)을 가진다.
도 16에 나타내는 적층 세라믹 전자부품(10B)에 이용되는 금속단자(130)는 제1 금속단자(130a) 및 제2 금속단자(130b)를 포함한다.
복수개의 적층 세라믹 전자부품 본체(12) 각각에서 제1 외부전극(26a)에는 접합재에 의해 제1 금속단자(130a)가 접속된다. 구체적으로는 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제1 외부전극(26a)에 제1 금속단자(130a)가 접속된다.
복수개의 적층 세라믹 전자부품 본체(12) 각각에서 제2 외부전극(26b)에는 접합재에 의해 제2 금속단자(130b)가 접속된다. 구체적으로는 각각의 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d) 상에 위치하는 제2 외부전극(26b)에 제2 금속단자(130b)가 접속된다.
제1 금속단자(130a)는 제1 외부전극(26a)에 접속되고, 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)과 대향하는 제1 단자접합부(132a)와, 제1 단자접합부(132a)에 접속되고, 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)과 대략 평행인 방향으로 복수개의 적층 세라믹 전자부품 본체(12)로부터 멀어지도록 연장되는 제1 연장부(134a)를 가진다. 한편, 제1 연장부(134a)는 직선 형상으로 연장되어 있어도 되고, 복수 부분에서 만곡하는 형상을 가지고 있어도 된다.
제2 금속단자(130b)는 제2 외부전극(26b)에 접속되고, 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)과 대향하는 제2 단자접합부(132b)와, 제2 단자접합부(132b)에 접속되고, 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)과 대략 평행인 방향으로 복수개의 적층 세라믹 전자부품 본체(12)로부터 멀어지도록 연장되는 제2 연장부(134b)를 가진다. 한편, 제2 연장부(134b)는 직선 형상으로 연장되어 있어도 되고, 복수 부분에서 만곡하는 형상을 가지고 있어도 된다.
도 16에 나타내는 적층 세라믹 전자부품(10B)에 이용되는 제1 금속단자(130a)의 제1 단자접합부(132a)는 도 23에 나타내는 바와 같이, 제1 금속단자(30a)의 제1 단자접합부(32a)와는 다르고, 복수개의 적층 세라믹 전자부품 본체(12) 사이에서 복수개의 제1 컷아웃(cutout)부(136a1~136a3)가 마련된다. 그리고 복수개의 제1 컷아웃부(136a1~136a3)에 의해 제1 단자접합부(132a)는 복수개의 제1 접합편(132a1~132a4)으로 분할된다. 이로 인해, 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제1 외부전극(26a)에 대응하여 복수개의 제1 접합편(132a1~132a4)이 마련된다.
또한, 제2 금속단자(130b)의 제2 단자접합부(132b)는 도 23에 나타내는 바와 같이, 제2 금속단자(30b)의 제2 단자접합부(32b)와는 다르고, 복수개의 적층 세라믹 전자 부품본체(12) 사이에서 복수개의 제2 컷아웃부(136b1~136b3)가 마련된다. 그리고 복수개의 제2 컷아웃부(136b1~136b3)에 의해, 제2 단자접합부(132b)는 복수개의 제2 접합편(132b1~132b4)으로 분할된다. 이로 인해, 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제2 외부전극(26b)에 대응하여 복수개의 제2 접합편(132b1~132b4)이 마련된다.
도 23에 나타내는 바와 같이, 복수개의 제1 접합편(132a1~132a4)이 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제1 외부전극(26a)에 독립적으로 마련되는 경우에는 제1 금속단자(130a)의 제1 단자접합부(132a)의 각 제1 접합편(132a1~132a4)의 적층 세라믹 전자부품(10B)의 폭방향(Y)의 길이는 복수개의 적층 세라믹 전자부품 본체(12) 각각의 제1 측면(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)의 높이방향(x) 각각의 길이에 대응하도록 독립적으로 마련되어 있는 것이 바람직하다.
이 때, 적층 세라믹 전자부품(10B)의 제1 측면(50c) 측에 위치하는 제1 금속단자(130a)의 제1 단자접합부(132a)의 한쪽 단은 적층 세라믹 전자부품(10B)의 제1 측면(50c) 측에 위치하는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)의 왼쪽 가장자리단보다도 치수(D5)=약 0.05㎜ 이상 0.25㎜ 이하로 돌출되어 마련되어 있는 것이 바람직하다.
마찬가지로, 각각의 적층 세라믹 전자부품(10B)의 제2 측면(50d) 측에 위치하는 제1 금속단자(130a)의 제1 단자접합부(132a)의 다른 쪽 단은 적층 세라믹 전자부품(10B)의 제2 측면(50d) 측에 위치하는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 또는 제2 측면(14d)(실장면 측의 측면) 상에 위치하는 제1 외부전극(26a)의 오른쪽 가장자리단보다도 치수(D6)=약 0.05㎜ 이상 0.25㎜ 이하로 돌출되어 마련되어 있는 것이 바람직하다.
더욱이, 제2 금속단자(130b)의 제2 단자접합부(132b)와 제2 외부전극(26b)의 관계도 동일한 것이 바람직하다.
이로써, 각 적층 세라믹 전자부품 본체(12)와 금속단자(130)의 접합 면적을 일정하게 할 수 있고, 접합 강도 및 금속단자의 저항값을 일정 범위로 제어할 수 있다. 한편, 상기 돌출 폭에 따라 복수개의 적층 세라믹 전자부품 본체(12) 사이의 틈새는 조정된다.
단자블록(40)은 제1 단자블록(40a)과 제2 단자블록(40b)을 가진다.
제1 단자블록(40a)은 단수 또는 복수개 배치된다. 한편, 복수개 마련함으로써 보다 방열 경로를 증가시킬 수 있고, 단자블록(40)의 방열성을 보다 향상시킬 수 있다. 본 실시형태에 따른 적층 세라믹 전자부품(10B)은 제1 단자블록(40a1)과 제1 단자블록(40a2)의 2개의 단자블록이 배치되고, 각각, 예를 들면 대략 원기둥 형상으로 형성된다.
마찬가지로, 제2 단자블록(40b)은 단수 또는 복수개 배치된다. 복수개 마련함으로써, 보다 방열 경로를 증가시킬 수 있고, 단자블록(40)의 방열성을 보다 향상시킬 수 있다. 본 실시형태에 따른 적층 세라믹 전자부품(10B)은 제2 단자블록(40b1)과 제2 단자블록(40b2)의 2개의 단자블록이 배치되고, 각각, 예를 들면 대략 원기둥 형상으로 형성된다.
제1 단자블록(40a1) 및 제1 단자블록(40a2)은 제1 금속단자(130a)에 접속되어 있다. 제1 단자블록(40a1)은 제1 측면(50c) 측에서의 제1 금속단자(130a)의 제1 단자접합부(132a) 및 제1 연장부(134a)에 걸쳐 배치되고, 제1 단자블록(40a2)은 제2 측면(50d) 측에서의 제1 금속단자(130a)의 제1 단자접합부(132a) 및 제1 연장부(134a)에 걸쳐 배치된다. 한편, 제1 단자블록(40a1) 및 제1 단자블록(40a2)은 제1 금속단자(130a)의 제1 단자접합부(132a)에만 접속되도록 배치해도 되고, 제1 연장부(134a)에만 접속되어 있어도 된다.
또한, 제2 단자블록(40b1) 및 제2 단자블록(40b2)은 제2 금속단자(130b)에 접속되어 있다. 제2 단자블록(40b1)은 제1 측면(50c) 측에서의 제2 금속단자(130b)의 제2 단자접합부(132b) 및 제2 연장부(134b)에 걸쳐 배치되고, 제2 단자블록(40b2)은 제2 측면(50d) 측에서의 제2 금속단자(130b)의 제2 단자접합부(132b) 및 제2 연장부(134b)에 걸쳐 배치된다. 한편, 제2 단자블록(40b1) 및 제2 단자블록(40b2)은 제2 금속단자(130b)의 제2 단자접합부(132b)에만 접속되도록 배치해도 되고, 제2 연장부(134b)에만 접속되어 있어도 된다.
한편, 제1 실시형태에 따른 적층 세라믹 전자부품(10A)에서 적용할 수 있는 단자블록으로서 도 11 내지 도 14에 나타내는 변형예로서 나타내지는 단자블록(140, 240, 340, 440)도 제2 실시형태에 따른 적층 세라믹 전자부품(10B)이 포함하는 단자블록에 대하여 적용할 수 있다.
도 16에 나타내는 적층 세라믹 전자부품(10B)은 도 1에 나타내는 적층 세라믹 전자부품(10A)과 동일한 효과를 발휘한다.
2. 적층 세라믹 전자부품의 제조 방법
다음으로, 이상의 구성으로 이루어지는 적층 세라믹 전자부품의 제조 방법의 한 실시형태에 대해 적층 세라믹 전자부품(10A)을 예로 하여 설명한다. 한편, 이하의 설명에서는 적층 세라믹 전자부품 본체(12)로서 적층 세라믹 콘덴서로 하는 제조 방법을 예로서 설명한다.
(1) 적층 세라믹 전자부품 본체의 제조 방법
우선, 세라믹 분말을 포함하는 세라믹 페이스트를, 예를 들면 스크린 인쇄법 등에 의해 시트 형상으로 도포하고, 건조시킴으로써 세라믹 그린시트가 제작된다.
다음으로, 세라믹 그린시트 상에 내부전극 형성용 도전성 페이스트를, 예를 들면 스크린 인쇄법이나 그라비아 인쇄법 등에 의해 소정의 패턴으로 도포하고, 내부전극 형성용 도전 패턴이 형성된 세라믹 그린시트와, 내부전극 형성용 도전 패턴이 형성되어 있지 않은 세라믹 그린시트가 준비된다. 한편, 세라믹 페이스트나 내부전극 형성용 도전성 페이스트에는 예를 들면, 공지의 바인더나 용매가 포함되어 있어도 된다.
이어서, 내부전극 형성용 도전 패턴이 형성되어 있지 않은 외층용 세라믹 그린시트가 소정 매수 적층되고, 그 위에 내부전극 형성용 도전 패턴이 형성된 세라믹 그린시트가 순차적으로 적층되며, 더욱이 내부전극 형성용 도전 패턴이 형성되어 있지 않은 세라믹 그린시트를 소정 매수 적층함으로써 마더(mother) 적층체가 제작된다. 이 때, 내부전극 형성용 도전 패턴이 인쇄되어 있는 세라믹 그린시트는 내부전극 형성용 도전 패턴의 인출부가 엇갈리게 되도록 복수개 적층된다. 필요에 따라, 이 마더 적층체는 정수압 프레싱 등의 수단에 의해 적층방향(높이방향)으로 압착시켜도 된다.
그 후에, 마더 적층체가 소정의 형상 치수로 절단되고, 생(raw) 적층체 칩이 잘라내진다. 이 때, 생 적층체 칩에 대하여 배럴 연마 등을 실시하고, 적층체 칩의 모서리부나 능선부가 라운드형으로 되어 있어도 된다.
이어서, 잘라내진 생 적층체 칩이 소성되고, 적층체의 내부에 제1 내부전극층 및 제2 내부전극층이 배치되며, 제1 내부전극층이 제1 단면으로 인출되고, 제2 내부전극층이 제2 단면으로 인출된 적층체가 생성된다. 한편, 생 적층체 칩의 소성 온도는 세라믹 재료나 내부전극 형성용 도전 페이스트의 재료에 의존하는데, 약 900℃ 이상 1300℃ 이하인 것이 바람직하다.
다음으로, 하부전극층이 형성된다. 하부전극층이 베이킹층인 경우, 우선 소성 후 적층체 칩의 양 단면에 외부전극용 도전성 페이스트를 도포하고, 베이킹하여, 제1 외부전극(26a)의 제1 하부전극층 및 제2 외부전극(26b)의 제2 하부전극층이 형성된다. 베이킹 온도는 약 700℃ 이상 900℃ 이하인 것이 바람직하다. 한편, 외부전극용 도전성 페이스트를 도포할 때에, 스크린 인쇄공법으로 제막(製膜)함으로써, 외주부에 새들(saddle) 형상을 가지는 단면전극(접힌 외부전극이 없는) 구조로 한다. 이 때, 외부전극용 도전성 페이스트의 점도나 양을 컨트롤함으로써, 새들의 높이를 컨트롤할 수 있다.
그 후에, 필요에 따라 하부전극층의 표면에 도금층이 형성되고, 외부전극(26)이 형성된다. 도 2에 나타내는 적층 세라믹 전자부품 본체(12)는 하부전극층 상에 형성되는 도금층으로서 Ni 도금층 및 Sn 도금층이 형성된다. Ni 도금층 및 Sn 도금층은 예를 들면, 전해도금이나 무전해도금 등으로 순차 형성된다.
상술한 바와 같이 하여, 도 2에 나타내는 적층 세라믹 전자부품 본체(12)가 제조된다.
(2) 금속단자 부착 방법
이어서, 복수개의 적층 세라믹 전자부품 본체(12)에 금속단자(30)가 부착된다.
우선, 제1 금속단자(30a) 및 제2 금속단자(30b)가 준비된다.
다음으로, 복수개의 적층 세라믹 전자부품 본체(12)의 외부전극(26)에 접합재에 의해 금속단자(30)가 부착된다. 여기서는 접합재로서 땜납이 이용된다. 땜납 온도는 리플로우에서, 예를 들면, 약 270℃ 이상 290℃ 이하의 열을 30초 이상 가한다.
(3) 단자블록 부착 방법
다음으로, 제1 금속단자(30a)에 제1 단자블록(40a)을 부착하고, 제2 금속단자(30b)에 제2 단자블록(40b)을 부착한다. 여기서는 금속단자(30)에 단자블록(40)을 부착하기 위한 접합재로서 땜납을 이용한다.
우선, 땜납을 제1 금속단자(30a)의 적층 세라믹 전자부품 본체(12)가 접속되어 있지 않은 측의 면에 도포하고, 또한 제2 금속단자(30b)의 적층 세라믹 전자부품 본체(12)가 접속되어 있지 않은 측의 면에 도포한다. 그리고 리플로우에 의해 제1 금속단자(30a)와 제1 단자블록(40a)이 접속되고, 제2 금속단자(30b)와 제2 단자블록(40b)이 접속된다.
(4) 외장재 형성 방법
이어서, 적층 세라믹 전자부품(10A)의 외장재(50)가 형성된다. 외장재(50)는 예를 들면, 트랜스퍼 몰딩 공법에 의해 형성된다. 구체적으로는 금형에 외장재(50)의 수지를 충전하고, 그곳에 외장재(50) 형성 전의 적층 세라믹 전자부품을 배치하고, 수지를 경화시켜 적층 세라믹 전자부품 본체(12)와, 제1 금속단자(30a) 및 제2 금속단자(30b)와, 제1 단자블록(40a) 및 제2 단자블록(40b)의 일부에 외장재(50)가 마련된다.
이상과 같이 하여 도 1에 나타내는 적층 세라믹 전자부품(10A)이 제조된다.
3. 실험예
다음으로, 상기 제조 방법에 따라 실시예에 따른 적층 세라믹 전자부품(10A)을 제작하고, 발열 시험에 의한 방열성의 확인과 히트사이클 시험에 의한 적층 세라믹 전자부품의 크랙 발생의 유무를 확인했다. 비교예 1로서 금속단자 부착 적층 세라믹 전자부품을 준비하고, 비교예 2로서 필름콘덴서를 준비하고, 동일한 시험을 실시했다. 한편, 적층 세라믹 콘덴서는 전압 인가 시에 정전 용량이 크게 변동되기 때문에, 정격 전압의 50% 인가 시점에서의 정전 용량을 맞춘 제품으로 사이즈 비교를 실시했다.
실시예로는 실시예 1 내지 실시예 3을 준비한다. 금속단자의 모재는 서로 다르다. 이하, 실시예 1 내지 실시예 3의 상세에 대해 설명한다.
실시예 1에 대한 시료를 제작하기 위해, 상술한 적층 세라믹 전자부품의 제조 방법에 따라 이하와 같은 사양의 적층 세라믹 전자부품(10A)을 제작했다.
·적층 세라믹 전자부품의 사이즈 L×W×T(설계값): 14㎜×14㎜×8㎜
·용량: 612㎋
·정격 전압: 1250V
·적층 세라믹 전자부품 본체의 수 및 접속 구조: 4개·병렬 접속
·금속단자
·모재: SUS430
·JIS Z 2285:2003의 측정 방법에 의한 -55℃~200℃의 평균 선팽창계수: 12×10-6
·도금막: Ni 도금층 및 Sn 도금층의 2층 구조
·단자블록
·모재: 무산소구리
·도금층: Ni 도금층 및 Sn 도금층의 2층 구조
·직경: 3㎜
·높이: 3㎜
·접합재
·외부전극과 금속단자의 접합재: Sn-10Sb 땜납
·금속단자와 단자블록의 접합재: Sn-10Sb 땜납
·외장재: 에폭시 수지
또한, 실시예 1에 따른 적층 세라믹 전자부품에 포함되는 적층 세라믹 전자부품 본체인 적층 세라믹 콘덴서의 사양은 이하와 같다.
·적층 세라믹 전자부품 본체의 사이즈 l×w×t(설계값): 5.7㎜×5.0㎜×2.7㎜
·세라믹층의 재료: BaTiO3
·용량: 153㎋
·정격 전압: 1250V
·내부전극층의 재료: Ni
·외부전극
·하부전극층: Cu와 유리를 포함하는 하부전극층
·측면, 주면 상의 길이방향(l)을 따른 1/2 위치에서의 두께: 47㎛
·단면 상의 높이방향(t)을 따른 1/2 위치에서의 두께: 86㎛
·도금층: Ni 도금층과 Sn 도금층의 2층 구조
·Ni 도금층의 측면, 주면 상의 길이방향(l)을 따른 1/2 위치에서의 두께: 3㎛
·Ni 도금층의 단면 상의 높이방향(t)을 따른 1/2 위치에서의 두께: 3㎛
·Sn 도금층의 측면, 주면 상의 길이방향(l)을 따른 1/2 위치에서의 두께: 4㎛
·Sn 도금층의 단면 상의 높이방향(t)을 따른 1/2 위치에서의 두께: 4㎛
실시예 2에 대한 시료를 제작하기 위해 상술한 적층 세라믹 전자부품의 제조 방법에 따라 이하와 같은 사양의 적층 세라믹 전자부품(10A)을 제작했다.
·적층 세라믹 전자부품의 사이즈 L×W×T(설계값): 14㎜×14㎜×8㎜
·용량: 612㎋
·정격 전압: 1250V
·적층 세라믹 전자부품 본체의 수 및 접속 구조: 4개·병렬 접속
·금속단자
·모재: 42 알로이
·JIS Z 2285:2003의 측정 방법에 의한 -55℃~200℃의 평균 선팽창계수: 4.5×10-6
·도금막: Ni 도금층 및 Sn 도금층의 2층 구조
·단자블록
·모재: 무산소구리
·도금층: Ni 도금층 및 Sn 도금층의 2층 구조
·직경: 3㎜
·높이: 3㎜
·접합재
·외부전극과 금속단자의 접합재: Sn-10Sb 땜납
·금속단자와 단자블록의 접합재: Sn-10Sb 땜납
·외장재: 에폭시 수지
또한, 실시예 2에 따른 적층 세라믹 전자부품에 포함되는 적층 세라믹 전자부품 본체인 적층 세라믹 콘덴서의 사양은 이하와 같다.
·적층 세라믹 전자부품 본체의 사이즈 l×w×t(설계값): 5.7㎜×5.0㎜×2.7㎜
·세라믹층의 재료: BaTiO3
·용량: 153㎋
·정격 전압: 1250V
·내부전극층의 재료: Ni
·외부전극
·하부전극층: Cu와 유리를 포함하는 하부전극층
·측면, 주면 상의 길이방향(l)을 따른 1/2 위치에서의 두께: 45㎛
·단면 상의 높이방향(t)을 따른 1/2 위치에서의 두께: 83㎛
·도금층: Ni 도금층과 Sn 도금층의 2층 구조
·Ni 도금층의 측면, 주면 상의 길이방향(l)을 따른 1/2 위치에서의 두께: 3㎛
·Ni 도금층의 단면 상의 높이방향(t)을 따른 1/2 위치에서의 두께: 3㎛
·Sn 도금층의 측면, 주면 상의 길이방향(l)을 따른 1/2 위치에서의 두께: 4㎛
·Sn 도금층의 단면 상의 높이방향(t)을 따른 1/2 위치에서의 두께: 4㎛
실시예 3에 대한 시료를 제작하기 위해, 상술한 적층 세라믹 전자부품의 제조 방법에 따라 이하와 같은 사양의 적층 세라믹 전자부품(10A)을 제작했다.
·적층 세라믹 전자부품의 사이즈 L×W×T(설계값): 14㎜×14㎜×8㎜
·용량: 612㎋
·정격 전압: 1250V
·적층 세라믹 전자부품 본체의 수 및 접속 구조: 4개·병렬 접속
·금속단자
·모재: 인청동(C5210)
·JIS Z 2285:2003의 측정 방법에 의한 -55℃~200℃의 평균 선팽창계수: 18.2×10-6
·도금막: Ni 도금층 및 Sn 도금층의 2층 구조
·단자블록
·모재: 무산소구리
·도금층: Ni 도금층 및 Sn 도금층의 2층 구조
·직경: 3㎜
·높이: 3㎜
·접합재
·외부전극과 금속단자의 접합재: Sn-10Sb 땜납
·금속단자와 단자블록의 접합재: Sn-10Sb 땜납
·외장재: 에폭시 수지
또한, 실시예 3에 따른 적층 세라믹 전자부품에 포함되는 적층 세라믹 전자부품 본체인 적층 세라믹 콘덴서의 사양은 이하와 같다.
·적층 세라믹 전자부품 본체의 사이즈 l×w×t(설계값): 5.7㎜×5.0㎜×2.7㎜
·세라믹층의 재료: BaTiO3
·용량: 153㎋
·정격 전압: 1250V
·내부전극층의 재료: Ni
·외부전극
·하부전극층: Cu와 유리를 포함하는 하부전극층
·측면, 주면 상의 길이방향(l)을 따른 1/2 위치에서의 두께: 45㎛
·단면 상의 높이방향(t)을 따른 1/2 위치에서의 두께: 83㎛
·도금층: Ni 도금층과 Sn 도금층의 2층 구조
·Ni 도금층의 측면, 주면 상의 길이 방향(l)을 따른 1/2 위치에서의 두께: 3㎛
·Ni 도금층의 단면 상의 높이방향(t)을 따른 1/2 위치에서의 두께: 3㎛
·Sn 도금층의 측면, 주면 상의 길이 방향(l)을 따른 1/2 위치에서의 두께: 4㎛
·Sn 도금층의 단면 상의 높이방향(t)을 따른 1/2 위치에서의 두께: 4㎛
한편, 비교예 1로서 금속단자 부착 적층 세라믹 전자부품(1)을 준비하고, 비교예 2로서 필름콘덴서(4)를 준비했다.
비교예 1의 시료에는 도 24(a)에 나타내는 바와 같은 금속단자 부착 적층 세라믹 전자부품을 준비했다. 금속단자 부착 적층 세라믹 전자부품(1)은 2개의 적층 세라믹 전자부품 본체인 적층 세라믹 콘덴서(2)와, 한 쌍의 금속단자(3)를 포함한다. 한 쌍의 금속단자(3)는 제1 금속단자(3a)와 제2 금속단자(3b)를 포함한다.
여기서, 도 24(a) 및 (b)에서 나타내는 바와 같이, 정면에서 보아, 금속단자 부착 적층 세라믹 전자부품(1)의 제1 금속단자(3a) 및 제2 금속단자(3b)를 포함하는 폭방향의 치수를 L치수로 하고, 금속단자 부착 적층 세라믹 전자부품(1)의 전후 방향의 치수를 W치수로 하며, 금속단자 부착 적층 세라믹 전자부품(1)의 제1 금속단자(3a) 및 제2 금속단자(3b)를 포함하는 높이방향의 치수를 T치수로 한다.
비교예 1로서 사용한 금속단자 부착 적층 세라믹 전자부품의 사양은 이하와 같다.
·적층 세라믹 전자부품의 사이즈 L×W×T(설계값, 금속단자를 포함): 6.0㎜×5.2㎜×6.0㎜
·용량: 304㎌
·정격 전압: 1250V
·적층 세라믹 전자부품 본체의 수 및 접속 구조: 2개·병렬 접속
·금속단자
·모재: SUS430
·JIS Z 2285:2003의 측정 방법에 의한 -55℃~200℃의 평균 선팽창계수: 12×10-6
·도금막: Ni 도금층 및 Sn 도금층의 2층 구조
·단자블록: 없음
·접합재
·외부전극과 금속단자의 접합재: Sn-10Sb 땜납
또한, 비교예 1에 따른 적층 세라믹 전자부품에 포함되는 적층 세라믹 전자부품 본체인 적층 세라믹 콘덴서의 사양은 이하와 같다.
·적층 세라믹 전자부품 본체의 사이즈 l×w×t(설계값): 5.7㎜×5.0㎜×2.7㎜
·세라믹층의 재료: BaTiO3
·용량: 152㎋
·정격 전압: 1250V
·내부전극층의 재료: Ni
·외부전극
·하부전극층: Cu와 유리를 포함하는 하부전극층
·측면, 주면 상의 길이방향(l)을 따른 1/2 위치에서의 두께: 48㎛
·단면 상의 높이방향(t)을 따른 1/2 위치에서의 두께: 88㎛
·도금층: Ni 도금층과 Sn 도금층의 2층 구조
·Ni 도금층의 측면, 주면 상의 길이방향(l)을 따른 1/2 위치에서의 두께: 3㎛
·Ni 도금층의 단면 상의 높이방향(t)을 따른 1/2 위치에서의 두께: 3㎛
·Sn 도금층의 측면, 주면 상의 길이방향(l)을 따른 1/2 위치에서의 두께: 4㎛
·Sn 도금층의 단면 상의 높이방향(t)을 따른 1/2 위치에서의 두께: 4㎛
또한, 비교예 2의 시료에는 도 25(a)에 나타내는 바와 같은 필름콘덴서를 준비했다. 필름콘덴서(4)는 직육면체 형상의 콘덴서 본체부(5)와, 한 쌍의 금속단자(6)를 포함한다. 한 쌍의 금속단자(6)는 제1 금속단자(6a)와 제2 금속단자(6b)를 포함한다.
여기서, 도 25(a) 및 (b)에서 나타내는 바와 같이, 정면에서 보아, 필름콘덴서(4)의 콘덴서 본체부(5)의 폭방향의 치수를 L치수로 하고, 필름콘덴서(4)의 콘덴서 본체부(5)의 전후 방향의 치수를 W치수로 하며, 필름콘덴서(4)의 콘덴서 본체부(5)의 높이방향의 치수를 T치수로 한다.
비교예 2로서 사용한 필름콘덴서의 사양은 이하와 같다.
·필름콘덴서의 사이즈 L×W×T(설계값: 금속단자를 제외한 치수): 31.5㎜×11.0㎜×27.0㎜
·필름 재료: 폴리프로필렌
·용량: 330㎋
·정격 전압: 1000V
·내부전극의 재료: Al
·외장재: 에폭시 수지
(방열성 확인 방법)
각종 샘플을 유리에폭시 수지의 기판에 실장 후, 전류 통전에 의한 발열 측정을 실시했다. 주위 온도 25℃의 환경 하에서 제품에 300㎑, 120Vp-p, 5 Arms의 AC 전류를 흐르게 하고, 0분, 10분 시점의 온도측정을 실시하고, 그 차분(差分)을 발열 온도로 했다.
온도측정은 각 샘플의 상면의 길이방향(Z)을 따라 L치수의 1/2 위치, 폭방향(Y)을 따라 W치수의 1/2 위치에서 실시했다.
한편, 비교예 2에 대해서는 실시예와 정전 용량을 맞추기 위해 2병렬 실장을 실시하고, 평가를 실시했다.
(크랙 확인 방법)
각종 샘플을 유리에폭시 수지의 기판에 실장 후, 히트사이클 시험을 실시했다.
히트사이클 시험은 기상(氣相)으로 실시하고, -55℃, 150℃에서 각각 30분 유지하는 사이클을 임의의 횟수로 반복했다.
임의의 사이클을 실시한 시험 후의 샘플에 대해, 절단면 연마를 실시하고, 적층 세라믹 전자부품 본체(적층 세라믹 콘덴서)의 크랙의 유무를 확인했다.
연마는 LT 절단면에서 실시하고, (제1 측면(50c) 측에 위치하는) 제1 적층 세라믹 콘덴서의 W치수의 1/2 위치에서 관찰을 실시했다.
(정전 용량 측정 방법)
실시예 1 내지 실시예 3, 그리고 비교예 1 및 비교예 2의 콘덴서 정전 용량은 표준규격(JIS C 5101-1:2010)에 기초한 측정 조건에서 정전 용량 측정기(LCR 미터)를 이용하여 측정했다.
(각 시료의 치수 측정 방법)
실시예 1 내지 실시예 3, 그리고 비교예 1 및 비교예 2의 각 전자부품의 치수는 마이크로미터에 의해 측정되었다.
(금속단자의 모재의 선팽창계수 측정 방법)
JIS Z 2285:2003을 따르고, -55℃~200℃의 평균 선팽창계수를 계측했다.
(실장 면적 측정 방법)
실장 기판면으로부터 직교하는 방향에서 보았을 때의 시료의 윤곽을 따른 길이를 마이크로미터에 따라 측정하고, 그 값으로부터 실장 면적을 산출했다.
(실장 체적 측정 방법)
실장 기판면으로부터 직교하는 방향에서 보았을 때의 시료의 윤곽을 따른 길이 및 높이를 마이크로미터에 따라 측정하고, 그 값으로부터 실장 체적을 산출했다.
이상의, 실시예 1 내지 실시예 3, 그리고 비교예 1의 발열 측정의 결과를 표 1에 나타내고, 히트사이클 시험의 결과를 표 2에 나타낸다.
또한, 실시예 1 내지 실시예 3, 그리고 비교예 1 및 비교예 2의 각 샘플의 사이즈, 실장 체적 및 실장 면적의 측정 결과를 표 3에 나타낸다.
Figure pat00001
Figure pat00002
Figure pat00003
표 1에서, 발열 측정 결과에 대해 실시예 1 내지 실시예 3의 시료에 따른 적층 세라믹 전자부품에 의하면, 단자블록(40)을 가지고 있기 때문에 발열 온도가 각각 8.9℃, 9.0℃, 8.5℃로 비교적 낮았다.
한편, 비교예 1의 시료에 따른 적층 세라믹 전자부품에서는 발열 온도는 12.3℃로, 실시예보다도 높았다.
다음으로 표 2에서, 히트사이클 시험에 대해 크랙 발생 수를 보면, 실시예 1 및 실시예 2의 시료에 따른 적층 세라믹 전자부품에 의하면, 0회, 500회, 1000회, 1500회 및 2000회의 히트사이클 시험에서 적층 세라믹 전자부품 본체에는 크랙이 발생하지 않았다.
또한, 실시예 3의 시료에 따른 적층 세라믹 전자부품에서는 0회 및 500회의 히트사이클 시험에서는 적층 세라믹 전자부품 본체에는 크랙이 발생하지 않았다. 그러나 1000회, 1500회 및 2000회의 히트사이클 시험에서는 각각 10개 중 1개, 10개 중 3개, 그리고 10개 중 5개의 크랙이 발생했다.
한편, 비교예 1의 시료에 따른 적층 세라믹 전자부품에 의하면, 0회, 500회, 1000회, 1500회 및 2000회의 히트사이클 시험에서 적층 세라믹 전자부품 본체에는 크랙이 발생하지 않았다.
이어서, 표 3에서 실장 체적 및 실장 면적에 대해 보면, 실시예 1 내지 실시예 3의 시료에 따른 적층 세라믹 전자부품에 의하면, 실장 체적은 1568.0㎜3이고, 실장 면적은 196.0㎜2이었다.
한편, 비교예 2의 시료에 따른 필름콘덴서에 의하면, 실장 체적이 9355.5㎜3이며, 실장 면적은 346.5㎜2이었다. 한편, 실시예 1 내지 실시예 3의 시료에 따른 적층 세라믹 전자부품의 정전 용량은 612㎌이며, 비교예 2의 시료에 따른 필름콘덴서의 정전 용량은 1개당 330㎌이므로, 비교예 2의 시료에 따른 필름콘덴서의 정전 용량은 실시예 1 내지 실시예 3의 시료에 따른 적층 세라믹 전자부품의 약 1/2의 정전 용량의 크기이다. 따라서, 실제 사용을 상정하여 정전 용량을 동등하게 비교하면, 비교예 2의 시료에 따른 필름콘덴서에서는 표 3에 나타낸 실장 체적 및 실장 면적의 2배를 요하게 된다.
이상의 결과로부터, 실시예 1 내지 실시예 3에 따른 적층 세라믹 전자부품에서는 적층 세라믹 전자부품 본체(12)가 접속되어 있는 금속단자(30)에서 단자블록(40)이 접속되어 있기 때문에, 소형화가 가능하고, 적층 세라믹 전자부품 본체(12)와 실장 기판 사이의 저열 저항 접속을 실현할 수 있다. 그 결과, 적층 세라믹 전자부품의 방열성을 향상시킬 수 있다.
또한, 실시예 1 및 실시예 2에 따른 적층 세라믹 전자부품과 같이, 금속단자(30)의 선팽창계수를 12×10-6 이하의 금속으로 구성함으로써, 적층 세라믹 전자부품 본체(12)와 금속단자(30) 사이의 선팽창계수 차에 의해 발생하는 열응력을 억제하고, 적층 세라믹 전자부품의 히트사이클에 의한 크랙의 억제도 도모할 수 있는 것이 시사되었다. 이로써, 적층 세라믹 전자부품의 방열성의 향상뿐만 아니라, 적층 세라믹 전자부품 본체(12)에 대한 크랙 억제의 양립을 실현할 수 있는 것이 분명해졌다.
더욱이, 실시예 1 내지 실시예 3에 따른 적층 세라믹 전자부품에서는 적층 세라믹 전자부품 본체(12)의 제1 주면(14a) 및 제2 주면(14b)을 잇는 높이방향(x)의 t치수는 적층 세라믹 전자부품 본체(12)의 제1 측면(14c) 및 제2 측면(14d)을 잇는 폭방향(y)의 w치수보다도 작고, 또한 적층 세라믹 전자부품 본체(12)는 제1 측면(14c) 또는 제2 측면(14d)이 실장면과 대향하도록 배치되어 있다. 즉, 내부전극층(18)들이 대향하는 면과 실장면이 수직이 되도록 배치되고, 면적이 작은 제1 측면(14c) 또는 제2 측면(14d)이 실장면에 대향하도록 배치된다. 이와 같이, 실장면에 대하여 면적이 작은 면을 향해 배치함으로써, 비교예 2에 따른 필름콘덴서와 비교한 경우, 실장 체적 및 실장 면적을 작게 하는 것이 가능해진다.
한편, 이상과 같이 본 발명의 실시형태는 상기 기재에서 개시되어 있지만, 본 발명은 이에 한정되는 것은 아니다.
즉, 본 발명의 기술적 사상 및 목적의 범위에서 일탈하지 않고, 이상 설명한 실시형태에 대하여, 메커니즘, 형상, 재질, 수량, 위치 또는 배치 등에 관해 다양한 변경을 가할 수 있는 것이며, 그들은 본 발명에 포함되는 것이다.
10A, 10B: 적층 세라믹 전자부품
12: 적층 세라믹 전자부품 본체
14: 적층체
16: 세라믹층
16a: 외층부
16b: 내층부
18: 내부전극층
18a: 제1 내부전극층
18b: 제2 내부전극층
20a: 제1 대향전극부
20b: 제2 대향전극부
22a: 제1 인출전극부
22b: 제2 인출전극부
24a: 측부(W갭)
24b: 단부(L갭)
26: 외부전극
26a: 제1 외부전극
26b: 제2 외부전극
30, 130, 230: 금속단자
30a, 130a: 제1 금속단자
30b, 130b: 제2 금속단자
32a, 132a: 제1 단자접합부
32b, 132b: 제2 단자접합부
34a, 134a: 제1 연장부
34b, 134b: 제2 연장부
136a1~136a3: 제1 컷아웃부
136b1~136b3: 제2 컷아웃부
40, 140, 240, 340, 440: 단자블록
40a, 140a, 240a, 340a, 440a: 제1 단자블록
40b, 140b, 240b, 340b, 440b: 제2 단자블록
442a: 제1 베이스부
442b: 제2 베이스부
444a: 제1 연장부
444b: 제2 연장부
50: 외장재

Claims (8)

  1. 적층된 세라믹층을 포함하고, 높이방향으로 마주보는 제1 주면(主面) 및 제2 주면과, 높이방향에 직교하는 폭방향으로 마주보는 제1 측면 및 제2 측면과, 높이방향 및 폭방향에 직교하는 길이방향으로 마주보는 제1 단면(端面) 및 제2 단면을 포함하는 적층체와,
    상기 적층체 각각에는 상기 제1 단면 상 및 적어도 상기 제1 측면의 일부와 제2 측면의 일부에 연장되도록 배치되는 제1 외부전극과, 상기 제2 단면 상 및 적어도 상기 제1 측면의 일부와 제2 측면의 일부에 연장되도록 배치되는 제2 외부전극을 가지는 복수개의 적층 세라믹 전자부품 본체와,
    상기 제1 외부전극에 접속되는 제1 금속단자와,
    상기 제2 외부전극에 접속되는 제2 금속단자와,
    상기 제1 금속단자에 접속되는 제1 단자블록과,
    상기 제2 금속단자에 접속되는 제2 단자블록을 포함하고,
    상기 복수개의 적층 세라믹 전자부품 본체의 상기 제1 주면 및 상기 제2 주면을 잇는 높이방향의 t치수는 상기 복수개의 적층 세라믹 전자부품 본체의 상기 제1 측면 및 상기 제2 측면을 잇는 방향의 폭방향의 w치수보다도 작으며,
    상기 복수개의 적층 세라믹 전자부품 본체 각각은 상기 제1 측면 또는 상기 제2 측면이 실장면과 대향하도록 배치되고,
    상기 제1 금속단자는 상기 복수개의 적층 세라믹 전자부품 본체 각각의 제1 외부전극에 걸치도록 배치되며,
    상기 제2 금속단자는 상기 복수개의 적층 세라믹 전자부품 본체 각각의 제2 외부전극에 걸치도록 배치되고,
    상기 제1 단자블록은 단수 혹은 복수개 배치되며,
    상기 제2 단자블록은 단수 혹은 복수개 배치되는, 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 금속단자 및 상기 제2 금속단자는 12×10-6 이하의 선팽창계수를 가지는 금속으로 구성되는, 적층 세라믹 전자부품.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 단자블록 및 상기 제2 단자블록은 모재와 상기 모재의 표면에 배치되는 도금막을 가지며, 상기 모재는 열전도율이 높은 무산소구리나 Cu계 합금으로 이루어지는, 적층 세라믹 전자부품.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 금속단자 및 상기 제2 금속단자의 금속은 스테인리스 합금, 티탄 합금, 니켈 합금에서 선택되는, 적층 세라믹 전자부품.
  5. 제1항 또는 제2항에 있어서,
    상기 적층체, 상기 제1 및 상기 제2 외부전극, 상기 제1 및 상기 제2 금속단자, 및 상기 제1 및 상기 제2 단자블록 중 적어도 일부가 외장재로 덮이는, 적층 세라믹 전자부품.
  6. 제5항에 있어서,
    상기 외장재는 실리콘계나 에폭시계로 이루어지는, 적층 세라믹 전자부품.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 금속단자는 상기 제1 외부전극에 접속되는 상기 제1 측면 또는 상기 제2 측면과 대향하는 제1 단자접합부와, 상기 제1 단자접합부에 접속되고, 상기 제1 측면 또는 상기 제2 측면과 평행인 방향으로 상기 복수개의 적층 세라믹 전자부품 본체로부터 멀어지도록 연장되는 제1 연장부를 가지며,
    상기 제2 금속단자는 상기 제2 외부전극에 접속되는 상기 제1 측면 또는 상기 제2 측면과 대향하는 제2 단자접합부와, 상기 제2 단자접합부에 접속되고, 상기 제1 측면 또는 상기 제2 측면과 평행인 방향으로 상기 복수개의 적층 세라믹 전자부품 본체로부터 멀어지도록 연장되는 제2 연장부를 가지는, 적층 세라믹 전자부품.
  8. 제7항에 있어서,
    상기 제1 단자블록은 상기 제1 금속단자의 상기 제1 단자접합부 및 상기 제1 연장부에 걸쳐 배치되고,
    상기 제2 단자블록은 상기 제2 금속단자의 상기 제2 단자접합부 및 상기 제2 연장부에 걸쳐 배치되는, 적층 세라믹 전자부품.
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