JP7331622B2 - 積層セラミック電子部品 - Google Patents
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Description
本発明は、積層セラミック電子部品に関する。
一般的に、積層セラミック電子部品に含まれる積層セラミックコンデンサを実装基板にはんだを用いて実装した場合、配線基板および電子部品本体は、温度変化が生じた際に、それぞれの熱膨張係数に基づいて膨張または収縮する。これらの熱膨張係数の差は、たとえば、電子部品本体の損傷または接合部分の破壊等を招くストレスの原因となる。
また、配線基板が薄型のガラスエポキシ基板のように撓みやすい場合、配線基板が撓んだときにも、同様のストレスが生じ得る。さらに、配線基板自体に力が加わった際に基板が撓んで変形することによっても同様のストレスが生じ得る。これらのストレス（応力）が、積層セラミックコンデンサに加わることで、積層セラミックコンデンサにクラックが生じるおそれがあった。
また、配線基板が薄型のガラスエポキシ基板のように撓みやすい場合、配線基板が撓んだときにも、同様のストレスが生じ得る。さらに、配線基板自体に力が加わった際に基板が撓んで変形することによっても同様のストレスが生じ得る。これらのストレス（応力）が、積層セラミックコンデンサに加わることで、積層セラミックコンデンサにクラックが生じるおそれがあった。
特許文献１には、上述した問題を解決するため、コンデンサ素子の端子電極に金属端子を取り付けて、コンデンサ素子を配線基板から浮かした状態にしながら、金属端子を配線基板にはんだ付けする方法が示されている。
特許文献１に示す方法は、はんだ付け時の熱が金属端子を通して電子部品本体に伝わることになるので、電子部品本体に対して、熱衝撃を加わりにくくすることができる。また、温度変化によるストレスや配線基板の変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
さらに、近年では、上記に記載したような例えば、特許文献１に記載されるような構造において、より高耐圧かつより大容量のものが求められるようになってきている。
このような状況において、例えば、特許文献２のように、金属端子付きの積層セラミック電子部品において、２個以上の積層セラミックコンデンサを直列に接続して高耐圧、大容量化をはかる技術が開示されている。
特許文献１に示す方法は、はんだ付け時の熱が金属端子を通して電子部品本体に伝わることになるので、電子部品本体に対して、熱衝撃を加わりにくくすることができる。また、温度変化によるストレスや配線基板の変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
さらに、近年では、上記に記載したような例えば、特許文献１に記載されるような構造において、より高耐圧かつより大容量のものが求められるようになってきている。
このような状況において、例えば、特許文献２のように、金属端子付きの積層セラミック電子部品において、２個以上の積層セラミックコンデンサを直列に接続して高耐圧、大容量化をはかる技術が開示されている。
ここで、特許文献１や特許文献２に示す金属端子付きの積層セラミック電子部品において、２個以上の積層セラミックコンデンサを直列に接続すると、金属端子間の耐圧を上げることができるが、積層セラミックコンデンサの外部電極の端子間距離や、外部電極と金属端子間の距離が短いため、沿面放電によって、製品の耐圧低下が発生することがある。このため、金属端子付きの積層セラミック電子部品は、各端子間の沿面距離を長くとる必要があった。したがって、積層セラミック電子部品を樹脂でモールドする必要のある場合があった。
しかしながら、２個以上の積層セラミックコンデンサを直列に接続した積層セラミック電子部品を樹脂でモールドした場合、特性選別の際に問題が生じる場合がある。たとえば、仮に、２個以上の積層セラミックコンデンサを直列に接続した構造において、樹脂モールドを行い樹脂モールドから突出する２つの金属端子で特性を選別する場合、ＩＲ値は各積層セラミックコンデンサの総和となる。このため、直列に接続された樹脂モールド品の内部における積層セラミックコンデンサのいずれかにおいて、規格のＩＲ値の下限を下回る積層セラミックコンデンサが含まれていたとしても、もう一方の積層セラミックコンデンサのＩＲ値が総和の値において規格のＩＲ値を満たしていた場合、規格のＩＲ値の下限を下回る積層セラミックコンデンサを特性選別で取り除くことができなくなる。よって、信頼性の低下を招いてしまうことに繋がる可能性があった。
それゆえに、本発明の主たる目的は、複数の電子部品本体が外装材でモールドされている場合であっても、各電子部品本体の品質を考慮しうる積層セラミック電子部品を提供することである。
本発明に係る積層セラミック電子部品は、積層された複数のセラミック層と積層された複数の内部電極層とを含み、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する第１の積層体と、第１の積層体の第１の端面上に配置される第１の外部電極と、第１の積層体の第２の端面上に配置される第２の外部電極と、を備える第１の積層セラミック電子部品本体と、積層された複数のセラミック層と、積層された複数の内部電極層と、を含み、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する第２の積層体と、第２の積層体の第１の端面上に配置される第３の外部電極と、第２の積層体の第２の端面上に配置される第４の外部電極と、を備える第２の積層セラミック電子部品本体と、を有する積層セラミック電子部品であって、第１の積層セラミック電子部品本体と第２の積層セラミック電子部品本体とは、第１の端面と第２の端面とを結ぶ長さ方向に対向するように配置されており、第１の外部電極は、第１の積層体の実装面側に位置することになる第２の主面上にも配置されており、第１の積層体の第２の主面上に位置する第１の外部電極に、第１の金属端子が接続され、第４の外部電極は、第２の積層体の実装面側に位置することになる第２の主面上にも配置されており、第２の積層体の第２の主面上に位置する第４の外部電極に、第２の金属端子が接続され、第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体と、第１の金属端子の少なくとも一部および第２の金属端子の少なくとも一部を覆うように外装材が設けられており、第１の積層セラミック電子部品本体の第２の外部電極と、第２の積層セラミック電子部品本体の第３の外部電極とに跨るように接続され、実装面側とは反対側の面側のみにおいて外装材から露出するように設けられた第３の金属端子をさらに有しており、第２の積層セラミック電子部品本体の第２の積層体のセラミック層の材料は、第１の積層セラミック電子部品本体の第１の積層体のセラミック層と同一の材料であり、第１の積層セラミック電子部品本体の第２の外部電極と、第２の積層セラミック電子部品本体の第３の外部電極とは、外装材の内部で、高さ方向において接合材を介して第３の金属端子に接続され、且つ、外装材の内部で第３の金属端子を介さず、長さ方向において接合材を介して接続されている、積層セラミック電子部品である。
この発明にかかる積層セラミック電子部品では、外装材から露出するように設けられた第３の金属端子を有している。したがって、積層セラミック電子部品本体を直列に接続した状態で外装材により覆ったとしても、第３の金属端子を用いることで、それぞれの積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）を正確に測定することが可能となる。
すなわち、第１の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）を測定する場合は、第１の金属端子と第３の金属端子に測定端子を接続して第１の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）を測定し、第２の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）を測定する場合は、第２の金属端子と第３の金属端子に測定端子を接続して第２の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）を測定する。
これにより、外装材で覆われた直列に接続された複数の積層セラミック電子部品本体のいずれかにおいて、規格の絶縁抵抗値（ＩＲ値）の下限を下回る積層セラミック電子部品本体が含まれていた場合には、確実に特性選別で、そのような積層セラミック電子部品本体を含む積層セラミック電子部品を取り除くことができる。
なお、外装材で覆われた直列に接続された複数の積層セラミック電子部品本体のいずれかにおいて、規格の絶縁抵抗値（ＩＲ値）の下限を下回る積層セラミック電子部品本体が含まれていた場合、積層セラミック電子部品の寿命が低下してしまう。
したがって、本発明では、外装材で覆われた直列に接続された複数の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）の総和としては良品であっても、積層セラミック電子部品本体のいずれか単体で規格の絶縁抵抗値（ＩＲ値）の下限を下回っている積層セラミック電子部品本体が含まれる積層セラミック電子部品を不良として選別が可能となる。よって、確実にそれぞれの積層セラミック電子部品本体において規格となる絶縁抵抗値（ＩＲ値）を上回る品質の高い積層セラミック電子部品を提供することが可能となる。
すなわち、第１の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）を測定する場合は、第１の金属端子と第３の金属端子に測定端子を接続して第１の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）を測定し、第２の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）を測定する場合は、第２の金属端子と第３の金属端子に測定端子を接続して第２の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）を測定する。
これにより、外装材で覆われた直列に接続された複数の積層セラミック電子部品本体のいずれかにおいて、規格の絶縁抵抗値（ＩＲ値）の下限を下回る積層セラミック電子部品本体が含まれていた場合には、確実に特性選別で、そのような積層セラミック電子部品本体を含む積層セラミック電子部品を取り除くことができる。
なお、外装材で覆われた直列に接続された複数の積層セラミック電子部品本体のいずれかにおいて、規格の絶縁抵抗値（ＩＲ値）の下限を下回る積層セラミック電子部品本体が含まれていた場合、積層セラミック電子部品の寿命が低下してしまう。
したがって、本発明では、外装材で覆われた直列に接続された複数の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）の総和としては良品であっても、積層セラミック電子部品本体のいずれか単体で規格の絶縁抵抗値（ＩＲ値）の下限を下回っている積層セラミック電子部品本体が含まれる積層セラミック電子部品を不良として選別が可能となる。よって、確実にそれぞれの積層セラミック電子部品本体において規格となる絶縁抵抗値（ＩＲ値）を上回る品質の高い積層セラミック電子部品を提供することが可能となる。
この発明によれば、複数の電子部品本体が外装材でモールドされている場合であっても、各電子部品本体の品質を考慮しうる積層セラミック電子部品を得ることができる。
本発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
１．積層セラミック電子部品
本発明の実施の形態に係る積層セラミック電子部品について説明する。図１は、本発明の実施の形態に係る積層セラミック電子部品の一例を示す外観斜視図である。図２は、図１の線ＩＩ－ＩＩにおける断面図である。図３は、図１の線ＩＩＩ－ＩＩＩにおける断面図である。図４は、図１の線ＩＶ－ＶＩにおける断面図である。
本発明の実施の形態に係る積層セラミック電子部品について説明する。図１は、本発明の実施の形態に係る積層セラミック電子部品の一例を示す外観斜視図である。図２は、図１の線ＩＩ－ＩＩにおける断面図である。図３は、図１の線ＩＩＩ－ＩＩＩにおける断面図である。図４は、図１の線ＩＶ－ＶＩにおける断面図である。
図１ないし図４に示すように、積層セラミック電子部品１０は、積層セラミック電子部品本体１２と、第２の積層セラミック電子部品本体１４と、第１の金属端子１６と、第２の金属端子１８と、第３の金属端子１９と、外装材５００とにより構成される。
積層セラミック電子部品１０の長さ方向Ｚの寸法はＬ寸法とされる。Ｌ寸法は、特に限定はされないが、１．０ｍｍ以上１００．０ｍｍ以下とする。積層セラミック電子部品１０の高さ方向Ｘの寸法はＴ寸法とされる。Ｔ寸法は、特に限定はされないが、０．５ｍｍ以上２０．０ｍｍ以下とする。積層セラミック電子部品１０の幅方向Ｙの寸法はＷ寸法とされる。Ｗ寸法は、特に限定はされないが、０．５ｍｍ以上５０．０ｍｍ以下とすることができる。
積層セラミック電子部品１０の長さ方向Ｚの寸法はＬ寸法とされる。Ｌ寸法は、特に限定はされないが、１．０ｍｍ以上１００．０ｍｍ以下とする。積層セラミック電子部品１０の高さ方向Ｘの寸法はＴ寸法とされる。Ｔ寸法は、特に限定はされないが、０．５ｍｍ以上２０．０ｍｍ以下とする。積層セラミック電子部品１０の幅方向Ｙの寸法はＷ寸法とされる。Ｗ寸法は、特に限定はされないが、０．５ｍｍ以上５０．０ｍｍ以下とすることができる。
この発明の実施の形態の積層セラミック電子部品１０は、図１ないし図４に示すように、第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４を有する。なお、３つ以上積層セラミック電子部品本体が用いられていてもよい。
第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４とは、第１の積層体２０の第１の端面２０ｅと第２の積層体４０の第４の端面４０ｆとを結ぶ長さ方向に対向するように配置されている。
第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４とは、後述する第２の外部電極３０ｂと第３の外部電極５０ａとで接続される。接続方法としては、接合材７０を用いて接続される。接合材７０の材料は、例えば、はんだ、導電性接着材、ＴＬＰ（遷移的液相焼結）材などを用いることができる。
第１の積層セラミック電子部品本体１２と第２の積層セラミック電子部品本体１４とは、後述する第２の外部電極３０ｂと第３の外部電極５０ａとで接続される。接続方法としては、接合材７０を用いて接続される。接合材７０の材料は、例えば、はんだ、導電性接着材、ＴＬＰ（遷移的液相焼結）材などを用いることができる。
第１の積層セラミック電子部品本体１２は、直方体状の第１の積層体２０と、第１の外部電極３０ａと、第２の外部電極３０ｂとにより構成される。第２の積層セラミック電子部品本体１４は、直方体状の第２の積層体４０と、第３の外部電極５０ａと、第４の外部電極５０ｂとにより構成される。
積層セラミック電子部品１０の高さ方向Ｘの下部において、第１の金属端子１６は、第１の外部電極３０ａに接続されると共に、第２の金属端子１８は、第４の外部電極５０ｂに接続されている。
以下、積層セラミック電子部品１０の構成要素について、より詳細に説明する。
（Ａ）第１の積層セラミック電子部品本体
（ｉ）第１の積層体
図１ないし図４に示すように、第１の積層体２０は、積層された複数のセラミック層２２と積層された複数の内部電極層２４とを含んでいる。さらに、第１の積層体２０は、積層方向に相対する第１の主面２０ａおよび第２の主面２０ｂと、積層方向に直交する幅方向に相対する第１の側面２０ｃおよび第２の側面２０ｄと、積層方向および幅方向に直交する長さ方向に相対する第１の端面２０ｅおよび第２の端面２０ｆとを有する。
（ｉ）第１の積層体
図１ないし図４に示すように、第１の積層体２０は、積層された複数のセラミック層２２と積層された複数の内部電極層２４とを含んでいる。さらに、第１の積層体２０は、積層方向に相対する第１の主面２０ａおよび第２の主面２０ｂと、積層方向に直交する幅方向に相対する第１の側面２０ｃおよび第２の側面２０ｄと、積層方向および幅方向に直交する長さ方向に相対する第１の端面２０ｅおよび第２の端面２０ｆとを有する。
この第１の積層体２０には、角部および稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第１の主面２０ａおよび第２の主面２０ｂ、並びに、第１の側面２０ｃおよび第２の側面２０ｄ、並びに、第１の端面２０ｅおよび第２の端面２０ｆの一部または全部に凹凸などが形成されていてもよい。
第１の積層体２０は、複数枚のセラミック層２２から構成される外層部２３ａと単数もしくは複数枚のセラミック層２２とそれらの上に配置される複数枚の内部電極層２４から構成される内層部２３ｂとを含む。外層部２３ａは、第１の積層体２０の第１の主面２０ａ側および第２の主面２０ｂ側に位置し、第１の主面２０ａと最も第１の主面２０ａに近い内部電極層２４との間に位置する複数枚のセラミック層２２、および第２の主面２０ｂと最も第２の主面２０ｂに近い内部電極層２４との間に位置する複数枚のセラミック層２２の集合体である。そして、両外層部２３ａに挟まれた領域が内層部２３ｂである。言い換えれば、内層部２３ｂは内部電極層２４を含み、外層部２３ａは内部電極層２４を含まない。
第１の積層体２０がコンデンサとして機能する場合には、セラミック層２２の材料として、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、またはＣａＺｒＯ3などの成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する第１の積層体２０の特性に応じて、たとえば、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物またはＮｉ化合物などの主成分よりも含有量の少ない成分を添加したものを用いてもよい。
なお、第１の積層体２０に、圧電体セラミックを用いた場合、積層セラミック電子部品本体１２は、セラミック圧電素子として機能する。圧電セラミック材料の具体例としては、たとえば、ＰＺＴ（チタン酸ジルコン酸鉛）系セラミック材料などが挙げられる。
また、第１の積層体２０に、半導体セラミックを用いた場合、積層セラミック電子部品本体１２は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、第１の積層体２０に、磁性体セラミックを用いた場合、積層セラミック電子部品本体１２は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層２４は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
また、第１の積層体２０に、半導体セラミックを用いた場合、積層セラミック電子部品本体１２は、サーミスタ素子として機能する。半導体セラミック材料の具体例としては、たとえば、スピネル系セラミック材料などが挙げられる。
また、第１の積層体２０に、磁性体セラミックを用いた場合、積層セラミック電子部品本体１２は、インダクタ素子として機能する。また、インダクタ素子として機能する場合は、内部電極層２４は、コイル状の導体となる。磁性体セラミック材料の具体例としては、たとえば、フェライトセラミック材料などが挙げられる。
焼成後のセラミック層２２の厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。
第１の積層体２０は、複数の内部電極層２４として、たとえば略矩形状の複数の第１の内部電極層２４ａおよび複数の第２の内部電極層２４ｂを有する。複数の第１の内部電極層２４ａおよび複数の第２の内部電極層２４ｂは、第１の積層体２０の積層方向に沿って等間隔に交互に配置されるように埋設されている。このとき、セラミック層２２が１枚ではなく複数枚に重ねられた上に内部電極層２４が配置されていてもよい。
なお、第１の内部電極２４層ａおよび第２の内部電極層２４ｂは、実装面に対して平行になるように配置されていてもよく、垂直になるように配置されていてもよい。
なお、第１の内部電極２４層ａおよび第２の内部電極層２４ｂは、実装面に対して平行になるように配置されていてもよく、垂直になるように配置されていてもよい。
第１の内部電極層２４ａは第２の内部電極層２４ｂと対向する第１の対向電極部２８ａと、第１の内部電極層２４ａの一端側に位置し第１の対向電極部２８ａから第１の積層体２０の第１の端面２０ｅまでの第１の引出電極部２６ａを有する。第１の引出電極部２６ａは、その端部が第１の端面２０ｅに引き出され、露出している。
第２の内部電極層２４ｂは、第１の内部電極層２４ａと対向する第２の対向電極部２８ｂと、第２の内部電極層２４ｂの一端側に位置し、第２の対向電極部２８ｂから第１の積層体２０の第２の端面２０ｆまでの第２の引出電極部２６ｂを有する。第２の引出電極部２６ｂは、その端部が第２の端面２０ｆに引き出され、露出している。
第２の内部電極層２４ｂは、第１の内部電極層２４ａと対向する第２の対向電極部２８ｂと、第２の内部電極層２４ｂの一端側に位置し、第２の対向電極部２８ｂから第１の積層体２０の第２の端面２０ｆまでの第２の引出電極部２６ｂを有する。第２の引出電極部２６ｂは、その端部が第２の端面２０ｆに引き出され、露出している。
第１の内部電極層２４ａの第１の対向電極部２８ａと第１の内部電極層２４ｂの第２の対向電極部２８ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパ状）形成されていたりしてもよい。
第１の内部電極層２４ａの第１の引出電極部２６ａと第２の内部電極層２４ｂの第２の引出電極部２６ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパ状）形成されていたりしてもよい。
第１の内部電極層２４ａの第１の対向電極部２８ａの幅と第１の内部電極層２４ａの第１の引出電極部２６ａの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。同様に、第２の内部電極層２４ｂの第２の対向電極部２８ｂの幅と第２の内部電極層２４ｂの第２の引出電極部２６ｂの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。
第１の内部電極層２４ａおよび第２の内部電極層２４ｂは、第１の端面２０ｅや第２の端面２０ｆにのみ引き出されていてもよい、第１の端面２０ｅや第２の端面２０ｆだけでなく、第１の側面２０ｃおよび第２の側面２０ｄに引き出されるようなＴ字形状でもよい。
第１の内部電極層２４ａの第１の引出電極部２６ａと第２の内部電極層２４ｂの第２の引出電極部２６ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパ状）形成されていたりしてもよい。
第１の内部電極層２４ａの第１の対向電極部２８ａの幅と第１の内部電極層２４ａの第１の引出電極部２６ａの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。同様に、第２の内部電極層２４ｂの第２の対向電極部２８ｂの幅と第２の内部電極層２４ｂの第２の引出電極部２６ｂの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。
第１の内部電極層２４ａおよび第２の内部電極層２４ｂは、第１の端面２０ｅや第２の端面２０ｆにのみ引き出されていてもよい、第１の端面２０ｅや第２の端面２０ｆだけでなく、第１の側面２０ｃおよび第２の側面２０ｄに引き出されるようなＴ字形状でもよい。
第１の積層体２０は、第１の対向電極部２８ａおよび第２の対向電極部２８ｂの幅方向の一端と第１の側面２０ｃとの間および第１の対向電極部２８ａおよび第２の対向電極部２８ｂの幅方向の他端と第２の側面２０ｄとの間に形成される第１の積層体２０の側部（Ｗギャップ）２９ａを含む。さらに、第１の積層体２０は、第１の内部電極層２４ａの第１の引出電極部２６ａとは反対側の端部と第２の端面２０ｆとの間および第２の内部電極層２４ｂの第２の引出電極部２６ｂとは反対側の端部と第１の端面２０ｅとの間に形成される第１の積層体２０の端部（Ｌギャップ）２９ｂを含む。
内部電極層２４は、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、またはＡｕなどの金属や、これらの金属の一種を含む、たとえば、Ａｇ－Ｐｄ合金などの合金を含有している。内部電極層２４は、さらにセラミック層２２に含まれるセラミックスと同一組成系の誘電体粒子を含んでいてもよい。
内部電極層２４の厚みは、例えば、０．２μｍ以上３．０μｍ以下であることが好ましい。
（ｉｉ）第１の外部電極および第２の外部電極
第１の積層体２０の第１の端面２０ｅ側には、第１の外部電極３０ａが配置され、第２の端面２０ｆ側には、第２の外部電極３０ｂが配置される。
第１の積層体２０の第１の端面２０ｅ側には、第１の外部電極３０ａが配置され、第２の端面２０ｆ側には、第２の外部電極３０ｂが配置される。
第１の外部電極３０ａは、第１の積層体２０の第１の端面２０ｅの表面に配置され、第１の端面２０ｅから延伸して第１の主面２０ａ、第２の主面２０ｂ、第１の側面２０ｃおよび第２の側面２０ｄのそれぞれの一部分を覆うように形成される。この場合、第１の外部電極３０ａは、第１の内部電極層２４ａの第１の引出電極２６ａと電気的に接続される。ただし、第１の外部電極３０ａは、第１の積層体２０の第１の端面２０ｅの表面にのみ配置されていてもよい。第１の外部電極３０ａは、少なくとも第１の積層体２０の実装面側に位置することになる第２の主面２０ｂ上の一部にも配置にのみ配置されていることが好ましい。これにより、第１の金属端子１６を第１の積層体２０の実装面側で接続することが可能となるため、低背化が可能となる。
第２の外部電極３０ｂは、第１の積層体２０の第２の端面２０ｆの表面に配置され、第２の端面２０ｆから延伸して第１の主面２０ａ、第２の主面２０ｂ、第１の側面２０ｃおよび第２の側面２０ｄのそれぞれの一部分を覆うように形成される。この場合、第２の外部電極３０ｂは、第２の内部電極層２４ｂの第２の引出電極２６ｂと電気的に接続される。ただし、第２の外部電極３０ｂは、第１の積層体２０の第２の端面２０ｆの表面にのみ配置されていてもよい。
第１の積層体２０内においては、第１の内部電極層２４ａの第１の対向電極部２８ａと第２の内部電極層２４ｂの第２の対向電極部２８ｂとがセラミック層２２を介して対向することにより、静電容量が形成されている。そのため、第１の内部電極層２４ａが接続された第１の外部電極３０ａと第２の内部電極層２４ｂが接続された第２の外部電極３０ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
なお、図５に示すように、内部電極層２４として、第１の内部電極層２４ａおよび第２の内部電極層２４ｂに加えて、第１の端面２０ｅおよび第２の端面２０ｆのどちらにも引き出されない浮き内部電極層２４ｃが設けられ、浮き内部電極層２４ｃによって、対向電極部２８ｃが複数に分割された構造としてもよい。たとえば、図５（ａ）に示すような２連、図５（ｂ）に示すような３連、図５（ｃ）に示すような４連構造であり、４連以上の構造でもよいことは言うまでもない。このように、対向電極部２８ｃを複数個に分割した構造とすることによって、対向する内部電極層２４ａ、２４ｂ、２４ｃ間において複数のコンデンサ成分が形成され、これらのコンデンサ成分が直列に接続された構成となる。そのため、それぞれのコンデンサ成分に印加される電圧が低くなり、積層セラミックコンデンサの高耐圧化を図ることができる。
第１の外部電極３０ａは、図２に示すように、第１の積層体２０側から順に、第１の下地電極層３２ａと第１の下地電極層３２ａの表面に配置された第１のめっき層３４ａとを有する。同様に、第２の外部電極３０ｂは、第１の積層体２０側から順に、第２の下地電極層３２ｂと第２の下地電極層３２ｂの表面に配置された第２のめっき層３４ｂとを有する。
第１の下地電極層３２ａは、第１の積層体２０の第１の端面２０ｅの表面に配置され、第１の端面２０ｅから延伸して第１の主面２０ａ、第２の主面２０ｂ、第１の側面２０ｃおよび第２の側面２０ｄのそれぞれの一部分を覆うように形成される。ただし、第１の下地電極層３２ａは、第１の積層体２０の第１の端面２０ｅの表面にのみ配置されていてもよい。
また、第２の下地電極層３２ｂは、第１の積層体２０の第２の端面２０ｆの表面に配置され、第２の端面２０ｆから延伸して第１の主面２０ａ、第２の主面２０ｂ、第１の側面２０ｃおよび第２の側面２０ｄのそれぞれの一部分を覆うように形成される。ただし、第２の下地電極層３２ｂは、第１の積層体２０の第２の端面２０ｆの表面にのみ配置されていてもよい。
また、第２の下地電極層３２ｂは、第１の積層体２０の第２の端面２０ｆの表面に配置され、第２の端面２０ｆから延伸して第１の主面２０ａ、第２の主面２０ｂ、第１の側面２０ｃおよび第２の側面２０ｄのそれぞれの一部分を覆うように形成される。ただし、第２の下地電極層３２ｂは、第１の積層体２０の第２の端面２０ｆの表面にのみ配置されていてもよい。
第１の下地電極層３２ａおよび第２の下地電極層３２ｂ（以下、単に下地電極層ともいう）は、それぞれ、焼付け層や樹脂層や薄膜層などから選ばれる少なくとも１つを含むが、本実施の形態では、焼付け層で形成された第１の下地電極層３８ａおよび第２の下地電極層３８ｂについて説明する。
焼付け層は、ガラスと金属とを含む。焼付け層の金属としては、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金またはＡｕ等から選ばれる少なくとも１つを含む。また、焼付け層のガラスとしては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、ＡｌまたはＬｉ等から選ばれる少なくとも１つを含む。焼付け層は、複数層であってもよい。焼付け層は、ガラスおよび金属を含む導電性ペーストを第１の積層体２０に塗布して焼き付けたものであり、セラミック層２２よび内部電極層２４と同時に焼成したものでもよく、セラミック層２２および内部電極層２４を焼成した後に焼き付けたものでもよい。
次に、下地電極層が、導電性樹脂層で形成された第１の下地電極層３２ａおよび第２の下地電極層３２ｂについて説明する。
導電性樹脂層は、焼付け層の表面に焼付け層を覆うように配置されるか、第１の積層体２０の表面に直接配置されてもよい。
導電性樹脂層は、熱硬化性樹脂および金属を含む。導電性樹脂層は、熱硬化性樹脂を含むため、たとえば、めっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサに物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサへのクラックを防止することができる。
導電性樹脂層は、焼付け層の表面に焼付け層を覆うように配置されるか、第１の積層体２０の表面に直接配置されてもよい。
導電性樹脂層は、熱硬化性樹脂および金属を含む。導電性樹脂層は、熱硬化性樹脂を含むため、たとえば、めっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサに物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層が緩衝層として機能し、積層セラミックコンデンサへのクラックを防止することができる。
導電性樹脂層に含まれる金属としては、Ａｇ、Ｃｕ、またはそれらの合金を使用することができる。また、金属粉の表面にＡｇコーティングされたものを使用することができる。金属粉の表面にＡｇコーティングされたものを使用する際には金属粉としてＣｕやＮｉを用いることが好ましい。また、Ｃｕに酸化防止処理を施したものを使用することもできる。特に、導電性樹脂層に含まれる金属としてＡｇの導電性金属粉を用いることは、Ａｇは金属の中でもっとも比抵抗が低いため電極材料に適しており、Ａｇは貴金属であるため酸化せず耐候性が高いため、好ましい。なお、導電性樹脂層に含まれる金属としてＡｇコーティングされた金属を用いることは、上記のＡｇの特性を保ちつつ、母材の金属を安価なものにすることが可能になるため、好ましい。
導電性樹脂層に含まれる金属は、導電性樹脂全体の体積に対して、３５ｖｏｌ％以上７５ｖｏｌ％以下で含まれていることが好ましい。
導電性樹脂層に含まれる金属（導電性フィラー）の形状は、特に限定されない。導電性フィラーは、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
導電性樹脂層に含まれる金属（導電性フィラー）の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、たとえば、０．３μｍ以上１０μｍ以下程度であってもよい。
導電性樹脂層に含まれる金属（導電性フィラー）は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラーどうしが接触することにより、導電性樹脂層内部に通電経路が形成される。
導電性樹脂層に含まれる金属は、導電性樹脂全体の体積に対して、３５ｖｏｌ％以上７５ｖｏｌ％以下で含まれていることが好ましい。
導電性樹脂層に含まれる金属（導電性フィラー）の形状は、特に限定されない。導電性フィラーは、球形状、扁平状などのものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いるのが好ましい。
導電性樹脂層に含まれる金属（導電性フィラー）の平均粒径は、特に限定されない。導電性フィラーの平均粒径は、たとえば、０．３μｍ以上１０μｍ以下程度であってもよい。
導電性樹脂層に含まれる金属（導電性フィラー）は、主に導電性樹脂層の通電性を担う。具体的には、導電性フィラーどうしが接触することにより、導電性樹脂層内部に通電経路が形成される。
導電性樹脂層の樹脂としては、たとえば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂を使用することができる。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は、最も適切な樹脂の一つである。
導電性樹脂層に含まれる樹脂は、導電性樹脂全体の体積に対して、２５ｖｏｌ％以上６５ｖｏｌ％以下で含まれていることが好ましい。
また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール樹脂、アミン系、酸無水物系、イミダゾール系など公知の種々の化合物を使用することができる。
導電性樹脂層に含まれる樹脂は、導電性樹脂全体の体積に対して、２５ｖｏｌ％以上６５ｖｏｌ％以下で含まれていることが好ましい。
また、導電性樹脂層には、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤としては、フェノール樹脂、アミン系、酸無水物系、イミダゾール系など公知の種々の化合物を使用することができる。
第１の端面２０ｅに位置する第１の下地電極層３２ａおよび第２の端面２０ｆに位置する第２の下地電極層３２ｂの高さ方向中央部におけるそれぞれの導電性樹脂層の厚みは、たとえば、１５μｍ以上１６０μｍ以下程度であることが好ましい。
また、第１の主面２０ａおよび第２の主面２０ｂ、ならびに第１の側面２０ｃおよび第２の側面２０ｄの表面に下地電極層を設ける場合には、第１の主面２０ａおよび第２の主面２０ｂ、ならびに第１の側面２０ｃおよび第２の側面２０ｄの表面に位置する第１の下地電極層３２ａおよび第２の下地電極層３２ｂである長さ方向の中央部におけるそれぞれの導電性樹脂層の厚みは、５μｍ以上４０μｍ以下程度であることが好ましい。
また、第１の主面２０ａおよび第２の主面２０ｂ、ならびに第１の側面２０ｃおよび第２の側面２０ｄの表面に下地電極層を設ける場合には、第１の主面２０ａおよび第２の主面２０ｂ、ならびに第１の側面２０ｃおよび第２の側面２０ｄの表面に位置する第１の下地電極層３２ａおよび第２の下地電極層３２ｂである長さ方向の中央部におけるそれぞれの導電性樹脂層の厚みは、５μｍ以上４０μｍ以下程度であることが好ましい。
また、下地電極層が薄膜層の場合、薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成され、金属粒子が堆積された１μｍ以下の層である。
第１のめっき層３４ａは、第１の下地電極層３２ａを覆うように、その表面に配置される。同様に、第２のめっき層３４ｂは、第２の下地電極層３２ｂを覆うように、その表面に配置される。
また、第１のめっき層３４ａおよび第２のめっき層３４ｂ（以下、単にめっき層ともいう）としては、たとえば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、またはＡｕ等から選ばれる少なくとも１種の金属または当該金属を含む合金が用いられる。
めっき層は、複数層によって形成されてもよい。この場合、めっき層は、Ｎｉめっき層とＳｎめっき層の２層構造であることが好ましい。Ｎｉめっき層が、下地電極層の表面を覆うように設けられることで、下地電極層が積層セラミック電子部品１０を実装基板に実装する際のはんだによって侵食されることを防止できる。また、Ｎｉめっき層の表面に、Ｓｎめっき層を設けることにより、積層セラミック電子部品１０と金属端子とを接続する際の半田の濡れ性を向上させ、容易に実装することができる。
めっき層一層あたりの厚みは、２μｍ以上１０μｍ以下であることが好ましい。また、めっき層は、ガラスを含まないことが好ましい。さらに、めっき層は、単位体積あたりの金属割合が９９体積％以上であることが好ましい。
次に、第１の下地電極層３２ａおよび第２の下地電極層３２ｂがめっき電極からなる場合について説明する。第１の下地電極層３２ａは、内部電極層２４と直接接続されるめっき層から構成され、第１の積層体２０の第１の端面２０ｅの表面に直接に配置され、第１の端面２０ｅから延伸して第１の主面２０ａ、第２の主面２０ｂ、第１の側面２０ｃおよび第２の側面２０ｄのそれぞれの一部分を覆うように形成される。
また、第２の下地電極層３２ｂは、内部電極層２４と直接接続されるめっき層から構成され、第１の積層体２０の第２の端面２０ｆの表面に直接に配置され、第２の端面２０ｆから延伸して第１の主面２０ａ、第２の主面２０ｂ、第１の側面２０ｃおよび第２の側面２０ｄのそれぞれの一部分を覆うように形成される。
ただし、第１の下地電極層３２ａおよび第２の下地電極層３２ｂがめっき層から構成されるためには、前処理として第１の積層体２０上に触媒が設けられる。
また、第２の下地電極層３２ｂは、内部電極層２４と直接接続されるめっき層から構成され、第１の積層体２０の第２の端面２０ｆの表面に直接に配置され、第２の端面２０ｆから延伸して第１の主面２０ａ、第２の主面２０ｂ、第１の側面２０ｃおよび第２の側面２０ｄのそれぞれの一部分を覆うように形成される。
ただし、第１の下地電極層３２ａおよび第２の下地電極層３２ｂがめっき層から構成されるためには、前処理として第１の積層体２０上に触媒が設けられる。
めっき層からなる第１の下地電極層３２ａは、前記第１のめっき層３４ａにて覆うことが好ましい。同様に、めっき層からなる第２の下地電極層３２ｂは、前記第２のめっき層３４ｂにて覆うことが好ましい。
第１の下地電極層３２ａ、第２の下地電極層３２ｂ、第１のめっき層３４ａおよび第２のめっき層３４ｂは、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｄ、Ａｕ、Ａｇ、Ｐｄ、ＢｉまたはＺｎ等から選ばれる少なくとも１種の金属または当該金属を含む合金のめっきを含むことが好ましい。
第１のめっき層３４ａおよび第２のめっき層３４ｂは必要に応じて形成されるものであり、第１の外部電極３０ａは第１の下地電極層３２ａのみから構成され、第２の外部電極３０ｂは第２の下地電極層３２ｂのみから構成されたものであってもよい。また、第１のめっき層３４ａおよび第２のめっき層３４ｂを、第１の外部電極３０ａおよび第２の外部電極３０ｂの最外層として設けてもよく、第１のめっき層３４ａまたは第２のめっき層３４ｂ上に他のめっき層を設けてもよい。
めっき層一層あたりの厚みは、１μｍ以上１５μｍ以下であることが好ましい。また、めっき層は、ガラスを含まないことが好ましい。さらに、めっき層は、単位体積あたりの金属割合が９９体積％以上であることが好ましい。
（Ｂ）第２の積層セラミック電子部品本体
第２の積層セラミック電子部品本体１４は、第１の積層セラミック電子部品本体１２と同様の構成を有しており、第１の積層セラミック電子部品本体１２の部分と同一の部分には同じ符号を付して詳細な説明は省略する。
（ｉ）第２の積層体
図１ないし図４に示すように、第２の積層体４０は、積層された複数のセラミック層４２と積層された複数の内部電極層４４とを含んでいる。さらに、第２の積層体４０は、積層方向に相対する第３の主面４０ａおよび第４の主面４０ｂと、積層方向に直交する幅方向に相対する第３の側面４０ｃおよび第４の側面４０ｄと、積層方向および幅方向に直交する長さ方向に相対する第３の端面４０ｅおよび第４の端面４０ｆとを有する。
第２の積層セラミック電子部品本体１４は、第１の積層セラミック電子部品本体１２と同様の構成を有しており、第１の積層セラミック電子部品本体１２の部分と同一の部分には同じ符号を付して詳細な説明は省略する。
（ｉ）第２の積層体
図１ないし図４に示すように、第２の積層体４０は、積層された複数のセラミック層４２と積層された複数の内部電極層４４とを含んでいる。さらに、第２の積層体４０は、積層方向に相対する第３の主面４０ａおよび第４の主面４０ｂと、積層方向に直交する幅方向に相対する第３の側面４０ｃおよび第４の側面４０ｄと、積層方向および幅方向に直交する長さ方向に相対する第３の端面４０ｅおよび第４の端面４０ｆとを有する。
この第２の積層体４０には、角部および稜線部に丸みがつけられていることが好ましい。なお、角部とは、積層体の隣接する３面が交わる部分のことであり、稜線部とは、積層体の隣接する２面が交わる部分のことである。また、第３の主面４０ａおよび第４の主面４０ｂ、並びに、第３の側面４０ｃおよび第４の側面４０ｄ、並びに、第３の端面４０ｅおよび第４の端面４０ｆの一部または全部に凹凸などが形成されていてもよい。
第２の積層体４０は、複数枚のセラミック層４２から構成される外層部４３ａと単数もしくは複数枚のセラミック層４２とそれらの上に配置される複数枚の内部電極層４４から構成される内層部４３ｂとを含む。外層部４３ａは、第２の積層体４０の第３の主面４０ａ側および第４の主面４０ｂ側に位置し、第３の主面４０ａと最も第３の主面４０ａに近い内部電極層４４との間に位置する複数枚のセラミック層４２、および第４の主面４０ｂと最も第４の主面４０ｂに近い内部電極層４４との間に位置する複数枚のセラミック層４２の集合体である。そして、両外層部４３ａに挟まれた領域が内層部４３ｂである。言い換えれば、内層部４３ｂは内部電極層４４を含み、外層部４３ａは内部電極層４４を含まない。
第２の積層体４０のセラミック層４２の材料は、第１の積層体２０のセラミック層２２と同様の材料を用いることができる。
焼成後のセラミック層４２の厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。
焼成後のセラミック層４２の厚みは、０．５μｍ以上１０μｍ以下であることが好ましい。
第２の積層体４０は、複数の内部電極層４４として、たとえば略矩形状の複数の第３の内部電極層４４ａおよび複数の第４の内部電極層４４ｂを有する。複数の第３の内部電極４４ａおよび複数の第４の内部電極層４４ｂは、第２の積層体４０の積層方向に沿って等間隔に交互に配置されるように埋設されている。このとき、セラミック層４２が１枚ではなく複数枚に重ねられた上に内部電極層４４が配置されていてもよい。
なお、第３の内部電極層４４ａおよび第４の内部電極層４４ｂは、実装面に対して平行になるように配置されていてもよく、垂直になるように配置されていてもよい。
なお、第３の内部電極層４４ａおよび第４の内部電極層４４ｂは、実装面に対して平行になるように配置されていてもよく、垂直になるように配置されていてもよい。
第３の内部電極層４４ａは第４の内部電極層４４ｂと対向する第３の対向電極部４８ａと、第３の内部電極層４４ａの一端側に位置し第３の対向電極部４８ａから第２の積層体４０の第３の端面４０ｅまでの第３の引出電極部４６ａを有する。第３の引出電極部４６ａは、その端部が第３の端面４０ｅに引き出され、露出している。
第４の内部電極層４４ｂは、第３の内部電極層４４ａと対向する第４の対向電極部４８ｂと、第４の内部電極層４４ｂの一端側に位置し、第４の対向電極部４８ｂから第２積層体４０の第４の端面４０ｆまでの第４の引出電極部４６ｂを有する。第４の引出電極部４６ｂは、その端部が第４の端面４０ｆに引き出され、露出している。
第４の内部電極層４４ｂは、第３の内部電極層４４ａと対向する第４の対向電極部４８ｂと、第４の内部電極層４４ｂの一端側に位置し、第４の対向電極部４８ｂから第２積層体４０の第４の端面４０ｆまでの第４の引出電極部４６ｂを有する。第４の引出電極部４６ｂは、その端部が第４の端面４０ｆに引き出され、露出している。
第３の内部電極層４４ａの第３の対向電極部４８ａと第４の内部電極層４４ｂの第４の対向電極部４８ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパ状）形成されていたりしてもよい。
第３の内部電極層４４ａの第３の引出電極部４６ａと第４の内部電極層４４ｂの第４の引出電極部４６ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパ状）形成されていたりしてもよい。
第３の内部電極層４４ａの第３の対向電極部４８ａの幅と第３の内部電極層４４ａの第３の引出電極部４６ａの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。同様に、第４の内部電極層４４ｂの第４の対向電極部４８ｂの幅と第４の内部電極層４４ｂの第４の引出電極部４６ｂの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。
第３の内部電極層４４ａおよび第４の内部電極層４４ｂは、第３の端面４０ｅや第４の端面４０ｆにのみ引き出されていてもよい、第３の端面４０ｅや第４の端面４０ｆだけでなく、第３の側面４０ｃおよび第４の側面４０ｄに引き出されるようなＴ字形状でもよい。
第３の内部電極層４４ａの第３の引出電極部４６ａと第４の内部電極層４４ｂの第４の引出電極部４６ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、コーナー部が丸められていたり、コーナー部が斜めに（テーパ状）形成されていたりしてもよい。
第３の内部電極層４４ａの第３の対向電極部４８ａの幅と第３の内部電極層４４ａの第３の引出電極部４６ａの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。同様に、第４の内部電極層４４ｂの第４の対向電極部４８ｂの幅と第４の内部電極層４４ｂの第４の引出電極部４６ｂの幅とは、同じ幅に形成されていてもよく、どちらか一方が狭く形成されてもよい。
第３の内部電極層４４ａおよび第４の内部電極層４４ｂは、第３の端面４０ｅや第４の端面４０ｆにのみ引き出されていてもよい、第３の端面４０ｅや第４の端面４０ｆだけでなく、第３の側面４０ｃおよび第４の側面４０ｄに引き出されるようなＴ字形状でもよい。
第２の積層体４０は、第３の対向電極部４８ａおよび第４の対向電極部４８ｂの幅方向の一端と第３の側面４０ｃとの間および第３の対向電極部４８ａおよび第４の対向電極部４８ｂの幅方向の他端と第４の側面４０ｄとの間に形成される第２の積層体４０の側部（Ｗギャップ）４９ａを含む。さらに、第２の積層体４０は、第３の内部電極層４４ａの第３の引出電極部４６ａとは反対側の端部と第４の端面４０ｆとの間および第４の内部電極層４４ｂの第４の引出電極部４６ｂとは反対側の端部と第３の端面４０ｅとの間に形成される第２の積層体４０の端部（Ｌギャップ）４９ｂを含む。
内部電極層４４の材料は、内部電極層２４と同様の材料を用いることができる。
内部電極層４４の厚みは、例えば、０．２μｍ以上３．０μｍ以下であることが好ましい。
内部電極層４４の厚みは、例えば、０．２μｍ以上３．０μｍ以下であることが好ましい。
（ｉｉ）第３の外部電極および第４の外部電極
第２の積層体４０の第３の端面４０ｅ側には、第３の外部電極５０ａが配置され、第４の端面４０ｆ側には、第４の外部電極５０ｂが配置される。
第２の積層体４０の第３の端面４０ｅ側には、第３の外部電極５０ａが配置され、第４の端面４０ｆ側には、第４の外部電極５０ｂが配置される。
第３の外部電極５０ａは、第２の積層体４０の第３の端面４０ｅの表面に配置され、第３の端面４０ｅから延伸して第３の主面４０ａ、第４の主面４０ｂ、第３の側面４０ｃおよび第４の側面４０ｄのそれぞれの一部分を覆うように形成される。この場合、第３の外部電極５０ａは、第３の内部電極層４４ａの第３の引出電極４６ａと電気的に接続される。ただし、第３の外部電極５０ａは、第２の積層体４０の第３の端面４０ｅの表面にのみ配置されていてもよい。
第４の外部電極５０ｂは、第２の積層体４０の第４の端面４０ｆの表面に配置され、第４の端面４０ｆから延伸して第３の主面４０ａ、第４の主面４０ｂ、第３の側面４０ｃおよび第４の側面４０ｄのそれぞれの一部分を覆うように形成される。この場合、第４の外部電極５０ｂは、第４の内部電極層４４ｂの第４の引出電極４６ｂと電気的に接続される。ただし、第４の外部電極５０ｂは、第２の積層体４０の第４の端面４０ｆの表面にのみ配置されていてもよい。第４の外部電極５０ｂは、少なくとも第２の積層体４０の実装面側に位置することになる第４の主面４０ｂ上の一部にも配置にのみ配置されていることが好ましい。これにより、第２の金属端子１８を第２の積層体４０の実装面側で接続することが可能となるため、低背化が可能となる。
第２の積層体４０内においては、第３の内部電極層４４ａの第３の対向電極部４８ａと第４の内部電極層４４ｂの第４の対向電極部４８ｂとがセラミック層４２を介して対向することにより、静電容量が形成されている。そのため、第３の内部電極層４４ａが接続された第３の外部電極５０ａと第２の内部電極層４４ｂが接続された第４の外部電極５０ｂとの間に、静電容量を得ることができ、コンデンサの特性が発現する。
なお、図５に示すように、内部電極層４４として、第１の内部電極層４４ａおよび第２の内部電極層４４ｂに加えて、第３の端面４０ｅおよび第４の端面４０ｆのどちらにも引き出されない浮き内部電極層４４ｃが設けられ、浮き内部電極層４４ｃによって、対向電極部４８ｃが複数に分割された構造としてもよい。たとえば、図５（ａ）に示すような２連、図５（ｂ）に示すような３連、図５（ｃ）に示すような４連構造であり、４連以上の構造でもよいことは言うまでもない。このように、対向電極部４８ｃを複数個に分割した構造とすることによって、対向する内部電極層４４ａ，４４ｂ，４４ｃ間において複数のコンデンサ成分が形成され、これらのコンデンサ成分が直列に接続された構成となる。そのため、それぞれのコンデンサ成分に印加される電圧が低くなり、積層セラミックコンデンサの高耐圧化を図ることができる。
第３の外部電極５０ａは、図２に示すように、第２の積層体４０側から順に、第３の下地電極層５２ａと第３の下地電極層５２ａの表面に配置された第３のめっき層５４ａとを有する。同様に、第４の外部電極５０ｂは、第２の積層体４０側から順に、第４の下地電極層５２ｂと第４の下地電極層５２ｂの表面に配置された第４のめっき層５４ｂとを有する。
第３の下地電極層５２ａは、第２の積層体４０の第３の端面４０ｅの表面に配置され、第３の端面４０ｅから延伸して第３の主面４０ａ、第４の主面４０ｂ、第３の側面４０ｃおよび第４の側面４０ｄのそれぞれの一部分を覆うように形成される。ただし、第３の下地電極層５２ａは、第２の積層体４０の第３の端面４０ｅの表面にのみ配置されていてもよい。
また、第４の下地電極層５２ｂは、第２の積層体４０の第４の端面４０ｆの表面に配置され、第４の端面４０ｆから延伸して第３の主面４０ａ、第４の主面４０ｂ、第３の側面４０ｃおよび第４の側面４０ｄのそれぞれの一部分を覆うように形成される。ただし、第４の下地電極層５２ｂは、第２の積層体４０の第４の端面４０ｆの表面にのみ配置されていてもよい。
また、第４の下地電極層５２ｂは、第２の積層体４０の第４の端面４０ｆの表面に配置され、第４の端面４０ｆから延伸して第３の主面４０ａ、第４の主面４０ｂ、第３の側面４０ｃおよび第４の側面４０ｄのそれぞれの一部分を覆うように形成される。ただし、第４の下地電極層５２ｂは、第２の積層体４０の第４の端面４０ｆの表面にのみ配置されていてもよい。
第３の下地電極層５２ａおよび第４の下地電極層５２ｂ（以下、単に下地電極層ともいう）は、それぞれ、焼付け層や樹脂層や薄膜層などから選ばれる少なくとも１つを含む。
第３のめっき層５４ａは、第３の下地電極層５２ａを覆うように、その表面に配置される。同様に、第４のめっき層５４ｂは、第４の下地電極層５２ｂを覆うように、その表面に配置される。
（Ｃ）金属端子
金属端子は、第１の金属端子１６、第２の金属端子１８および第３の金属端子１９を有する。
第１の金属端子１６は、第１の外部電極３０ａに接続されている。第２の金属端子１８は、第４の外部電極５０ｂに接続されている。第３の金属端子１９は、第１の積層セラミック電子部品本体１２の第２の外部電極３０ｂと、第２の積層セラミック電子部品本体１４の第３の外部電極５０ａとに跨るように接続され、後述する外装材５００から露出するように設けられる。
金属端子は、第１の金属端子１６、第２の金属端子１８および第３の金属端子１９を有する。
第１の金属端子１６は、第１の外部電極３０ａに接続されている。第２の金属端子１８は、第４の外部電極５０ｂに接続されている。第３の金属端子１９は、第１の積層セラミック電子部品本体１２の第２の外部電極３０ｂと、第２の積層セラミック電子部品本体１４の第３の外部電極５０ａとに跨るように接続され、後述する外装材５００から露出するように設けられる。
第１の金属端子１６は、第１の積層体２０の第２の主面２０ｂ上に位置する第１の外部電極３０ａに接続され、第２の主面２０ｂと対向する第１の接合部６２と、第１の接合部６２に接続され、第１の接合部６２から第１の積層体２０の第１の端面２０ｅと第２の端面２０ｆとを結ぶ方向に延びる第１の延長部６４と、第１の延長部６４に接続され、実装面に対向する面となる第１の積層体２０の第２の主面２０ｂと実装面との間に隙間を設けるように実装面方向に延びる第２の延長部６５と、第２の延長部６５に接続され、第２の延長部６５から実装面と略平行に延びる第１の実装部６６と、を有する。第２の延長部６５を設けることにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果を得ることができる。
第２の金属端子１８は、第２の積層体４０の第４の主面４０ｂ上に位置する第４の外部電極５０ｂに接続され、第４の主面４０ｂと対向する第２の接合部８２と、第２の接合部８２から第２の積層体４０の第３の端面４０ｅと第４の端面４０ｆとを結ぶ方向に延びる第３の延長部８４と、第３の延長部８４に接続され、実装面に対向する面となる第２の積層体４０の第４の主面４０ｂと実装面との間に隙間を設けるように実装面方向に延びる第４の延長部８５と、第４の延長部８５に接続され、第４の延長部８５から実装面と略平行に延びる第２の実装部８６と、を有する。第４の延長部８５を設けることにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和する効果を得ることができる。
第１の金属端子１６および第２の金属端子１８は、積層セラミック電子部品１０を実装基板に実装するために設けられる。第１の金属端子１６および第２の金属端子１８には、たとえば、板状のリードフレームが用いられる。
この板状のリードフレームにより形成される第１の金属端子１６および第２の金属端子１８は、第１の外部電極３０ａと第４の外部電極５０ｂと接続される第１の主面、第１の主面と対向する第２の主面（各積層セラミック電子部品本体とは反対側の面）および第１の主面と第２の主面との間の厚みを形成する周囲面を有する。
この板状のリードフレームにより形成される第１の金属端子１６および第２の金属端子１８は、第１の外部電極３０ａと第４の外部電極５０ｂと接続される第１の主面、第１の主面と対向する第２の主面（各積層セラミック電子部品本体とは反対側の面）および第１の主面と第２の主面との間の厚みを形成する周囲面を有する。
第１の金属端子１６の第１の接合部６２は、第１の積層体２０の第２の主面２０ｂ上に位置する第１の外部電極３０ａに接続され、第１の積層体２０の第２の主面２０ｂと対向する部分である。第１の接合部６２は、たとえば、第１の積層体２０の第１の端面２０ｅ上の第１の外部電極３０ａの幅と同等の大きさの矩形板状に形成され、片面が、第１の外部電極３０ａに接合材７０によって接続されていることが好ましい。また、第１の接合部６２の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。なお、切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
第２の金属端子１８の第２の接合部８２は、第２の積層体４０の第４の主面４０ｂ上に位置する第４の外部電極５０ｂに接続され、第２の積層体４０の第４の主面４０ｂと対向する部分である。第２の接合部８２は、たとえば、第２の積層体４０の第４の端面４０ｆ上の第４の外部電極５０ｂの幅と同等の大きさの矩形板状に形成され、片面が、第４の外部電極５０ｂに接合材７０によって接続されていることが好ましい。また、第２の接合部８２の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。なお、切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
第１の金属端子１６の第１の接合部６２は、第１の外部電極３０ａに接合材７０によって接続されている。第２の金属端子１８の第２の接合部８２は、第４の外部電極５０ｂに接合材７０によって接続されている。
また、第１の外部電極３０ａと第１の接合部６２とを接合するために、あるいは第４の外部電極５０ｂと第２の接合部８２とを接合するために用いられる接合材７０は、たとえば、半田、導電性接着剤、ＴＬＰ（遷移的液相、焼結）材を用いることができる。接合材として、半田を用いる場合は、Ｓｎ－Ｓｂ系、Ｓｎ－Ａｇ－Ｃｕ系、Ｓｎ－Ｃｕ系、Ｓｎ－Ｂｉ系などのＬＦ半田を用いることができる。特に、Ｓｎ－Ｓｂ系半田の場合は、Ｓｂの含有率が５％以上１５％以下程度であることが好ましい。
また、第１の外部電極３０ａと第１の接合部６２とを接合するために、あるいは第４の外部電極５０ｂと第２の接合部８２とを接合するために用いられる接合材７０は、たとえば、半田、導電性接着剤、ＴＬＰ（遷移的液相、焼結）材を用いることができる。接合材として、半田を用いる場合は、Ｓｎ－Ｓｂ系、Ｓｎ－Ａｇ－Ｃｕ系、Ｓｎ－Ｃｕ系、Ｓｎ－Ｂｉ系などのＬＦ半田を用いることができる。特に、Ｓｎ－Ｓｂ系半田の場合は、Ｓｂの含有率が５％以上１５％以下程度であることが好ましい。
第１の金属端子１６の第１の延長部６４は、第１の接合部６２に接続され、第１の積層体２０の第１の主面２０ａまたは第２の主面２０ｂと略平行となる方向に、第１の積層体２０から遠ざかるように延びている。これにより、積層セラミック電子部品本体１２に対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。また、第１の金属端子１６において外装材５００でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離（沿面距離）を確保することができる。
なお、第１の金属端子１６の第１の延長部６４の積層セラミック電子部品１０の長さ方向Ｚに沿った長さは、特に限定されない。
また、第１の金属端子１６の第１の延長部６４の第１の積層体２０の幅方向に沿った長さは、第１の接合部６２と同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
なお、第１の金属端子１６の第１の延長部６４の積層セラミック電子部品１０の長さ方向Ｚに沿った長さは、特に限定されない。
また、第１の金属端子１６の第１の延長部６４の第１の積層体２０の幅方向に沿った長さは、第１の接合部６２と同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
第１の金属端子１６の第１の延長部６４の一部は、表面が凹状に加工されており、加工部において第１の金属端子１６の母材が露出していても良い。これにより、万が一、第１の金属端子１６の第１の接合部６２における接合材７０が溶融したとしても、この凹状の加工部おいて、第１の金属端子１６の母材が露出することにより半田の濡れ性が低下しているため、半田の流出をくいとめられ、溶融した半田が外装材５００の外に流れ出ることを抑制することができる。
さらに、第１の金属端子１６の第１の延長部６４には、切り欠き部が形成されていてもよい。これにより、第１の金属端子１６の材料量の低減をする事ができ、コスト削減効果を得られる。また、基板実装後の基板からの応力を緩和する効果を得られる。
さらに、第１の金属端子１６の第１の延長部６４には、切り欠き部が形成されていてもよい。これにより、第１の金属端子１６の材料量の低減をする事ができ、コスト削減効果を得られる。また、基板実装後の基板からの応力を緩和する効果を得られる。
第２の金属端子１８の第３の延長部８４は、第２の接合部８２に接続され、第２の積層体４０の第３の主面４０ａまたは第４の主面４０ｂと略平行となる方向に、第２の積層体４０から遠ざかるように延びている。これにより、積層セラミック電子部品本体１４に対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。また、第２の金属端子１８において外装材５００でモールドされている距離を長くすることができ、その結果、導体間の絶縁表面距離（沿面距離）を確保することができる。
なお、第２の金属端子１８の第３の延長部８４の積層セラミック電子部品１０の長さ方向Ｚに沿った長さは、特に限定されない。
また、第２の金属端子１８の第３の延長部８４の第２の積層体４０の幅方向に沿った長さは、第２の接合部８２と同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
なお、第２の金属端子１８の第３の延長部８４の積層セラミック電子部品１０の長さ方向Ｚに沿った長さは、特に限定されない。
また、第２の金属端子１８の第３の延長部８４の第２の積層体４０の幅方向に沿った長さは、第２の接合部８２と同じ長さで引き出されていてもよいが、階段状に段階的に長さを短くしてもよいし、テーパ状に長さを短くしてもよい。
第２の金属端子１８の第３の延長部８４の一部は、表面が凹状に加工されており、加工部において第２の金属端子１８の母材が露出していても良い。これにより、万が一、第２の金属端子１８の第２の接合部８２における接合材７０が溶融したとしても、この凹状の加工部おいて、第２の金属端子１８の母材が露出することにより半田の濡れ性が低下しているため、半田の流出をくいとめられ、溶融した半田が外装材５００の外に流れ出ることを抑制することができる。
さらに、第２の金属端子１８の第３の延長部８４には、切り欠き部が形成されていてもよい。これにより、第２の金属端子１８の材料量の低減をする事ができ、コスト削減効果を得られる。また、基板実装後の基板からの応力を緩和する効果を得られる。
さらに、第２の金属端子１８の第３の延長部８４には、切り欠き部が形成されていてもよい。これにより、第２の金属端子１８の材料量の低減をする事ができ、コスト削減効果を得られる。また、基板実装後の基板からの応力を緩和する効果を得られる。
第１の金属端子１６の第２の延長部６５は、第１の延長部６４に接続され、実装面に対向する面となる第１の積層体２０の第２の主面２０ｂと実装面との間に隙間を設けるように実装面方向に延びる。具体的には、第１の延長部６４の終端から湾曲して実装面の方向に延びている。なお、湾曲部分の角度は緩やかに湾曲していても良く、ほぼ直角となるように湾曲していても良い。これにより、実装基板からの距離を長くする事ができ、実装基板からの応力を緩和する効果を得られる。また、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の下側の外装材５００の厚みを厚くすることができ、絶縁性を確保することができる。
第１の金属端子１６の第２の延長部６５の第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の長さ方向に沿った長さは、特に限定されないが、第１の延長部６４の第１の積層セラミック電子部品本体１２の長さに沿った長さと略同じ長さで形成されていてもよい。
第２の延長部６５の実装面へと延びる長さは、特に限定されないが、後述する外装材５００の実装面に対向する面と実装面との間に隙間が形成されるように設けられる。例えば、０．１５ｍｍ以上２ｍｍ以下になるように設定することができる。このように外装材５００に被覆された第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４を実装面から浮かすことで、実装基板からの距離を長くする事ができ、実装基板からの応力を緩和する効果を得られる。また、下側の外装材５００の樹脂厚みを厚くする事ができ、絶縁性を確保する事ができる。
第２の延長部６５の一部は、第１の延長部６４と同様に、表面が凹状に加工されており、加工部において金属端子の母材が露出していても良い。これにより、万が一、第１の接合部６２における接合材７０が溶融したとしても、この凹状の加工部おいて、金属端子の母材が露出することにより半田の濡れ性が低下しているため、半田の流出をくいとめられ、溶融した半田が外装材５００の外に流れ出ることを抑制することができる。
さらに、第２の延長部６５の中央部には、切り欠き部が形成されており、二股形状やそれ以上に分割されていてもよい。これにより、基板実装後の基板からの応力を緩和する効果を得られる。
第１の金属端子１６の第２の延長部６５の第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の長さ方向に沿った長さは、特に限定されないが、第１の延長部６４の第１の積層セラミック電子部品本体１２の長さに沿った長さと略同じ長さで形成されていてもよい。
第２の延長部６５の実装面へと延びる長さは、特に限定されないが、後述する外装材５００の実装面に対向する面と実装面との間に隙間が形成されるように設けられる。例えば、０．１５ｍｍ以上２ｍｍ以下になるように設定することができる。このように外装材５００に被覆された第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４を実装面から浮かすことで、実装基板からの距離を長くする事ができ、実装基板からの応力を緩和する効果を得られる。また、下側の外装材５００の樹脂厚みを厚くする事ができ、絶縁性を確保する事ができる。
第２の延長部６５の一部は、第１の延長部６４と同様に、表面が凹状に加工されており、加工部において金属端子の母材が露出していても良い。これにより、万が一、第１の接合部６２における接合材７０が溶融したとしても、この凹状の加工部おいて、金属端子の母材が露出することにより半田の濡れ性が低下しているため、半田の流出をくいとめられ、溶融した半田が外装材５００の外に流れ出ることを抑制することができる。
さらに、第２の延長部６５の中央部には、切り欠き部が形成されており、二股形状やそれ以上に分割されていてもよい。これにより、基板実装後の基板からの応力を緩和する効果を得られる。
第２の金属端子１８の第４の延長部８５は、第３の延長部８４に接続され、実装面に対向する面となる第２の積層体４０の第４の主面４０ｂと実装面との間に隙間を設けるように実装面方向に延びる。具体的には、第３の延長部８４の終端から湾曲して実装面の方向に延びている。なお、湾曲部分の角度は緩やかに湾曲していても良く、ほぼ直角となるように湾曲していても良い。これにより、実装基板からの距離を長くする事ができ、実装基板からの応力を緩和する効果を得られる。また、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の下側の外装材５００の厚みを厚くすることができ、絶縁性を確保することができる。
第２の金属端子１８の第４の延長部８５の第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の長さ方向に沿った長さは、特に限定されないが、第３の延長部８４の第２の積層セラミック電子部品本体１４の長さに沿った長さと略同じ長さで形成されていてもよい。
第４の延長部８５の実装面へと延びる長さは、特に限定されないが、後述する外装材５００の実装面に対向する面と実装面との間に隙間が形成されるように設けられる。例えば、０．１５ｍｍ以上２ｍｍ以下になるように設定することができる。このように外装材５００に被覆された第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４を実装面から浮かすことで、実装基板からの距離を長くする事ができ、実装基板からの応力を緩和する効果を得られる。また、下側の外装材５００の樹脂厚みを厚くする事ができ、絶縁性を確保する事ができる。
第４の延長部８５の一部は、第３の延長部８４と同様に、表面が凹状に加工されており、加工部において金属端子の母材が露出していても良い。これにより、万が一、第２の接合部８２における接合材７０が溶融したとしても、この凹状の加工部おいて、金属端子の母材が露出することにより半田の濡れ性が低下しているため、半田の流出をくいとめられ、溶融した半田が外装材５００の外に流れ出ることを抑制することができる。
さらに、第４の延長部８５の中央部には、切り欠き部が形成されており、二股形状やそれ以上に分割されていてもよい。これにより、基板実装後の基板からの応力を緩和する効果を得られる。
第２の金属端子１８の第４の延長部８５の第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の長さ方向に沿った長さは、特に限定されないが、第３の延長部８４の第２の積層セラミック電子部品本体１４の長さに沿った長さと略同じ長さで形成されていてもよい。
第４の延長部８５の実装面へと延びる長さは、特に限定されないが、後述する外装材５００の実装面に対向する面と実装面との間に隙間が形成されるように設けられる。例えば、０．１５ｍｍ以上２ｍｍ以下になるように設定することができる。このように外装材５００に被覆された第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４を実装面から浮かすことで、実装基板からの距離を長くする事ができ、実装基板からの応力を緩和する効果を得られる。また、下側の外装材５００の樹脂厚みを厚くする事ができ、絶縁性を確保する事ができる。
第４の延長部８５の一部は、第３の延長部８４と同様に、表面が凹状に加工されており、加工部において金属端子の母材が露出していても良い。これにより、万が一、第２の接合部８２における接合材７０が溶融したとしても、この凹状の加工部おいて、金属端子の母材が露出することにより半田の濡れ性が低下しているため、半田の流出をくいとめられ、溶融した半田が外装材５００の外に流れ出ることを抑制することができる。
さらに、第４の延長部８５の中央部には、切り欠き部が形成されており、二股形状やそれ以上に分割されていてもよい。これにより、基板実装後の基板からの応力を緩和する効果を得られる。
第１の金属端子１６の第１の実装部６６は、第２の延長部６５に接続され、第２の延長部６５から第１の積層体２０第１の端面２０ｅおよび第２の端面２０ｆの端面同士を結ぶ方向に延びる部分である。この部分によって、実装基板に実装される。
第１の金属端子１６の第１の実装部６６は、第２の延長部６５の端部から第１の端面２０ｅおよび第２の端面２０ｆの端面同士を結ぶ長さ方向に延びて折り曲げて形成される。なお、第１の実装部６６の折り曲げられる方向は、第１の積層体２０および第２の積層体４０側に折り曲げられていても良いし、第１の積層体２０および第２の積層体４０とは反対側に折り曲げられていても良い。
第１の金属端子１６の第１の実装部６６の第１の端面２０ｅおよび第２の端面２０ｆ同士を結ぶ長さ方向の長さは、特に限定されないが、第１の積層体２０の第２の主面２０ｂ（実装面側）上に形成される第１の外部電極３０ａの長さ方向の長さよりも長く形成されていてもよい。
第１の金属端子１６の第１の実装部６６は、第２の延長部６５の端部から第１の端面２０ｅおよび第２の端面２０ｆの端面同士を結ぶ長さ方向に延びて折り曲げて形成される。なお、第１の実装部６６の折り曲げられる方向は、第１の積層体２０および第２の積層体４０側に折り曲げられていても良いし、第１の積層体２０および第２の積層体４０とは反対側に折り曲げられていても良い。
第１の金属端子１６の第１の実装部６６の第１の端面２０ｅおよび第２の端面２０ｆ同士を結ぶ長さ方向の長さは、特に限定されないが、第１の積層体２０の第２の主面２０ｂ（実装面側）上に形成される第１の外部電極３０ａの長さ方向の長さよりも長く形成されていてもよい。
第２の金属端子１８の第２の実装部８６は、第４の延長部８５に接続され、第４の延長部８５から第２の積層体４０の第３の端面４０ｅおよび第４の端面４０ｆ同士を結ぶ方向に延びる部分である。この部分によって、実装基板に実装される。
第２の金属端子１８の第２の実装部８６は、第４の延長部８５の端部から第３の端面４０ｅおよび第４の端面４０ｆの端面同士を結ぶ長さ方向に延びて折り曲げて形成される。なお、第２の実装部８６の折り曲げられる方向は、第１の積層体２０および第２の積層体４０側に折り曲げられていても良いし、第１の積層体２０および第２の積層体４０とは反対側に折り曲げられていても良い。
第２の金属端子１８の第２の実装部８６の第３の端面４０ｅおよび第４の端面４０ｆ同士を結ぶ長さ方向の長さは、特に限定されないが、第２の積層体４０の第４の主面４０ｂ（実装面側）上に形成される第４の外部電極５０ｂの長さ方向の長さよりも長く形成されていてもよい。
第２の金属端子１８の第２の実装部８６は、第４の延長部８５の端部から第３の端面４０ｅおよび第４の端面４０ｆの端面同士を結ぶ長さ方向に延びて折り曲げて形成される。なお、第２の実装部８６の折り曲げられる方向は、第１の積層体２０および第２の積層体４０側に折り曲げられていても良いし、第１の積層体２０および第２の積層体４０とは反対側に折り曲げられていても良い。
第２の金属端子１８の第２の実装部８６の第３の端面４０ｅおよび第４の端面４０ｆ同士を結ぶ長さ方向の長さは、特に限定されないが、第２の積層体４０の第４の主面４０ｂ（実装面側）上に形成される第４の外部電極５０ｂの長さ方向の長さよりも長く形成されていてもよい。
第３の金属端子１９は、図２に示すように、第１の積層セラミック電子部品本体１２の第２の外部電極３０ｂに接続される第３の接合部９２と、第２の積層セラミック電子部品本体１４の第３の外部電極５０ａに接続される第４の接合部９４とを有する。なお、第３の接合部９２と第４の接合部９４との間に第５の延長部９６を有していてもよい。
第３の金属端子１９は、特性選別の際にＩＲ値を測定するために用いられる。具体的には、第１の積層セラミック電子部品本体１２のＩＲ値を測定する場合は、第１の金属端子１６と第３の金属端子１９に測定端子を接続して第１の積層セラミック電子部品本体１２のＩＲ値を測定し、第２の積層セラミック電子部品本体１４のＩＲ値を測定する場合は、第２の金属端子１８と第３の金属端子１９に測定端子を接続して第２の積層セラミック電子部品本体１４のＩＲ値を測定する。
これにより、外装材５００で覆われた直列に接続された第１の積層セラミック電子部品本体１２、または、第２の積層セラミック電子部品本体１４のいずれかが、規格のＩＲ値の下限を下回っていた場合には、確実に特性選別で取り除くことができる。したがって、本発明では、外装材５００で覆われた直列に接続された第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の総和としては良品であっても、第１の積層セラミック電子部品本体１２、または、第２の積層セラミック電子部品本体１４のいずれか単体で規格のＩＲ値の下限を下回っている積層セラミック電子部品本体が含まれる積層セラミック電子部品１０を不良として選別が可能となる。よって、確実にそれぞれの積層セラミック電子部品本体においてＩＲ値の規格を上回る品質の高い積層セラミック電子部品１０を提供することが可能となる。
これにより、外装材５００で覆われた直列に接続された第１の積層セラミック電子部品本体１２、または、第２の積層セラミック電子部品本体１４のいずれかが、規格のＩＲ値の下限を下回っていた場合には、確実に特性選別で取り除くことができる。したがって、本発明では、外装材５００で覆われた直列に接続された第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の総和としては良品であっても、第１の積層セラミック電子部品本体１２、または、第２の積層セラミック電子部品本体１４のいずれか単体で規格のＩＲ値の下限を下回っている積層セラミック電子部品本体が含まれる積層セラミック電子部品１０を不良として選別が可能となる。よって、確実にそれぞれの積層セラミック電子部品本体においてＩＲ値の規格を上回る品質の高い積層セラミック電子部品１０を提供することが可能となる。
第３の金属端子１９には、たとえば、板状のリードフレームが用いられる。なお、リードフレームは板状ではなく厚いブロックであってもよい。この板状のリードフレームにより形成される第３の金属端子１９は、第２の外部電極３０ｂと第３の外部電極５０ａと接続される第１の主面、第１の主面と対向する第２の主面（各積層セラミック電子部品本体とは反対側の面）および第１の主面と第２の主面との間の厚みを形成する周囲面を有する。
第３の金属端子１９としては、第１の金属端子１６および第２の金属端子１８と同様の素材を用いてもよいが、電気的な測定のみを対象にしているので、実装するために形成するめっき層（例えば、Ｎｉめっき、Ｓｎめっき）は形成されていなくてもよい。
また、第３の金属端子１９の材質は、金属だけでなく、測定に影響が出ない程度の伝導率のものであればよい。例えば、金属全般、グラファイト、半導体、導電性高分子などを用いることができる。また、第３の金属端子１９の厚みについても、特に限定はされない。
第３の金属端子１９としては、第１の金属端子１６および第２の金属端子１８と同様の素材を用いてもよいが、電気的な測定のみを対象にしているので、実装するために形成するめっき層（例えば、Ｎｉめっき、Ｓｎめっき）は形成されていなくてもよい。
また、第３の金属端子１９の材質は、金属だけでなく、測定に影響が出ない程度の伝導率のものであればよい。例えば、金属全般、グラファイト、半導体、導電性高分子などを用いることができる。また、第３の金属端子１９の厚みについても、特に限定はされない。
第３の金属端子１９の第３の接合部９２は、図２に示すように、第１の積層セラミック電子部品本体１２の第２の外部電極３０ｂに接合材７０によって接続されている。
第３の金属端子１９の第４の接合部９４は、図２に示すように、第２の積層セラミック電子部品本体１４の第３の外部電極５０ａに接合材７０によって接続されている。
第２の外部電極３０ｂと第３の接合部９２、第３の外部電極５０ａと第４の接合部９４とを接合するために用いられる接合材７０は、例えば、はんだ、導電性接着材、ＴＬＰ（遷移的液相焼結）材を用いることができる。
接合材７０として、はんだを用いる場合には、例えば、Ｓｎ－Ｓｂ系、Ｓｎ－Ａｇ－Ｃｕ系、Ｓｎ－Ｃｕ系、Ｓｎ－Ｂｉ系などのＬＦはんだを用いることができる。特に、Ｓｎ－Ｓｂ系のはんだの場合は、Ｓｂの含有率が５％以上１５％以下程度であることが好ましい。
第３の金属端子１９の第４の接合部９４は、図２に示すように、第２の積層セラミック電子部品本体１４の第３の外部電極５０ａに接合材７０によって接続されている。
第２の外部電極３０ｂと第３の接合部９２、第３の外部電極５０ａと第４の接合部９４とを接合するために用いられる接合材７０は、例えば、はんだ、導電性接着材、ＴＬＰ（遷移的液相焼結）材を用いることができる。
接合材７０として、はんだを用いる場合には、例えば、Ｓｎ－Ｓｂ系、Ｓｎ－Ａｇ－Ｃｕ系、Ｓｎ－Ｃｕ系、Ｓｎ－Ｂｉ系などのＬＦはんだを用いることができる。特に、Ｓｎ－Ｓｂ系のはんだの場合は、Ｓｂの含有率が５％以上１５％以下程度であることが好ましい。
また、図１に示した第１の金属端子１６および第２の金属端子１８の別の一例として、図６に示した第１の金属端子１１６および第２の金属端子１１８がある。図６は、図１に示した金属端子の変形例を備えた積層セラミック電子部品の一例を示す外観斜視図である。図７は、図５の線ＶＩＩ－ＶＩＩにおける断面図である。
なお、図６および図７に示す積層セラミック電子部品１１０は、図１ないし図４に示す積層セラミック電子部品１０と比べて、第１の金属端子１１６および第２の金属端子１１８が相違しているのみであり、積層セラミック電子部品本体１２および積層セラミック電子部品本体１４は共通である。従って、図１ないし図４に示した積層セラミック電子部品１０と同一部分には、同一の符号を付し、その説明を省略する。
図６および図７に示すように、積層セラミック電子部品１１０は、第１の積層セラミック電子部品本体１２と、第２の積層セラミック電子部品本体１４と、第１の金属端子１１６と、第２の金属端子１１８と、第３の金属端子１９とにより構成される。
積層セラミック電子部品１１０の長さ方向Ｚの寸法はＬ寸法とされる。Ｌ寸法は、特に限定はされないが、１．０ｍｍ以上１００．０ｍｍ以下とする。積層セラミック電子部品１１０の高さ方向Ｘの寸法はＴ寸法とされる。Ｔ寸法は、特に限定はされないが、０．５ｍｍ以上２０．０ｍｍ以下とする。積層セラミック電子部品１１０の幅方向Ｙの寸法はＷ寸法とされる。Ｗ寸法は、特に限定はされないが、０．５ｍｍ以上５０．０ｍｍ以下とすることができる。
積層セラミック電子部品１１０の長さ方向Ｚの寸法はＬ寸法とされる。Ｌ寸法は、特に限定はされないが、１．０ｍｍ以上１００．０ｍｍ以下とする。積層セラミック電子部品１１０の高さ方向Ｘの寸法はＴ寸法とされる。Ｔ寸法は、特に限定はされないが、０．５ｍｍ以上２０．０ｍｍ以下とする。積層セラミック電子部品１１０の幅方向Ｙの寸法はＷ寸法とされる。Ｗ寸法は、特に限定はされないが、０．５ｍｍ以上５０．０ｍｍ以下とすることができる。
第１の金属端子１１６は、第１の外部電極３０ａに接続される第１の接合部１６２と、第１の接合部１６２に接続され、第１の接合部１６２から積層セラミック電子部品本体１２と実装面との間に隙間ができるように延びる第１の延長部１６４と、第１の延長部１６４に接続され、第１の延長部１６４から実装面と平行に延びる第１の実装部１６６と、を有する。このように、金属端子を介在させることで、積層セラミック電子部品本体１２に対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
第１の金属端子１１６は、断面の形状がＬ字形状に形成されている。このように、第１の金属端子１１６の断面の形状がＬ字形状に形成されると、積層セラミック電子部品１１０を実装基板に実装したとき、実装基板のたわみに対する耐性を向上させることができる。
第１の金属端子１１６は、断面の形状がＬ字形状に形成されている。このように、第１の金属端子１１６の断面の形状がＬ字形状に形成されると、積層セラミック電子部品１１０を実装基板に実装したとき、実装基板のたわみに対する耐性を向上させることができる。
第２の金属端子１１８は、第４の外部電極５０ｂに接続される第２の接合部１８２と、第２の接合部１８２に接続され、第２の接合部１８２から積層セラミック電子部品本体１４と実装面との間に隙間ができるように延びる第３の延長部１８４と、第３の延長部１８４に接続され、第３の延長部１８４から実装面と平行に延びる第２の実装部１８６と、を有する。このように、金属端子を介在させることで、積層セラミック電子部品本体１４に対して、熱衝撃が加わりにくくすることができる。また、温度変化によるストレスや、実装基板に変形が生じたとしても、金属端子の弾性的変形によって有利に吸収することができる。
第２の金属端子１１８は、断面の形状がＬ字形状に形成されている。このように、第２の金属端子１１８の断面の形状がＬ字形状に形成されると、積層セラミック電子部品１１０を実装基板に実装したとき、実装基板のたわみに対する耐性を向上させることができる。
第２の金属端子１１８は、断面の形状がＬ字形状に形成されている。このように、第２の金属端子１１８の断面の形状がＬ字形状に形成されると、積層セラミック電子部品１１０を実装基板に実装したとき、実装基板のたわみに対する耐性を向上させることができる。
第１の金属端子１１６の第１の接合部１６２は、第１の積層体２０の第１の端面２０ｅに設けられた第１の外部電極３０ａに接続される部分であり、第１の積層体２０の第１の端面２０ｅと対向する部分である。第１の接合部１６２は、たとえば、第１の積層体２０の第１の端面２０ｅ上の第１の外部電極３０ａの幅と同等の大きさの矩形板状に形成され、片面が、第１の外部電極３０ａに接合材７０によって接続されていることが好ましい。また、第１の接合部１６２の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
第２の金属端子１１８の第２の接合部１８２は、第２の積層体４０の第４の端面４０ｆに設けられた第４の外部電極５０ｂに接続される部分であり、第２の積層体４０の第４の端面４０ｆと対向する部分である。第２の接合部１８２は、たとえば、第２の積層体４０の第４の端面４０ｆ上の第４の外部電極５０ｂの幅と同等の大きさの矩形板状に形成され、片面が、第４の外部電極５０ｂに接合材７０によって接続されていることが好ましい。また、第２の接合部１８２の形状は、矩形形状に限らず、切り欠きや穴が形成されていてもよい。切り欠きや穴の数は単数であっても複数にわたって形成されていてもよい。
第１の金属端子１１６の第１の接合部１６２は、第１の外部電極３０ａに接合材７０によって接続されている。第２の金属端子１１８の第２の接合部１８２は、第４の外部電極５０ｂに接合材７０によって接続されている。
また、第１の外部電極３０ａと第１の接合部１６２とを接合するために、あるいは第４の外部電極５０ｂと第２の接合部１８２とを接合するために用いられる接合材７０は、たとえば、半田、導電性接着剤、ＴＬＰ（遷移的液相、焼結）材を用いることができる。接合材として、半田を用いる場合は、Ｓｎ－Ｓｂ系、Ｓｎ－Ａｇ－Ｃｕ系、Ｓｎ－Ｃｕ系、Ｓｎ－Ｂｉ系などのＬＦ半田を用いることができる。特に、Ｓｎ－Ｓｂ系半田の場合は、Ｓｂの含有率が５％以上１５％以下程度であることが好ましい。
また、第１の外部電極３０ａと第１の接合部１６２とを接合するために、あるいは第４の外部電極５０ｂと第２の接合部１８２とを接合するために用いられる接合材７０は、たとえば、半田、導電性接着剤、ＴＬＰ（遷移的液相、焼結）材を用いることができる。接合材として、半田を用いる場合は、Ｓｎ－Ｓｂ系、Ｓｎ－Ａｇ－Ｃｕ系、Ｓｎ－Ｃｕ系、Ｓｎ－Ｂｉ系などのＬＦ半田を用いることができる。特に、Ｓｎ－Ｓｂ系半田の場合は、Ｓｂの含有率が５％以上１５％以下程度であることが好ましい。
第１の金属端子１１６の第１の延長部１６２は、第１の接合部１６２に接続され、実装面に対向する面となる第１の積層体２０の第２の主面２０ｂと実装面との間に隙間を設けるように実装面方向に延びている。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和することができる。
第１の延長部１６４は、たとえば、矩形板状を有しており、第１の接合部１６２から実装面方向に両主面と直交する高さ方向Ｘに延び、第１の接合部１６２と同一平面状に形成されている。また、第１の延長部１６４の幅方向の長さ（第１の側面２０ｃと第２の側面２０ｄとを結ぶ方向の長さ）は、第１の接合部１６２の幅方向の長さと同じ長さで形成されていることが好ましいが、第１の接合部１６２の幅方向の長さより短くても長くてもよいし、テーパ状に長さを短くしてもよい。
また、第１の延長部１６４の高さ方向Ｘの長さは、特に限定されないが、後述する外装材５００で覆われた第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４と実装面との間（外装材５００の実装面に対向する面と実装面との間）に空間が空くように設けられる。
第１の延長部１６４は、たとえば、矩形板状を有しており、第１の接合部１６２から実装面方向に両主面と直交する高さ方向Ｘに延び、第１の接合部１６２と同一平面状に形成されている。また、第１の延長部１６４の幅方向の長さ（第１の側面２０ｃと第２の側面２０ｄとを結ぶ方向の長さ）は、第１の接合部１６２の幅方向の長さと同じ長さで形成されていることが好ましいが、第１の接合部１６２の幅方向の長さより短くても長くてもよいし、テーパ状に長さを短くしてもよい。
また、第１の延長部１６４の高さ方向Ｘの長さは、特に限定されないが、後述する外装材５００で覆われた第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４と実装面との間（外装材５００の実装面に対向する面と実装面との間）に空間が空くように設けられる。
第１の金属端子１１６の第１の延長部１６４の一部は、表面が凹状に加工されており、加工部において第１の金属端子１１６の母材が露出していても良い。これにより、万が一、第１の金属端子１１６の第１の接合部１６２における接合材７０が溶融したとしても、この凹状の加工部おいて、第１の金属端子１１６の母材が露出することにより半田の濡れ性が低下しているため、半田の流出をくいとめられ、溶融した半田が外装材５００の外に流れ出ることを抑制することができる。
さらに、第１の金属端子１１６の第１の延長部１６４には、切り欠き部が形成されていてもよい。これにより、第１の金属端子１１６の材料量の低減をする事ができ、コスト削減効果を得られる。また、基板実装後の基板からの応力を緩和する効果を得られる。
さらに、第１の金属端子１１６の第１の延長部１６４には、切り欠き部が形成されていてもよい。これにより、第１の金属端子１１６の材料量の低減をする事ができ、コスト削減効果を得られる。また、基板実装後の基板からの応力を緩和する効果を得られる。
第２の金属端子１１８の第３の延長部１８４は、第２の接合部１８２に接続され、実装面に対向する面となる第２の積層体４０の第４の主面４０ｂと実装面との間に隙間を設けるように実装面方向に延びている。これにより、実装基板からの距離を長くすることができ、実装基板からの応力を緩和することができる。
第３の延長部１８４は、たとえば、矩形板状を有しており、第２の接合部１８２から実装面方向に両主面と直交する高さ方向Ｘに延び、第２の接合部１８２と同一平面状に形成されている。また、第３の延長部１８４の幅方向の長さ（第３の側面４０ｃと第４の側面４０ｄとを結ぶ方向の長さ）は、第２の接合部１８２の幅方向の長さと同じ長さで形成されていることが好ましいが、第２の接合部１８２の幅方向の長さより短くても長くてもよいし、テーパ状に長さを短くしてもよい。
また、第３の延長部１８４の高さ方向Ｘの長さは、特に限定されないが、後述する外装材５００で覆われた第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４と実装面との間（外装材５００の実装面に対向する面と実装面との間）に空間が空くように設けられる。
第３の延長部１８４は、たとえば、矩形板状を有しており、第２の接合部１８２から実装面方向に両主面と直交する高さ方向Ｘに延び、第２の接合部１８２と同一平面状に形成されている。また、第３の延長部１８４の幅方向の長さ（第３の側面４０ｃと第４の側面４０ｄとを結ぶ方向の長さ）は、第２の接合部１８２の幅方向の長さと同じ長さで形成されていることが好ましいが、第２の接合部１８２の幅方向の長さより短くても長くてもよいし、テーパ状に長さを短くしてもよい。
また、第３の延長部１８４の高さ方向Ｘの長さは、特に限定されないが、後述する外装材５００で覆われた第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４と実装面との間（外装材５００の実装面に対向する面と実装面との間）に空間が空くように設けられる。
第２の金属端子１１８の第３の延長部１８４の一部は、表面が凹状に加工されており、加工部において第２の金属端子１１８の母材が露出していても良い。これにより、万が一、第２の金属端子１１８の第２の接合部１８２における接合材７０が溶融したとしても、この凹状の加工部おいて、第２の金属端子１１８の母材が露出することにより半田の濡れ性が低下しているため、半田の流出をくいとめられ、溶融した半田が外装材５００の外に流れ出ることを抑制することができる。
さらに、第２の金属端子１１８の第３の延長部１８４には、切り欠き部が形成されていてもよい。これにより、第２の金属端子１１８の材料量の低減をする事ができ、コスト削減効果を得られる。また、基板実装後の基板からの応力を緩和する効果を得られる。
さらに、第２の金属端子１１８の第３の延長部１８４には、切り欠き部が形成されていてもよい。これにより、第２の金属端子１１８の材料量の低減をする事ができ、コスト削減効果を得られる。また、基板実装後の基板からの応力を緩和する効果を得られる。
第１の金属端子１１６の第１の実装部１６６は、第１の延長部１６４に接続され、第１の延長部１６４から第１の積層体２０の第１の端面２０ｅと第２の端面２０ｆとを結ぶ方向に延びる部分である。この部分によって、実装基板に実装される。
第１の金属端子１１６の第１の実装部１６６は、第１の延長部１６４の端部から第１の積層体２０の第１の端面２０ｅと第２の端面２０ｆとを結ぶ長さ方向に延びて折り曲げて形成される。なお、第１の実装部１６６の折り曲げられる方向は、第１の積層体２０および第２の積層体４０とは反対側に折り曲げられていてもよい。
第１の金属端子１１６の第１の実装部１６６の第１の積層体２０の第１の端面２０ｅと第２の端面２０ｆとを結ぶ方向の長さは、特に限定されないが、第１の積層体２０の第２の主面２０ｂ（実装面側）上に形成される第１の外部電極３０ａの長さ方向の長さよりも長く形成されていてもよい。
第１の金属端子１１６の第１の実装部１６６は、第１の延長部１６４の端部から第１の積層体２０の第１の端面２０ｅと第２の端面２０ｆとを結ぶ長さ方向に延びて折り曲げて形成される。なお、第１の実装部１６６の折り曲げられる方向は、第１の積層体２０および第２の積層体４０とは反対側に折り曲げられていてもよい。
第１の金属端子１１６の第１の実装部１６６の第１の積層体２０の第１の端面２０ｅと第２の端面２０ｆとを結ぶ方向の長さは、特に限定されないが、第１の積層体２０の第２の主面２０ｂ（実装面側）上に形成される第１の外部電極３０ａの長さ方向の長さよりも長く形成されていてもよい。
第２の金属端子１１８の第２の実装部１８６は、第３の延長部１８４に接続され、第３の延長部１８４から第２の積層体４０の第３の端面４０ｅと第４の端面４０ｆとを結ぶ方向に延びる部分である。この部分によって、実装基板に実装される。
第２の金属端子１１８の第２の実装部１８６は、第３の延長部１８４の端部から第２の積層体４０の第３の端面４０ｅと第４の端面４０ｆとを結ぶ長さ方向に延びて折り曲げて形成される。なお、第２の実装部１８６の折り曲げられる方向は、第１の積層体２０および第２の積層体４０とは反対側に折り曲げられていてもよい。
第２の金属端子１１８の第２の実装部１８６の第２の積層体４０の第３の端面４０ｅと第４の端面４０ｆとを結ぶ方向の長さは、特に限定されないが、第２の積層体４０の第４の主面４０ｂ（実装面側）上に形成される第４の外部電極５０ｂの長さ方向の長さよりも長く形成されていてもよい。
第２の金属端子１１８の第２の実装部１８６は、第３の延長部１８４の端部から第２の積層体４０の第３の端面４０ｅと第４の端面４０ｆとを結ぶ長さ方向に延びて折り曲げて形成される。なお、第２の実装部１８６の折り曲げられる方向は、第１の積層体２０および第２の積層体４０とは反対側に折り曲げられていてもよい。
第２の金属端子１１８の第２の実装部１８６の第２の積層体４０の第３の端面４０ｅと第４の端面４０ｆとを結ぶ方向の長さは、特に限定されないが、第２の積層体４０の第４の主面４０ｂ（実装面側）上に形成される第４の外部電極５０ｂの長さ方向の長さよりも長く形成されていてもよい。
また、図１に示した第３の金属端子１９の別の一例として、図８に示した第３の金属端子２１９がある。図８は、図１に示した金属端子の変形例を備えた積層セラミック電子部品の一例を示す断面図である。
なお、図８に示す積層セラミック電子部品２１０は、図１ないし図４に示す積層セラミック電子部品１０と比べて、第３の金属端子２１９が相違しているのみであり、積層セラミック電子部品本体１２および積層セラミック電子部品本体１４は共通である。従って、図１ないし図４に示した積層セラミック電子部品１０と同一部分には、同一の符号を付し、その説明を省略する。
図８に示すように、積層セラミック電子部品１１０は、第１の積層セラミック電子部品本体１２と、第２の積層セラミック電子部品本体１４と、第１の金属端子１６と、第２の金属端子１８と、第３の金属端子２１９とにより構成される。
積層セラミック電子部品２１０の長さ方向Ｚの寸法はＬ寸法とされる。Ｌ寸法は、特に限定はされないが、１．０ｍｍ以上１００．０ｍｍ以下とする。積層セラミック電子部品１１０の高さ方向Ｘの寸法はＴ寸法とされる。Ｔ寸法は、特に限定はされないが、０．５ｍｍ以上２０．０ｍｍ以下とする。積層セラミック電子部品１１０の幅方向Ｙの寸法はＷ寸法とされる。Ｗ寸法は、特に限定はされないが、０．５ｍｍ以上５０．０ｍｍ以下とすることができる。
積層セラミック電子部品２１０の長さ方向Ｚの寸法はＬ寸法とされる。Ｌ寸法は、特に限定はされないが、１．０ｍｍ以上１００．０ｍｍ以下とする。積層セラミック電子部品１１０の高さ方向Ｘの寸法はＴ寸法とされる。Ｔ寸法は、特に限定はされないが、０．５ｍｍ以上２０．０ｍｍ以下とする。積層セラミック電子部品１１０の幅方向Ｙの寸法はＷ寸法とされる。Ｗ寸法は、特に限定はされないが、０．５ｍｍ以上５０．０ｍｍ以下とすることができる。
第３の金属端子２１９は、外装材５００の表面に対して、突出しないように設けられる。よって、外装材５００の表面と面一で配置されていてもよいし、外装材５００の表面に対して窪んだ形状で形成される。これにより、積層セラミック電子部品１０の高さ寸法を抑えることが可能となる。なお、第３の金属端子２１９の形状としては、フラット形状でも問題なく、外装材５００の表面から突出しない範囲で突起部が設けられていてもよい。
第１の金属端子１６，１１６、第２の金属端子１８，１１８および第３の金属端子１９，２１９は、母材となる端子本体と端子本体の表面に形成されためっき膜から構成される。
端子本体は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。さらに好ましくは、端子本体は、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。具体的には、たとえば、端子本体の母材の金属をＦｅ－４２Ｎｉ合金やＦｅ－１８Ｃｒ合金とすることができる。第１の金属端子１６，１１６、第２の金属端子１８，１１８および第３の金属端子１９，２１９の厚みは、約０．０５ｍｍ以上０．５ｍｍ以下であることが好ましい。
めっき膜は、例えば、下層めっき膜と上層めっき膜とを有する。
下層めっき膜は、端子本体の表面に形成されており、上層めっき膜は、下層めっき膜の表面に形成されている。なお、下層めっき膜および上層めっき膜のそれぞれは、複数のめっき層により構成されていてもよい。
下層めっき膜は、端子本体の表面に形成されており、上層めっき膜は、下層めっき膜の表面に形成されている。なお、下層めっき膜および上層めっき膜のそれぞれは、複数のめっき層により構成されていてもよい。
なお、めっき膜は、少なくとも第１の金属端子１６の第１の延長部６２、第２の延長部６５および第１の実装部６６の周囲面、ならびに第２の金属端子１８の第３の延長部８４、第４の延長部８５、および第２の実装部８６の周囲面においては形成されていなくてもよい。
また、めっき膜は、少なくとも第１の金属端子１１６の第１の延長部１６４および第１の実装部１６６の周囲面、ならびに第２の金属端子１１８の第２の延長部１８４および第２の実装部１８６の周囲面においては形成されていなくてもよい。
これにより、積層セラミック電子部品１０，１１０，２１０を実装基板に半田を用いて実装する際に、半田の第１の金属端子１６，１１６および第２の金属端子１８，１１８への濡れ上がりを抑制することができる。そのため、特に、積層セラミック電子部品本体１２と第１の金属端子１６，１１６との間（浮き部分）および積層セラミック電子部品本体１４と第２の金属端子１８，１１８との間（浮き部分）に、はんだが濡れ上がることを抑制することができるため、浮き部分にはんだが充填されることを防止することができる。よって、浮き部分の空間を十分に確保することができる。従って、第１の金属端子１６，１１６の第１の延長部６４，１６４および第２の金属端子１８，１１８の第２の延長部８４，１８４が弾性変形し易くなるため、交流電圧が加わることでセラミック層に生じる機械的歪みをより吸収することができる。これにより、このとき生じる振動が、第１の外部電極３０ａおよび第４の外部電極５０ｂを介して実装基板に伝達することを抑制することができる。従って、第１の金属端子１６，１１６および第２の金属端子１８，１１８を備えることで、より安定してアコースティックノイズ（鳴き）の発生を抑制することができる。なお、第１の金属端子１６，１１６および第２の金属端子１８，１１８の全周囲面において、めっき膜が形成されていなくても良い。
また、めっき膜は、少なくとも第１の金属端子１１６の第１の延長部１６４および第１の実装部１６６の周囲面、ならびに第２の金属端子１１８の第２の延長部１８４および第２の実装部１８６の周囲面においては形成されていなくてもよい。
これにより、積層セラミック電子部品１０，１１０，２１０を実装基板に半田を用いて実装する際に、半田の第１の金属端子１６，１１６および第２の金属端子１８，１１８への濡れ上がりを抑制することができる。そのため、特に、積層セラミック電子部品本体１２と第１の金属端子１６，１１６との間（浮き部分）および積層セラミック電子部品本体１４と第２の金属端子１８，１１８との間（浮き部分）に、はんだが濡れ上がることを抑制することができるため、浮き部分にはんだが充填されることを防止することができる。よって、浮き部分の空間を十分に確保することができる。従って、第１の金属端子１６，１１６の第１の延長部６４，１６４および第２の金属端子１８，１１８の第２の延長部８４，１８４が弾性変形し易くなるため、交流電圧が加わることでセラミック層に生じる機械的歪みをより吸収することができる。これにより、このとき生じる振動が、第１の外部電極３０ａおよび第４の外部電極５０ｂを介して実装基板に伝達することを抑制することができる。従って、第１の金属端子１６，１１６および第２の金属端子１８，１１８を備えることで、より安定してアコースティックノイズ（鳴き）の発生を抑制することができる。なお、第１の金属端子１６，１１６および第２の金属端子１８，１１８の全周囲面において、めっき膜が形成されていなくても良い。
第１の金属端子１６の第１の延長部６４および第２の金属端子１８の第３の延長部８４の周囲面のめっき膜を除去する場合、第１の金属端子１１６の第１の延長部１６４および第１の実装部１６６の周囲面、ならびに第２の金属端子１１８の第２の延長部１８４および第２の実装部１８６の周囲面のめっき膜を除去する場合、または、第１の金属端子１６，１１６および第２の金属端子１８，１１８の全周囲面のめっき膜を除去する場合、機械による除去（切削、研磨）方法、レーザートリミングによる除去方法、めっき剥離剤（たとえば水酸化ナトリウム）による除去方法、または、第１の金属端子１６，１１６および第２の金属端子１８，１１８のめっき膜形成前に、レジスト膜でめっきを形成しない部分を覆い、第１の金属端子１６，１１６および第２の金属端子１８，１１８にめっき膜を形成した後にレジスト膜を除去する方法が考えられる。
下層めっき膜は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。さらに好ましくは、下層めっき膜は、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなる。下層めっき膜の厚みは０．２μｍ以上５．０μｍ以下程度であることが好ましい。
上層めっき膜は、Ｓｎ、Ａｇ、Ａｕまたはこれらの金属のうちの一種以上の金属を主成分として含む合金からなることが好ましい。さらに好ましくは、上層めっき膜は、ＳｎまたはＳｎを主成分として含む合金からなる。上層めっき膜をＳｎまたはＳｎを主成分として含む合金により形成することにより、第１の金属端子１６，１１６と外部電極３０および第２の金属端子１８，１１８と外部電極５０との半田付き性を向上させることができる。上層めっき膜の厚みは、１．０μｍ以上５．０μｍ以下程度であることが好ましい。
また、端子本体および下層めっき膜のそれぞれを、高融点のＮｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの一種以上の金属を主成分として含む合金により形成することにより、外部電極の耐熱性を向上させることができる。
（Ｄ）外装材
外装材５００は、第１の積層セラミック電子部品本体１２、第２の積層セラミック電子部品本体１４、第１の金属端子１６，１１６の少なくとも一部、第２の金属端子１８，１１８の少なくとも一部、および第３の金属端子１９，２１９の少なくとも一部を覆うように配置されている。言い換えると、第１の金属端子１６，１１６、第２の金属端子１８，１１８、および第３の金属端子１９，２１９は、外装材５００から露出するように設けられる。
外装材５００は、第１の積層セラミック電子部品本体１２、第２の積層セラミック電子部品本体１４、第１の金属端子１６，１１６の少なくとも一部、第２の金属端子１８，１１８の少なくとも一部、および第３の金属端子１９，２１９の少なくとも一部を覆うように配置されている。言い換えると、第１の金属端子１６，１１６、第２の金属端子１８，１１８、および第３の金属端子１９，２１９は、外装材５００から露出するように設けられる。
外装材５００は、たとえば、シリコーン系やエポキシ系からなることが好ましい。これにより、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４に樹脂が密着し、外装材５００の内部の端子間で絶縁性を確保することができる。
以上の構造からなる積層セラミック電子部品１０，１１０，２１０によれば、外装材５００から露出するように設けられた第３の金属端子１９を有している。したがって、各積層セラミック電子部品本体１２，１４を直列に接続した状態で外装材５００により覆ったとしても、第３の金属端子１９を用いることで、それぞれの積層セラミック電子部品本体１２，１４の絶縁抵抗値（ＩＲ値）を正確に測定することが可能となる。
すなわち、第１の積層セラミック電子部品本体１２の絶縁抵抗値（ＩＲ値）を測定する場合は、第１の金属端子１６と第３の金属端子１９に測定端子を接続して第１の積層セラミック電子部品本体１２の絶縁抵抗値（ＩＲ値）を測定し、第２の積層セラミック電子部品本体１４の絶縁抵抗値（ＩＲ値）を測定する場合は、第２の金属端子１８と第３の金属端子１９に測定端子を接続して第２の積層セラミック電子部品本体１４の絶縁抵抗値（ＩＲ値）を測定する。
これにより、外装材５００で覆われた直列に接続された第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４のいずれかにおいて、規格の絶縁抵抗値（ＩＲ値）の下限を下回る積層セラミック電子部品本体が含まれていた場合には、確実に特性選別で、そのような積層セラミック電子部品本体を含む積層セラミック電子部品１０，１１０，２１０を取り除くことができる。
なお、外装材５００で覆われた直列に接続された複数の積層セラミック電子部品本体１２，１４のいずれかにおいて、規格の絶縁抵抗値（ＩＲ値）の下限を下回る積層セラミック電子部品本体が含まれていた場合、積層セラミック電子部品の寿命が低下してしまう。
したがって、本発明にかかる積層セラミック電子部品１０，１１０，２１０によれば、外装材５００で覆われた直列に接続された第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の絶縁抵抗値（ＩＲ値）の総和としては良品であっても、積層セラミック電子部品本体のいずれか単体で規格の絶縁抵抗値（ＩＲ値）の下限を下回っている積層セラミック電子部品本体が含まれる積層セラミック電子部品１０，１１０，２１０を不良として選別が可能となる。よって、確実にそれぞれの積層セラミック電子部品本体において規格となる絶縁抵抗値（ＩＲ値）を上回る品質の高い積層セラミック電子部品１０，１１０，２１０を提供することが可能となる。
すなわち、第１の積層セラミック電子部品本体１２の絶縁抵抗値（ＩＲ値）を測定する場合は、第１の金属端子１６と第３の金属端子１９に測定端子を接続して第１の積層セラミック電子部品本体１２の絶縁抵抗値（ＩＲ値）を測定し、第２の積層セラミック電子部品本体１４の絶縁抵抗値（ＩＲ値）を測定する場合は、第２の金属端子１８と第３の金属端子１９に測定端子を接続して第２の積層セラミック電子部品本体１４の絶縁抵抗値（ＩＲ値）を測定する。
これにより、外装材５００で覆われた直列に接続された第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４のいずれかにおいて、規格の絶縁抵抗値（ＩＲ値）の下限を下回る積層セラミック電子部品本体が含まれていた場合には、確実に特性選別で、そのような積層セラミック電子部品本体を含む積層セラミック電子部品１０，１１０，２１０を取り除くことができる。
なお、外装材５００で覆われた直列に接続された複数の積層セラミック電子部品本体１２，１４のいずれかにおいて、規格の絶縁抵抗値（ＩＲ値）の下限を下回る積層セラミック電子部品本体が含まれていた場合、積層セラミック電子部品の寿命が低下してしまう。
したがって、本発明にかかる積層セラミック電子部品１０，１１０，２１０によれば、外装材５００で覆われた直列に接続された第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４の絶縁抵抗値（ＩＲ値）の総和としては良品であっても、積層セラミック電子部品本体のいずれか単体で規格の絶縁抵抗値（ＩＲ値）の下限を下回っている積層セラミック電子部品本体が含まれる積層セラミック電子部品１０，１１０，２１０を不良として選別が可能となる。よって、確実にそれぞれの積層セラミック電子部品本体において規格となる絶縁抵抗値（ＩＲ値）を上回る品質の高い積層セラミック電子部品１０，１１０，２１０を提供することが可能となる。
２．積層セラミック電子部品の製造方法
次に、以上の構成からなる積層セラミック電子部品の製造方法の一実施の形態について説明する。
次に、以上の構成からなる積層セラミック電子部品の製造方法の一実施の形態について説明する。
（Ａ）積層セラミック電子部品本体の製造
まず、第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体の製造方法について説明する。
誘電体グリーンシートおよび内部電極層を形成するための内部電極用導電性ペーストが準備される。なお、誘電体グリーンシートおよび内部電極用導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
まず、第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体の製造方法について説明する。
誘電体グリーンシートおよび内部電極層を形成するための内部電極用導電性ペーストが準備される。なお、誘電体グリーンシートおよび内部電極用導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
そして、誘電体グリーンシート上に、例えば、スクリーン印刷法やグラビア印刷法により、所定のパターンで内部電極用導電性ペーストが印刷され、内部電極パターンが形成される。
次に、内部電極パターンが印刷されていない外層用誘電体グリーンシートが所定枚数積層され、その上に、内部電極パターンが印刷された誘電体グリーンシートが順次積層され、その上に、外層用誘電体グリーンシートが所定枚数積層され、積層体シートが作製される。
続いて、この積層体シートは、静水圧プレスなどの手段により積層方向にプレスされて、積層体ブロックを作製する。
その後、積層体ブロックが所定の形状寸法に切断され、生の積層体チップが切り出される。このとき、バレル研磨などにより生の積層体の角部や稜部に丸みをつけてもよい。続いて、切り出された生の積層体チップが焼成され、積層体が作製される。なお、生の積層体チップの焼成温度は、誘電体や内部電極用導電性ペーストの材料に依存するが、９００℃以上１４００℃以下であることが好ましい。
外部電極の下地電極層が焼き付け層であるときの、下地電極層の形成方法を説明する。
外部電極の焼付け層を形成するために、たとえば、積層体の表面に第１の端面から露出している第１の内部電極層の第１の引出電極部の露出部分にガラス成分と金属とを含む外部電極用の導電性ペーストがディッピングなどの方法により塗布されて焼き付けられ、第１の下地電極層が形成される。また、同様に、外部電極の焼付け層を形成するために、たとえば、積層体の第２の端面から露出している第２の内部電極層の第２の引出電極部の露出部分にガラス成分と金属とを含む外部電極用導電性ペーストがディッピングなどの方法により外部電極用の導電性ペーストが塗布されて焼き付けられ、第２の下地電極層が形成される。このとき、焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
外部電極の焼付け層を形成するために、たとえば、積層体の表面に第１の端面から露出している第１の内部電極層の第１の引出電極部の露出部分にガラス成分と金属とを含む外部電極用の導電性ペーストがディッピングなどの方法により塗布されて焼き付けられ、第１の下地電極層が形成される。また、同様に、外部電極の焼付け層を形成するために、たとえば、積層体の第２の端面から露出している第２の内部電極層の第２の引出電極部の露出部分にガラス成分と金属とを含む外部電極用導電性ペーストがディッピングなどの方法により外部電極用の導電性ペーストが塗布されて焼き付けられ、第２の下地電極層が形成される。このとき、焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
次に、下地電極層が導電性樹脂層で形成するときの、下地電極層の形成方法を説明する。
なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに、導電性樹脂層を単体で積層体の表面に直接形成してもよい。
導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層もしくは積層体の表面に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層が形成される。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
なお、導電性樹脂層は、焼付け層の表面に形成されてもよく、焼付け層を形成せずに、導電性樹脂層を単体で積層体の表面に直接形成してもよい。
導電性樹脂層の形成方法としては、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼付け層もしくは積層体の表面に塗布し、２５０℃以上５５０℃以下の温度で熱処理を行い、樹脂を熱硬化させ、導電性樹脂層が形成される。この時の熱処理時の雰囲気は、Ｎ2雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下に抑えることが好ましい。
また、下地電極層が薄膜層で形成するときの、下地電極層の形成方法を説明する。
下地電極層が薄膜層で形成する場合は、スパッタ法または蒸着法等の薄膜形成法により下地電極層を形成することができる。薄膜層で形成された下地電極層は金属粒子が堆積された１μｍ以下の層とされる。
下地電極層が薄膜層で形成する場合は、スパッタ法または蒸着法等の薄膜形成法により下地電極層を形成することができる。薄膜層で形成された下地電極層は金属粒子が堆積された１μｍ以下の層とされる。
さらに、下地電極層を設けずに、積層体の内部電極層の露出部にめっき層を設けてもよい。
積層体の第１の端面および第２の端面にめっき処理を施し、内部電極層の露出部上に下地めっき電極を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に上層めっき電極を同様に形成してもよい。
積層体の第１の端面および第２の端面にめっき処理を施し、内部電極層の露出部上に下地めっき電極を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。また、必要に応じて、下層めっき電極の表面に上層めっき電極を同様に形成してもよい。
その後、下地電極層の表面、導電性樹脂層の表面もしくは下地めっき層の表面、上層めっき層の表面に、めっき層が形成され、外部電極が形成される。
各積層セラミック電子部品本体は、焼付け層の表面にめっき層として、Ｎｉめっき層およびＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
各積層セラミック電子部品本体は、焼付け層の表面にめっき層として、Ｎｉめっき層およびＳｎめっき層が形成される。Ｎｉめっき層およびＳｎめっき層は、たとえばバレルめっき法により、順次形成される。
このようにして、各積層セラミック電子部品本体が製造される。
（Ｂ）第１の積層セラミック電子部品本体と第２の積層セラミック電子部品本体の接合
次に、第１の積層セラミック電子部品本体と第２の積層セラミック電子部品本体を接合する方法について説明する。
第１の積層セラミック電子部品本体の第２の端面２０ｆ、もしくは、第２の積層セラミック電子部品本体１４の第３の端面４０ｅのいずれか一方に接合材７０を塗布した複数の第１の積層セラミック電子部品本体１２または第２の積層セラミック電子部品本体１４を複数個準備する。ここでは、接合材７０として半田を用いた。
次に、第１の積層セラミック電子部品本体と第２の積層セラミック電子部品本体を接合する方法について説明する。
第１の積層セラミック電子部品本体の第２の端面２０ｆ、もしくは、第２の積層セラミック電子部品本体１４の第３の端面４０ｅのいずれか一方に接合材７０を塗布した複数の第１の積層セラミック電子部品本体１２または第２の積層セラミック電子部品本体１４を複数個準備する。ここでは、接合材７０として半田を用いた。
続いて、アルミナ基板上に接合材７０が塗布された端面が、一方の積層セラミック電子部品本体の端面と対向し、接触するように第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体を整列させる。
次に、この状態でリフローに通し、接合材７０である半田を溶融させ、第１の積層セラミック電子部品本体１２および第２の積層セラミック電子部品本体１４を接合させる。
（Ｃ）金属端子の取り付け方法
続いて、積層セラミック電子部品の製造方法における金属端子の取り付け工程について、説明する。
続いて、積層セラミック電子部品の製造方法における金属端子の取り付け工程について、説明する。
第１の金属端子、第２の金属端子、および第３の金属端子を準備する。
次に、上記で準備した第１の積層セラミック電子部品本体の第１の端面側（第１の積層セラミック電子部品本体と第２の積層セラミック電子部品本体とが向かい合わない側の端面）の外部電極および上記で準備した第２の積層セラミック電子部品本体の第２の端面側（第１の積層セラミック電子部品本体と第２の積層セラミック電子部品本体とが向かい合わない側の端面）の外部電極に接合材を塗布し、リフローすることによって金属端子を取り付ける。接合材として半田を用いることができる。
（Ｄ）外装材の形成方法
外装材の形成方法について説明する。
まず、第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体、第１の金属端子の少なくとも一部および第２の金属端子の少なくとも一部、第３の金属端子の少なくとも一部を覆うように外装材でモールドする。たとえば、トランスファーモールド工法によって、金型に樹脂を充填し硬化させて、第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体、第１の金属端子の少なくとも一部および第２の金属端子の少なくとも一部、第３の金属端子の少なくとも一部を覆うように樹脂モールドを実施する。
外装材の形成方法について説明する。
まず、第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体、第１の金属端子の少なくとも一部および第２の金属端子の少なくとも一部、第３の金属端子の少なくとも一部を覆うように外装材でモールドする。たとえば、トランスファーモールド工法によって、金型に樹脂を充填し硬化させて、第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体、第１の金属端子の少なくとも一部および第２の金属端子の少なくとも一部、第３の金属端子の少なくとも一部を覆うように樹脂モールドを実施する。
次に、一対の金属端子の不要部分をカットする。たとえば、打ち抜き金型を使い、一対の金属端子の不要部分のカットを実施する。
続いて、一対の金属端子を所望の形状に折り曲げる。たとえば、曲げ金型を使い、一対の金属端子を所望の形状に折り曲げる。
以上の方法により、積層セラミック電子部品が製造される。
３．実験例
上記の製造方法に従って、積層セラミック電子部品を製作し、積層セラミック電子部品を構成する第１の積層セラミック電子部品本体、および第２の積層セラミック電子部品本体それぞれのＩＲ値を測定し、品質評価を行った。なお、第１の積層セラミック電子部品本体、および第２の積層セラミック電子部品本体は、積層セラミックコンデンサを用いた。
上記の製造方法に従って、積層セラミック電子部品を製作し、積層セラミック電子部品を構成する第１の積層セラミック電子部品本体、および第２の積層セラミック電子部品本体それぞれのＩＲ値を測定し、品質評価を行った。なお、第１の積層セラミック電子部品本体、および第２の積層セラミック電子部品本体は、積層セラミックコンデンサを用いた。
まず、以下のチップ単体の設計となる第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体となるチップを複数個作製し、ＩＲ値が表１の値になるようにチップ１からチップ５を作製した。各積層セラミック電子部品本体の仕様は以下のとおりである。
（Ａ）第１および第２の積層セラミック電子部品本体（コンデンサ）の仕様（チップ単体）
各積層セラミック電子部品本体のサイズ：Ｌ×Ｗ×Ｔ（設計値）：６．１ｍｍ×５．０ｍｍ×２．６ｍｍ
セラミック材料：ＢａＴｉＯ3
容量：２２μＦ
定格電圧：２５Ｖ
内部電極層の材料：Ｎｉ
外部電極の構造
下地電極層
Ｃｕとガラスを含む電極
めっき層：Ｎｉめっき層（厚み：２μｍ）＋Ｓｎめっき層（厚み：４μｍ）の２層構造
各積層セラミック電子部品本体のサイズ：Ｌ×Ｗ×Ｔ（設計値）：６．１ｍｍ×５．０ｍｍ×２．６ｍｍ
セラミック材料：ＢａＴｉＯ3
容量：２２μＦ
定格電圧：２５Ｖ
内部電極層の材料：Ｎｉ
外部電極の構造
下地電極層
Ｃｕとガラスを含む電極
めっき層：Ｎｉめっき層（厚み：２μｍ）＋Ｓｎめっき層（厚み：４μｍ）の２層構造
その後、チップ１ないしチップ５を表２の組み合わせにより、以下の設計になるように実験の試料となる積層セラミック電子部品を作製した。積層セラミック電子部品の構造は、図１に示す積層セラミック電子部品の構造とした。
（Ｂ）積層セラミック電子部品の仕様
積層セラミック電子部品のサイズ：Ｌ×Ｗ×Ｔ（金属端子も含む部品全体）：１６．０ｍｍ×６．０ｍｍ×４．０ｍｍ
容量：４４μＦ
定格電圧：５０Ｖ
沿面距離：１３ｍｍ
積層セラミック電子部品本体（コンデンサ）の個数：２個を直列接続
金属端子：端子本体：ＳＵＳ４３０＋めっき膜：Ｎｉめっき層＋Ｓｎめっき層の２層構造
外装材：エポキシ樹脂
積層セラミック電子部品のサイズ：Ｌ×Ｗ×Ｔ（金属端子も含む部品全体）：１６．０ｍｍ×６．０ｍｍ×４．０ｍｍ
容量：４４μＦ
定格電圧：５０Ｖ
沿面距離：１３ｍｍ
積層セラミック電子部品本体（コンデンサ）の個数：２個を直列接続
金属端子：端子本体：ＳＵＳ４３０＋めっき膜：Ｎｉめっき層＋Ｓｎめっき層の２層構造
外装材：エポキシ樹脂
（Ｃ）積層セラミック電子部品のＩＲ値の測定方法
そして、上記で準備した試料番号１ないし試料番号３にかかる積層セラミック電子部品の絶縁抵抗値（ＩＲ値）を測定した。
ＩＲ値の測定方法としては、第１の積層セラミック電子部品本体（Ａ）（以下、チップＡという）の絶縁抵抗値（ＩＲ値）を測定する場合は、第１の金属端子と第３の金属端子に測定端子を接続して第１の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）の値を測定し、第２の積層セラミック電子部品本体（Ｂ）（以下、チップＢという）の絶縁抵抗値（ＩＲ値）を測定する場合は、第２の金属端子と第３の金属端子に測定端子を接続して第２の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）の値を測定した。
その他の測定条件としては、５０Ｖ、６０ｓでの電流値における絶縁抵抗値を算出した。
そして、上記で準備した試料番号１ないし試料番号３にかかる積層セラミック電子部品の絶縁抵抗値（ＩＲ値）を測定した。
ＩＲ値の測定方法としては、第１の積層セラミック電子部品本体（Ａ）（以下、チップＡという）の絶縁抵抗値（ＩＲ値）を測定する場合は、第１の金属端子と第３の金属端子に測定端子を接続して第１の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）の値を測定し、第２の積層セラミック電子部品本体（Ｂ）（以下、チップＢという）の絶縁抵抗値（ＩＲ値）を測定する場合は、第２の金属端子と第３の金属端子に測定端子を接続して第２の積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）の値を測定した。
その他の測定条件としては、５０Ｖ、６０ｓでの電流値における絶縁抵抗値を算出した。
（Ｄ）積層セラミック電子部品に対する判定方法
（ｉ）各積層セラミック電子部品本体に対する判定方法
試料番号１ないし試料番号３のサンプルである積層セラミック電子部品におけるチップＡおよびチップＢに対して、５０Ｖ、６０ｓでの電流値における絶縁抵抗値（ＩＲ値）を算出した。
そして、絶縁抵抗値の範囲が、２．５×１０6Ω以上１０．０×１０6Ω以下のものをＧ（良）、２．５×１０6Ω未満をＮＧ（不良）と判定した。
（ｉ）各積層セラミック電子部品本体に対する判定方法
試料番号１ないし試料番号３のサンプルである積層セラミック電子部品におけるチップＡおよびチップＢに対して、５０Ｖ、６０ｓでの電流値における絶縁抵抗値（ＩＲ値）を算出した。
そして、絶縁抵抗値の範囲が、２．５×１０6Ω以上１０．０×１０6Ω以下のものをＧ（良）、２．５×１０6Ω未満をＮＧ（不良）と判定した。
（ｉｉ）積層セラミック電子部品に対する総合判定の方法
試料番号１ないし試料番号３のサンプルである積層セラミック電子部品に対する判定方法は、チップＡおよびチップＢのうちのどちらか一方の積層セラミック電子部品本体においてＮＧ（不良）と判定されて積層セラミック電子部品本体が含まれるものをＮＧ（不良）と判定した。
試料番号１ないし試料番号３のサンプルである積層セラミック電子部品に対する判定方法は、チップＡおよびチップＢのうちのどちらか一方の積層セラミック電子部品本体においてＮＧ（不良）と判定されて積層セラミック電子部品本体が含まれるものをＮＧ（不良）と判定した。
（ｉｉｉ）積層セラミック電子部品の品質の評価方法と評価基準
チップＡとチップＢとの抵抗比（Ａの絶縁抵抗値／Ｂの絶縁抵抗値）に基づいて、品質の評価を行った。
これは、第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体のそれぞれの電圧の分担が、各積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）によって変化するため、絶縁抵抗値が大きな積層セラミック電子部品本体側に各積層セラミック電子部品本体の定格を超えたより大きな電圧がかかるため、全体として、品質の低下が生じてしまうことによる。
具体的な、評価基準は、以下の通りである。すなわち、
抵抗比（Ａの絶縁抵抗値／Ｂの絶縁抵抗値）が、０．８以上１．２以下の場合は、「○」とし、
抵抗比（Ａの絶縁抵抗値／Ｂの絶縁抵抗値）が、０．４以上０．８未満の場合、および１．２以上２．３未満の場合は、「△」とし、
抵抗比（Ａの絶縁抵抗値／Ｂの絶縁抵抗値）が、０．４未満、および２．３以上の場合は、「×」、
とした。
チップＡとチップＢとの抵抗比（Ａの絶縁抵抗値／Ｂの絶縁抵抗値）に基づいて、品質の評価を行った。
これは、第１の積層セラミック電子部品本体および第２の積層セラミック電子部品本体のそれぞれの電圧の分担が、各積層セラミック電子部品本体の絶縁抵抗値（ＩＲ値）によって変化するため、絶縁抵抗値が大きな積層セラミック電子部品本体側に各積層セラミック電子部品本体の定格を超えたより大きな電圧がかかるため、全体として、品質の低下が生じてしまうことによる。
具体的な、評価基準は、以下の通りである。すなわち、
抵抗比（Ａの絶縁抵抗値／Ｂの絶縁抵抗値）が、０．８以上１．２以下の場合は、「○」とし、
抵抗比（Ａの絶縁抵抗値／Ｂの絶縁抵抗値）が、０．４以上０．８未満の場合、および１．２以上２．３未満の場合は、「△」とし、
抵抗比（Ａの絶縁抵抗値／Ｂの絶縁抵抗値）が、０．４未満、および２．３以上の場合は、「×」、
とした。
表３に、絶縁抵抗値の測定結果、その判定および評価結果を示す
表３によれば、試料番号１ないし試料番号３にかかる積層セラミック電子部品の両端の絶縁抵抗値（ＩＲ値）は、いずれも、１０．０×１０6Ωであった。しかしながら、本発明にかかる積層セラミック電子部品では、チップＡおよびチップＢのそれぞれの絶縁抵抗値（ＩＲ値）を個別に測定することができ、積層セラミック電子部品の評価の判定に用いることができる。すなわち、試料番号２の積層セラミック電子部品では、チップＡに不良と判定されたチップ１を含み、抵抗比の値も評価基準を満たさないため、積層セラミック電子部品の品質が「×」として、評価された。
したがって、外装材で覆われ、直列に接続された複数の積層セラミック電子部品本体（コンデンサ）のうちのいずれかにおいて、規格のＩＲ値の下限を下回る積層セラミック電子部品本体（コンデンサ）が含まれていた場合であっても、確実に特性選別で取り除くことができる。したがって、本発明にかかる積層セラミック電子部品では、外装材で覆われ、直列に接続された複数の積層セラミック電子部品本体（コンデンサ）の絶縁抵抗値（ＩＲ値）の総和としては良品であっても、積層セラミック電子部品本体（コンデンサ）のいずれか単体で規格のＩＲ値の下限を下回っている積層セラミック電子部品本体（コンデンサ）が含まれる積層セラミック電子部品を不良として選別が可能となる。よって、確実にそれぞれの積層セラミック電子部品本体（コンデンサ）において絶縁抵抗値（ＩＲ値）の規格を上回る品質の高い積層セラミック電子部品を提供することが可能となる。
なお、以上のように、本発明の実施の形態は、前記記載で開示されているが、本発明は、これに限定されるものではない。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
すなわち、本発明の技術的思想及び目的の範囲から逸脱することなく、以上説明した実施の形態に対し、機序、形状、材質、数量、位置又は配置等に関して、様々の変更を加えることができるものであり、それらは、本発明に含まれるものである。
１０，１１０，２１０ 積層セラミック電子部品
１２ 第１の積層セラミック電子部品本体
１４ 第２の積層セラミック電子部品本体
１６，１１６ 第１の金属端子
１８，１１８ 第２の金属端子
１９，２１９ 第３の金増端子
２０ 第１の積層体
２０ａ 第１の積層体の第１の主面
２０ｂ 第１の積層体の第２の主面
２０ｃ 第１の積層体の第１の側面
２０ｄ 第１の積層体の第２の側面
２０ｅ 第１の積層体の第１の端面
２０ｆ 第１の積層体の第２の端面
２２，４２ セラミック層
２３ａ，４３ａ 外層部
２３ｂ，４３ｂ 内層部
２４，４４ 内部電極層
２４ａ 第１の内部電極層
２４ｂ 第２の内部電極層
２４ｃ，４４ｃ 浮き内部電極層
２６ａ 第１の引出電極部
２６ｂ 第２の引出電極部
２８ａ 第１の対向電極部
２８ｂ 第２の対向電極部
２８ｃ，４８ｃ 対向電極部
２９ａ，４９ａ 側部（Ｗギャップ）
２９ｃ，４９ｃ 端部（Ｌギャップ）
４０ 第２の積層体
４０ａ 第２の積層体の第３の主面
４０ｂ 第２の積層体の第４の主面
４０ｃ 第２の積層体の第３の側面
４０ｄ 第２の積層体の第４の側面
４０ｅ 第２の積層体の第３の端面
４０ｆ 第２の積層体の第４の端面
４４ａ 第３の内部電極
４４ｂ 第４の内部電極
４６ａ 第３の引出電極部
４６ｂ 第４の引出電極部
４８ａ 第３の対向電極部
４８ｂ 第４の対向電極部
３０，５０ 外部電極
３０ａ 第１の外部電極
３０ｂ 第２の外部電極
３２ａ 第１の下地電極層
３２ｂ 第２の下地電極層
３４ａ 第１のめっき層
３４ｂ 第２のめっき層
５０ａ 第３の外部電極
５０ｂ 第４の外部電極
５２ａ 第３の下地電極層
５２ｂ 第４の下地電極層
５４ａ 第３のめっき層
５４ｂ 第４のめっき層
６２ 第１の接合部
６４ 第１の延長部
６５ 第２の延長部
６６ 第１の実装部
７０ 接合材
８２ 第２の接合部
８４ 第３の延長部
８５ 第４の延長部
８６ 第２の実装部
９２ 第３の接合部
９４ 第４の接合部
９６ 第５の延長部
１６２ 第１の接合部
１６４ 第１の延長部
１６６ 第１の実装部
１８２ 第２の接合部
１８４ 第３の延長部
１８６ 第２の実装部
５００ 外装材
Ｘ 積層セラミック電子部品の高さ方向
Ｙ 積層セラミック電子部品の幅方向
Ｚ 積層セラミック電子部品の長さ方向
１２ 第１の積層セラミック電子部品本体
１４ 第２の積層セラミック電子部品本体
１６，１１６ 第１の金属端子
１８，１１８ 第２の金属端子
１９，２１９ 第３の金増端子
２０ 第１の積層体
２０ａ 第１の積層体の第１の主面
２０ｂ 第１の積層体の第２の主面
２０ｃ 第１の積層体の第１の側面
２０ｄ 第１の積層体の第２の側面
２０ｅ 第１の積層体の第１の端面
２０ｆ 第１の積層体の第２の端面
２２，４２ セラミック層
２３ａ，４３ａ 外層部
２３ｂ，４３ｂ 内層部
２４，４４ 内部電極層
２４ａ 第１の内部電極層
２４ｂ 第２の内部電極層
２４ｃ，４４ｃ 浮き内部電極層
２６ａ 第１の引出電極部
２６ｂ 第２の引出電極部
２８ａ 第１の対向電極部
２８ｂ 第２の対向電極部
２８ｃ，４８ｃ 対向電極部
２９ａ，４９ａ 側部（Ｗギャップ）
２９ｃ，４９ｃ 端部（Ｌギャップ）
４０ 第２の積層体
４０ａ 第２の積層体の第３の主面
４０ｂ 第２の積層体の第４の主面
４０ｃ 第２の積層体の第３の側面
４０ｄ 第２の積層体の第４の側面
４０ｅ 第２の積層体の第３の端面
４０ｆ 第２の積層体の第４の端面
４４ａ 第３の内部電極
４４ｂ 第４の内部電極
４６ａ 第３の引出電極部
４６ｂ 第４の引出電極部
４８ａ 第３の対向電極部
４８ｂ 第４の対向電極部
３０，５０ 外部電極
３０ａ 第１の外部電極
３０ｂ 第２の外部電極
３２ａ 第１の下地電極層
３２ｂ 第２の下地電極層
３４ａ 第１のめっき層
３４ｂ 第２のめっき層
５０ａ 第３の外部電極
５０ｂ 第４の外部電極
５２ａ 第３の下地電極層
５２ｂ 第４の下地電極層
５４ａ 第３のめっき層
５４ｂ 第４のめっき層
６２ 第１の接合部
６４ 第１の延長部
６５ 第２の延長部
６６ 第１の実装部
７０ 接合材
８２ 第２の接合部
８４ 第３の延長部
８５ 第４の延長部
８６ 第２の実装部
９２ 第３の接合部
９４ 第４の接合部
９６ 第５の延長部
１６２ 第１の接合部
１６４ 第１の延長部
１６６ 第１の実装部
１８２ 第２の接合部
１８４ 第３の延長部
１８６ 第２の実装部
５００ 外装材
Ｘ 積層セラミック電子部品の高さ方向
Ｙ 積層セラミック電子部品の幅方向
Ｚ 積層セラミック電子部品の長さ方向
Claims (3)
- 積層された複数のセラミック層と積層された複数の内部電極層とを含み、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する第１の積層体と、
前記第１の積層体の第１の端面上に配置される第１の外部電極と、
前記第１の積層体の前記第２の端面上に配置される第２の外部電極と、
を備える第１の積層セラミック電子部品本体と、
積層された複数のセラミック層と積層された複数の内部電極層とを含み、高さ方向に相対する第１の主面および第２の主面と、高さ方向に直交する幅方向に相対する第１の側面および第２側面と、高さ方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する第２の積層体と、
前記第２の積層体の第１の端面上に配置される第３の外部電極と、
前記第２の積層体の前記第２の端面上に配置される第４の外部電極と、
を備える第２の積層セラミック電子部品本体と、
を有する積層セラミック電子部品であって、
前記第１の積層セラミック電子部品本体と前記第２の積層セラミック電子部品本体とは、前記第１の端面と前記第２の端面とを結ぶ長さ方向に対向するように配置されており、
前記第１の外部電極は、前記第１の積層体の実装面側に位置することになる前記第２の主面上にも配置されており、前記第１の積層体の前記第２の主面上に位置する第１の外部電極に、第１の金属端子が接続され、
前記第４の外部電極は、前記第２の積層体の実装面側に位置することになる前記第２の主面上にも配置されており、前記第２の積層体の前記第２の主面上に位置する第４の外部電極に、第２の金属端子が接続され、
前記第１の積層セラミック電子部品本体および前記第２の積層セラミック電子部品本体と、前記第１の金属端子の少なくとも一部および前記第２の金属端子の少なくとも一部を覆うように外装材が設けられており、
前記第１の積層セラミック電子部品本体の第２の外部電極と、前記第２の積層セラミック電子部品本体の第３の外部電極とに跨るように接続され、前記実装面側とは反対側の面側のみにおいて前記外装材から露出するように設けられた第３の金属端子をさらに有しており、
前記第２の積層セラミック電子部品本体の前記第２の積層体の前記セラミック層の材料は、前記第１の積層セラミック電子部品本体の前記第１の積層体の前記セラミック層と同一の材料であり、
前記第１の積層セラミック電子部品本体の第２の外部電極と、前記第２の積層セラミック電子部品本体の第３の外部電極とは、前記外装材の内部で、高さ方向において接合材を介して前記第３の金属端子に接続され、且つ、前記外装材の内部で前記第３の金属端子を介さず、長さ方向において接合材を介して接続されている、
積層セラミック電子部品。 - 前記第１の金属端子は、前記第１の外部電極に接続され前記第２の主面と対向する第１の接合部と、前記第１の接合部に接続され、前記第２の主面と略平行となる方向に前記第１および第２の積層セラミック電子部品本体から遠ざかるように延びる第１の延長部と、
前記第１の延長部に接続され、前記第２の主面と実装面との間に隙間を設けるために実装面側に延びる第２の延長部と、前記第２の延長部に接続され、実装基板に実装されることとなる実装面に略平行に延びる第１の実装部と、を有し、
前記第２の金属端子は、前記第２の外部電極に接続され前記２の主面と対向する第２の接合部と、前記第２の接合部に接続され、前記第２の主面と略平行となる方向に前記第１および第２の積層セラミック電子部品本体から遠ざかるように延びる第３の延長部と、前記第３の延長部に接続され、前記第２の主面と実装面との間に隙間を設けるために実装面側に延びる第４の延長部と、前記第４の延長部に接続され、実装基板に実装されることとなる実装面に略平行に延びる第２の実装部と、を有する、請求項１に記載の積層セラミック電子部品。 - 前記外装材は、シリコーン系やエポキシ系からなる、請求項１または請求項２に記載の積層セラミック電子部品。
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