JP2000182835A - 積層フェライトチップインダクタアレイ - Google Patents

積層フェライトチップインダクタアレイ

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JP2000182835A
JP2000182835A JP10356813A JP35681398A JP2000182835A JP 2000182835 A JP2000182835 A JP 2000182835A JP 10356813 A JP10356813 A JP 10356813A JP 35681398 A JP35681398 A JP 35681398A JP 2000182835 A JP2000182835 A JP 2000182835A
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Abstract

(57)【要約】 【課題】 ２０１０形状以下の微小な積層フェライトチ
ップインダクタアレイであっても、内部導体材料のマイ
グレーションによるショート不良を生じることがないよ
うに構造上の改良を施した積層フェライトチップインダ
クタアレイを提供する。 【解決手段】 Ｕ字形状の内部導体パターンを印刷した
フェライトシートを複数層、隣接シート上の内部導体パ
ターンのＵ字形状が互いに対向するように重ね合わせ、
かつ内部導体印刷パターンをフェライトシートに穿設し
たスルーホールを介して電気的に連通させたコイル状構
造積層体を焼結してなるチャンネルの複数個をフェライ
ト磁器中に内蔵して構成されたアレイであって、隣接す
るチップインダクタの各内部導体パターン形状を相互に
１８０度回転した位置に配置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の近接したフ
ェライトチップインダクタを内蔵した微小アレイにおい
て必然的に発生する銀導体のマイグレーション現象を抑
制してショート不良などのトラブルを起すことがないよ
うに構造上の改良を施した新規積層フェライトチップイ
ンダクタアレイに関するものである。
【０００２】
【従来の技術】Ｕ字形状の内部導体パターン１，…、
２，…を印刷したフェライトシートを隣接フェライトシ
ート上のＵ字形状が互いに対向するように、複数層重ね
合わせ、かつこの内部導体パターン１，…及び２，…を
フェライトシートに穿設したスルーホール３，…を介し
て電気的に連通させたコイル状構造積層体を焼結してな
るチャンネルを、図２に示すように、フェライト４の内
部に並列的に配列した面実装型部品例えばフェライトイ
ンダクタアレイは既に知られている。
【０００３】ところで、最近電子機器においては、小型
化の傾向が著しく、それに伴って使用される部品につい
ても微小化への要求が高まってきている。例えば、チッ
プコンデンサ、チップ抵抗などにおいては、１００５
（縦１ｍｍ、横０．５ｍｍ、高さ０．５ｍｍ）形状の仕
様が一般的になりつつあり、また、これらの素子を複数
搭載したアレイに対する需要も増加してきている。しか
しながら、チップインダクタにおいては、前記したよう
なコイル状内部導体構造という複雑な形状をフェライト
磁器内部に形成しなければならないため、小型化には種
々の困難を伴い、コンデンサ、抵抗の分野に比べ、その
対応が著しく遅れており、現在では１６０８形状（縦
１．６ｍｍ、横０．８ｍｍ、高さ０．８ｍｍ）のもの
が、アレイにおいても３２１６形状（縦３．２ｍｍ、横
１．６ｍｍ、高さ１．６ｍｍ）の４回路内蔵型のものが
漸く実用化されつつあるのが実情である。
【０００４】これまで、フェライトチップインダクタア
レイについては、内部導体の配列に工夫を加え、より小
型のチップサイズで、より高いインダクタンスを得るよ
うにしたものが提案されている（特開平５−３２６２７
０号公報、特開平５−３２６２７１号公報、５−３２６
２７２号公報）。そのほか、回路間の相互作用すなわち
クロストークを改善する方法もいくつか提案されている
（特開平６−３３８４１４号公報、特開平７−２２２４
３号公報、特開平８−２５０３３３号公報、特開平８−
２６４３２０号公報）。
【０００５】しかしながら、さらに小型化して、２０１
０形状（縦２．０ｍｍ、横１．０ｍｍ、高さ１．０ｍ
ｍ）以下の４回路内蔵型のアレイになると内部導体のマ
イグレーション現象という特有な問題が発生し、従来の
技術によっては解決することができなくなる。このマイ
グレーション現象とは、セラミックス多層素子において
しばしば発生する現象で、内部導体間に直流電界が印加
されると、その電界強度に応じて、あるいは高温高湿環
境によって、導体金属が移動し、最終的にショート不良
に至るものである。この現象は、内部導体に銀を用いる
場合に顕著であるが、単回路のインダクタにおいては、
導体のいずれの部分においてもほとんど電位が同一であ
るためマイグレーション現象は起らないので特に問題と
されることはない。
【０００６】これに対し、アレイの場合は、回路間に電
位差を生じた場合でもショートを起さないことが要求さ
れるため、マイグレーションが重要な問題として顕在化
される。このようなマイグレーション現象については、
これまでのようにチップサイズが３２１６形状以上の場
合は、電極間に十分な間隔を確保することが可能なた
め、電界強度は弱く、またショートを生じる距離には達
しなかったが、２０１０形状以下のチップサイズのもの
については、隣接する導体同士の間隔が１００μｍ程度
になるためショート不良が発生するのを免れない。
【０００７】
【発明が解決しようとする課題】本発明は、２０１０形
状以下の微小な積層フェライトチップインダクタアレイ
であっても、内部導体材料のマイグレーションによるシ
ョート不良を生じることがないように構造上の改良を行
うことを目的としてなされたものである。
【０００８】
【課題を解決するための手段】本発明者らは、フェライ
トチップインダクタアレイの小型化に伴うショート不良
を防止するために鋭意研究を重ねた結果、アレイ中に内
蔵される各フェライトチップインダクタの配置される相
対的な位置に工夫を加え、各チャンネル間の距離をでき
るだけ引き離すことによってその目的を達成しうること
を見出し、この知見に基づいて本発明をなすに至った。
【０００９】すなわち、本発明は、Ｕ字形状の内部導体
パターンを印刷したフェライトシートを複数層、隣接シ
ート上の内部導体パターンのＵ字形状が互いに対向する
ように重ね合わせ、かつ内部導体印刷パターンをフェラ
イトシートに穿設したスルーホールを介して電気的に連
通させたコイル状構造積層体を焼結してなるチャンネル
の複数個をフェライト磁器中に内蔵して構成されたアレ
イであって、隣接するチップインダクタの各内部導体パ
ターン形状が相互に１８０度回転した位置に配置されて
いることを特徴とする積層フェライトチップインダクタ
アレイを提供するものである。
【００１０】
【発明の実施の形態】次に、本発明を、添付図面に従っ
て説明する。図３は、従来の４回路型積層フェライトチ
ップインダクタアレイ内のチャンネル配置を示す説明図
で、図３（イ）は上面図、図３（ロ）は図３（イ）のＡ
−Ａ線に沿った断面図である。この図から分かるよう
に、各チャンネル５，…はＵ字形状の内部導体パターン
１，…とそれらに隣接したＵ字形状の内部導体パターン
２，…とが互いに対向して配置され、それらの内部導体
パターンはスルーホール３，…を介して電気的に連通し
てコイル状構造を形成し、フェライト中に内蔵されてい
る。
【００１１】そして、この例のアレイは、このようなチ
ャンネルの４回路をもって構成されているが、各チャン
ネル中の内部導体パターン１，…は、それぞれ対応する
同一平面内に並列的に配置されており、またそれらに対
向する内部導体パターン２，…もそれぞれに対応する同
一平面内に並列的に配置されている。そして、これらの
チャンネル５，…はいずれもそれぞれ互いに同一方向に
配置されている。
【００１２】これに対し、図１は、本発明の対応する４
回路型積層フェライトチップインダクタアレイ内のチャ
ンネル配置を示す説明図で、図１（イ）は上面図、図１
（ロ）は図１（イ）のＡ−Ａ線に沿った断面図である。
【００１３】この図から分かるように、本発明のアレイ
は、従来のものと同じ構造を有しているが、アレイ内の
各チャンネル５′，…の配置が異なっている。すなわ
ち、本発明のアレイにおいては、隣接するチャンネルが
互いに１８０度回転した状態で配置されている。
【００１４】そして、図３（イ）、（ロ）に示すよう
に、各チャンネル内の内部導体パターンを相似形に対応
させた従来の配置のものは、３２１６サイズ型のチップ
においては、マイグレーションによるショート不良を生
じないが、２０１０サイズ型よりも小型化するとマイグ
レーションによるショート不良が頻発する。
【００１５】これは、フェライトと内部導体金属とを同
時焼成した場合、両者の熱膨張率の相違から、フェライ
ト磁器に応力を生じ、極端な場合には磁器と金属との界
面で剥離することになる。一般に、フェライトに応力が
印加されると透磁率が減少する傾向があり、フェライト
シートと銀導体とを同時焼成する場合には、特にこの現
象が著しいため、積極的に界面で剥離させ、この現象を
抑制することが提案されているが（特開平４−６５８０
７号公報）、このようにしてもフェライト磁器と内部導
体パターンとの間の界面に生じる剥離を避けることはで
きない。
【００１６】ところで、回路間ショートを引き起こすマ
イグレーションについては、フェライト層を通過する形
式とフェライト層表面で起こる形式の２つの形式が考え
られるが、このショート不良が高湿条件下で引き起こさ
れることから、フェライト磁器層の界面で水蒸気がマイ
グレーションを助長していると考えるのが妥当である。
【００１７】そして、このようなフェライト磁器層の界
面でのマイグレーションを抑制するには、同一界面にお
いて、できるだけチャンネル間の距離を大きくするのが
よく、これによってマイグレーションの原動力となる電
界強度が低くなり、またマイグレーションを生じた場合
においてもショートに至るまでの距離を長くすることが
できる。以上のことから、マイグレーションによるショ
ート不良に対しては、同一フェライト層上の各チャンネ
ル導体を互いに引き離すことが有効であり、図３の従来
のチャンネル配置よりも図１のチャンネル配置の方が、
隣接コイル間の距離を大きくすることができるので、マ
イグレーションによるショート不良を効果的に防止する
ことができる。
【００１８】
【実施例】次に実施例により本発明をさらに詳細に説明
する。なお、マイグレーション発生数は、チップ１００
個を温度８５℃、湿度８５％の環境下におき、チャンネ
ル間に電圧２０Ｖを印加し、５００時間後の各チャンネ
ル間の絶縁抵抗を測定し、１０ｋΩ以下のチップの個数
により示した。
【００１９】参考例 酸化第一鉄粉末４９．５モル％、酸化第一ニッケル粉末
１４．５モル％、酸化第一銅粉末１５モル％及び酸化亜
鉛粉末２１モル％を純水とともにボールミルで混合した
のち、乾燥し、７２０℃で４時間加熱することにより、
スピネル構造をもつフェライトを製造した。次いでこの
フェライトを粉砕して比表面積約７ｃｍ2／ｇの粉末と
した。次に上記のフェライト粉末１００重量部に、エチ
ルアルコールとトルエンとキシレンとの混合物（１：
１：１）１００重量部及びバインダーとしてブチラール
樹脂５重量部を加えてスラリーを調製し、これをドクタ
ーブレード法によりポリエチレンテレフタレートフィル
ム上に塗布し、乾燥することにより、グリーンシートを
作製した。このグリーンシートにレーザ加工により直径
８０μｍのスルーホールを穿設したのち、銀導体ペース
トを用いて厚さ約１０μｍの銀導体パターンを形成させ
ると同時にスルーホールへの充填を行った。このように
して得た銀導体パターンを印刷したフェライトグリーン
シートを図３に示す状態で重ね合わせ、５０℃において
８００ｋｇ／ｃｍ2の圧力で圧着したのち、所定の形状
に裁断、脱バインダー処理後、９００℃において２時間
焼成し、次いで銀ペーストを用いて端子電極を形成させ
ることにより図２に示す構造の３２１６サイズと２０１
０サイズの４回路型積層フェライトチップインダクタア
レイを製造した。このものの寸法及びマイグレーション
発生数を表１に示す。
【００２０】
【表１】
【００２１】この表から分かるように、３２１６サイズ
のチップにおいては、マイグレーションの発生は認めら
れなかったが、２０１０サイズのチップはすべてにおい
てマイグレーションが発生した。
【００２２】実施例１〜１０、比較例１〜４ 参考例と同じ材料を用い、図１に示すチャンネル配置
（Ａ）及び図３に示すチャンネル配置（Ｂ）の４回路型
積層フェライトチップインダクタアレイを製造した。こ
れらのマイグレーション発生数を表２に示す。
【００２３】
【表２】
【００２４】この表から分かるように、２０１０サイズ
のチップでは、チャンネル配置Ｂにより、チャンネル配
置Ａよりも不良品が著しく減少し、高品質が得られ、導
体パターン間距離５〜２０μｍで導体パターン厚さ５〜
１０μｍの場合に特に優れた結果が得られる。導体パタ
ーン間距離が５μｍよりも小さい場合は、チャンネル配
置Ａに比べてチャンネル配置Ｂは、ある程度良い結果を
示すものも、顕著ではない。また、２０μｍを超える
と、チャンネル配置Ａを用いてもある程度の良品が確保
される。
【００２５】
【発明の効果】本発明によると、単にアレイ内のチャン
ネル配置を変えただけで、微小サイズの積層フェライト
チップインダクタアレイにおけるマイグレーション現象
に起因するショート不良を抑制し、良品質の製品を得る
ことができる。
【図面の簡単な説明】
【図１】 本発明アレイにおけるチャンネル配置を示す
上面図及び断面図。
【図２】 従来のアレイの斜視図。
【図３】 従来のアレイにおけるチャンネル配置を示す
上面図及び断面図。
【符号の説明】
１，２ Ｕ字形状導体パターン ３ スルーホール ４ フェライト ５，５′ チャンネル
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１０月２８日（１９９９．１０．
２８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】参考例 酸化第一鉄粉末４９．５モル％、酸化第一ニッケル粉末
１４．５モル％、酸化第一銅粉末１５モル％及び酸化亜
鉛粉末２１モル％を純水とともにボールミルで混合した
のち、乾燥し、７２０℃で４時間加熱することにより、
スピネル構造をもつフェライトを製造した。次いでこの
フェライトを粉砕して比表面積約７ｃｍ 2／ｇの粉末と
した。次に上記のフェライト粉末１００重量部に、エチ
ルアルコールとトルエンとキシレンとの混合物（１：
１：１）１００重量部及びバインダーとしてブチラール
樹脂５重量部を加えてスラリーを調製し、これをドクタ
ーブレード法によりポリエチレンテレフタレートフィル
ム上に塗布し、乾燥することにより、グリーンシートを
作製した。このグリーンシートにレーザ加工により直径
８０μｍのスルーホールを穿設したのち、銀導体ペース
トを用いて厚さ約１０μｍの銀導体パターンを形成させ
ると同時にスルーホールへの充填を行った。このように
して得た銀導体パターンを印刷したフェライトグリーン
シートを図３に示す状態で重ね合わせ、５０℃において
８００ｋｇ／ｃｍ2の圧力で圧着したのち、所定の形状
に裁断、脱バインダー処理後、９００℃において２時間
焼成し、次いで銀ペーストを用いて端子電極を形成させ
ることにより図２に示す構造の３２１６サイズと２０１
０サイズの４回路型積層フェライトチップインダクタア
レイを製造した。このものの寸法及びサンプル１００個
中のマイグレーション未発生数を表１に示す。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】
【表１】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】この表から分かるように、３２１６サイズ
のチップにおいては、マイグレーションの発生は認めら
れなかったが、２０１０サイズのチップはかなりの数の
マイグレーションが発生した。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 Ｕ字形状の内部導体パターンを印刷した
    フェライトシートを複数層、隣接シート上の内部導体パ
    ターンのＵ字形状が互いに対向するように重ね合わせ、
    かつ内部導体印刷パターンをフェライトシートに穿設し
    たスルーホールを介して電気的に連通させたコイル状構
    造積層体を焼結してなるチャンネルの複数個をフェライ
    ト磁器中に内蔵して構成されたアレイであって、隣接す
    るチップインダクタの各内部導体パターン形状が相互に
    １８０度回転した位置に配置されていることを特徴とす
    る積層フェライトチップインダクタアレイ。
  2. 【請求項２】 内部導体印刷パターンの少なくとも一部
    が、空隙を介してフェライトシート間に間挿している請
    求項１記載の積層フェライトチップインダクタアレイ。
JP35681398A 1998-12-15 1998-12-15 積層フェライトチップインダクタアレイ Expired - Lifetime JP3509058B2 (ja)

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