JPH0258813A - 積層型インダクタ - Google Patents

積層型インダクタ

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JPH0258813A
JPH0258813A JP63211060A JP21106088A JPH0258813A JP H0258813 A JPH0258813 A JP H0258813A JP 63211060 A JP63211060 A JP 63211060A JP 21106088 A JP21106088 A JP 21106088A JP H0258813 A JPH0258813 A JP H0258813A
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ferrite layer
conductor pattern
ferrite
hole
coil
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隆 小林
Hiroyuki Takeuchi
宏幸 竹内
Minoru Tamada
稔 玉田
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Murata Manufacturing Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は積層型インダクタに関し、特にたとえば雑音
防止用の積層型インダクタに関する。
（従来技術） 従来の積層型インダクタ１としては、たとえば第４図に
示すように、その一端から他端に向かって形成された直
線状の導体パターン２を含むフェライト層３の両主面に
、外側フェライト層４を積層したものがあった。これら
のフェライト層３および外側フェライト層４を積層一体
化して焼結した後、第５図に示すように、外部電極５を
形成して積層型インダクタ１が形成されていた。
しかしながら、このような積層型インダクタ１では、導
体パターン２が直線状であるため、得られるインダクタ
ンスが小さい。そこで、大きなインダクタンスを得るた
めに、第６図に示すような積層型インダクタ６が考えら
れた。この積層型インダクタ６は、その一方主面上にコ
イルの端部となる第１の導体パターン７の形成された第
１のフェライト層８と、その両主面にスルーホール９を
介してコイルの半分にあたる第２の導体パターン１０の
形成された第２のフェライト層１１とを含む。これらの
第１のフェライト層８および第２のフェライト層１１を
積層することによって、第１の導体パターン７と第２の
導体パターン１０とが協働してコイルを形成する。この
ような積層型インダクタ６では、第４図および第５図に
示すような積層型インダクタ１よりも大きなインダクタ
ンスを得ることができる。
（発明が解決しようとする課題） しかしながら、第６図に示すような従来の積層型インダ
クタでは、複数のフェライト層に異なる複数の導体パタ
ーンを形成しなければならず、これらの印刷回数が多い
だけではなく、スルーホールの数も多い。そのため、積
層型インダクタを製造するのに手間がかかり、生産性が
悪くなる。さらに、複数のフェライト層を積層すること
によって多数の導体パターンの接続点が発生し、それに
よってコイルが形成されるため、それぞれのフェライト
層に形成された導体パターン間の電気的接続が不良にな
る確率が高く信頼性が低かった。
それゆえに、この発明の主たる目的は、製造時の生産性
および作業性が良く、かつ不良品の少ない積層型インダ
クタを提供することである。
（課題を解決するための手段） この発明は、フェライト層と、フェライト層に形成され
るスルーホールと、フェライト層の両生面に片面ほぼ０
．７５ターンずつのコイルが形成され、スルーホールを
通じて電気的に接続されることによってほぼ１．５ター
ンのコイルを形成する導体パターンと、フェライト層の
両主面上に積層される外側フェライト層と、フェライト
層および外側フェライト層の外部に形成され、導体パタ
ーンの端部と電気的に接続される外部電極とを有してな
る、積層型インダクタである。
（作用） スルーホールを通じて１つのフェライｈｉの両面に形成
された導体パターンが接続され、これらの導体パターン
が協働してコイルを形成する。
（発明の効果） この発明によれば、複数のフェライト層に導体パターン
を形成する必要がなく、またスルーホールも１つだけで
あるため、製造時の作業性が良くなる。さらに、フェラ
イト層の両主面上に形成された導体パターンがスルーホ
ールを通じて確実に接続されているため、不良品が少な
くなる。
この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
（実施例） 第１図はこの発明の一実施例を示す分解斜視図であり、
第２図はその斜視図である。この積層型インダクタ２０
はフェライト層２２を有する。フェライト層２２には、
１つのスルーホール２４が形成される。さらに、フェラ
イト層２２の一方主面上には、その一端からスルーホー
ル２４まで、フェライト層２２の周縁部に沿って０．７
５ターンの第１の導体パターン２６が形成される。この
第１の導体パターン２６の端部２６ａはフェライト層２
２の一端に沿うように形成され、後述の外部電極と電気
的に接続される。
また、フェライト層２２の他方主面上には、その他端か
らスルーホール２４まで、フェライト層２２の周縁部に
沿って０．７５ターンの第２の導体バクーン２８が形成
される。この第２の導体パターン２８の端部２８ａは、
フェライト層２２の他端に沿って形成され、後述の外部
電極と電気的に接続される。
これらの第１の導体パターン２６と第２の導体パターン
２８とは、スルーホール２４を通じて電気的に接続され
、それによってコイルが形成される。
フェライト層２２の両主面上には、外側フェライト層３
０が積層される。外側フェライト層３０は、フェライト
Ｍ２２と同し材質で形成される。
この外側フェライト層３０は、第１の導体パターン２６
および第２の導体パターン２８の磁芯材となるものであ
る。
さらに、フェライト層２２および外側フェライト層３０
の外側端部には、２つの外部電極３２が形成される。こ
れらの外部電極３２は、第１の導体パターン２６の端部
２６ａおよび第２の導体パターン２８の端部２８ａと電
気的に接続される。
したがって、これらの外部電極３２間にインダクタンス
が形成される。
このような積層型インダクタ２０を製造するには、まず
第３Ａ図に示すように、セラミックグリーンシート４０
が準備される。このセラミックグリーンシート４０は、
たとえばフェライト粉末。
有機溶媒およびバインダなどを混練して泥しようを形成
し、この泥しようを押出し法、引き上げ法あるいはブレ
ード法などによってシート状に形成したものである。そ
して、このセラミックグリーンシート４０にスルーホー
ル４２が形成される。
次に、第３Ｂ図に示すように、セラミックグリーンシー
ト４０の一方主面上に、０．７５ターンの第１の導体パ
ターン２６の形状に導電ペースト４４が塗布される。さ
らに、セラミックグリーンシート４０の他方主面上には
、０，７５ターンの第２の導体パターン２８の形状に導
電ペースト４４が塗布される。そして、スルーホール４
２は導体パターン２６．２８を印刷する時に導電ペース
トが流れ込むことによって、セラミックグリーンシート
４０の両面の導体パターン２６．２８を接続する。
次に、第３Ｃ図に示すように、導電ペースト４４が塗布
されたセラミックグリーンシート４０の両主面上に、別
のセラミックグリーンシート４６が積層される。これら
のセラミックグリーンシート４０および４６を加圧して
焼成し、一体化された焼結体が形成される。この焼結体
にバレル研磨を行い、その端部に導電ペーストを塗布し
て焼成することにより、外部電極３２が形成される。
このような積層型インダクタ２０では、これを製造する
時に、従来の積層型インダクタに比べて、導体パターン
を形成するための導電ペースト４４の塗布回数が少なく
、さらにスルーホール４２の数も少ない。そのため、従
来に比べて、製造するのに手間がかからず、作業性が良
くなる。さらに、フェライト層２２の両面に形成された
第１の導体パターン２６と第２の導体パターン２８とが
スルーホール２４を通じて確実に接続されているため、
製造された積層型インダクタ２０には、不良品の発生が
非常に少なく、かつ信頼性が高い。
なお、導電ペースト４４を塗布したセラミックグリーン
シート４０を複数枚積層することによって並列のコイル
を構成したり、その積層方向を９０°ずらしてトランス
としてのコイルにするごとができるなど、この発明の用
途は広い。
【図面の簡単な説明】 第１図はこの発明の一実施例を示す分解斜視図である。 第２図は第１図実施例の斜視図である。 第３八図ないし第３Ｃ図は第１図および第２図に示す積
層型インダクタを製造する工程を示す図解である。 第４図はこの発明の背景となる従来の積層型インダクタ
の一例を示す分解斜視図である。 第５図は第４図に示す従来の積層型インダクタの斜視図
である。 第６図は第４図および第５図に示す積層型インダクタの
短所を補うために考えられた積層型インダクタの一例を
示す分解斜視図である。 図において、２ フェライト層、２ の導体パターン、 ０は外側フェライ ０は積層型インダクタ、２２は ４はスルーホール、２６は第１ ２８は第２の導体パターン、３ ト層、３２は外部電極を示す。 特許出願人　株式会社　村田製作所 代理人　弁理士　岡　１）　全　啓 第 図 第３Ａ図 第３Ｃ図 第 図

Claims (1)

  1. 【特許請求の範囲】 フェライト層、 前記フェライト層に形成されるスルーホール、前記フェ
    ライト層の両主面に片面ほぼ０．７５ターンずつのコイ
    ルが形成され、前記スルーホールを通じて電気的に接続
    されることによってほぼ１．５ターンのコイルを形成す
    る導体パターン、前記フェライト層の両主面上に積層さ
    れる外側フェライト層、および 前記フェライト層および前記外側フェライト層の外部に
    形成され、前記導体パターンの端部と電気的に接続され
    る外部電極を有してなる、積層型インダクタ。
JP63211060A 1988-08-24 1988-08-24 積層型インダクタ Pending JPH0258813A (ja)

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