JPH03263310A - 積層インダクタの製造方法 - Google Patents
積層インダクタの製造方法Info
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- JPH03263310A JPH03263310A JP3067890A JP3067890A JPH03263310A JP H03263310 A JPH03263310 A JP H03263310A JP 3067890 A JP3067890 A JP 3067890A JP 3067890 A JP3067890 A JP 3067890A JP H03263310 A JPH03263310 A JP H03263310A
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- conductor
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- 239000004020 conductor Substances 0.000 claims abstract description 55
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Landscapes
- Manufacturing Cores, Coils, And Magnets (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、積層インダクタの製造方法に係るもので、特
にドクターブレード法等によって形成されたセラミック
グリーンシートを重ねる積層インダクタの製造方法に関
するものである。
にドクターブレード法等によって形成されたセラミック
グリーンシートを重ねる積層インダクタの製造方法に関
するものである。
電子部品の小型化、薄形化等の要求に伴って、インダク
タの分野においてもセラごツク焼成体内に周回する導体
パターンを形成した、積層インダツクが用いられるよう
になってきた。
タの分野においてもセラごツク焼成体内に周回する導体
パターンを形成した、積層インダツクが用いられるよう
になってきた。
この積層インダクタの製造方法は大別すると二つになる
。一方は磁性体等の絶縁体と導体パターンをいずれも印
刷によって形成するものであり、他方は磁性体等の絶縁
体シートに導体パターンを印刷し、スルーホール等によ
って導体パターンを接続するものである。
。一方は磁性体等の絶縁体と導体パターンをいずれも印
刷によって形成するものであり、他方は磁性体等の絶縁
体シートに導体パターンを印刷し、スルーホール等によ
って導体パターンを接続するものである。
インダクタとして用いるためには、導体抵抗を小さくし
なければならない。そのために、導体パターンの厚みを
大きくする必要がある。Ｑの値を大きくするためには数
十μのオーダーの厚みとすることが望ましい。
なければならない。そのために、導体パターンの厚みを
大きくする必要がある。Ｑの値を大きくするためには数
十μのオーダーの厚みとすることが望ましい。
しかし、導体パターンの厚みを大きくすると、第３図の
ように、シート３０の積層方向の導体パターン３６のあ
る部分の厚みと導体パターンのない部分の厚みとの間に
差が生じる。特にターン数を多くして大きなインダクタ
ンスを得る場合にはその差が顕著になる。
ように、シート３０の積層方向の導体パターン３６のあ
る部分の厚みと導体パターンのない部分の厚みとの間に
差が生じる。特にターン数を多くして大きなインダクタ
ンスを得る場合にはその差が顕著になる。
この厚みの差は、焼成時にデラミネーションやクラック
の発生の大きな原因となっている。製品の歩留まりや信
頼性の面から、このような現象の発生を防止しなげれば
ならない。
の発生の大きな原因となっている。製品の歩留まりや信
頼性の面から、このような現象の発生を防止しなげれば
ならない。
また、第３図のように、導体パターン３６はスルーホー
ルに充填された導体材料３２によって接続される。した
がって、工数が増加し、また接続を完全に行うことが困
難である。
ルに充填された導体材料３２によって接続される。した
がって、工数が増加し、また接続を完全に行うことが困
難である。
本発明は、このようなデラミネーションやクラックの発
生を防止し、製造を容易にするとともに導体の接続が確
実な積層インダクタの製造方法を提供するものである。
生を防止し、製造を容易にするとともに導体の接続が確
実な積層インダクタの製造方法を提供するものである。
本発明は、導体パターンをセラミックグリーンシートに
埋設し、かつ表裏に露出させることによって上記の課題
を解決するものである。
埋設し、かつ表裏に露出させることによって上記の課題
を解決するものである。
すなわち、導体パターンを含む絶縁体セラごツクグリー
ンシートを、導体パターンの端部を接続して積層する積
層インダクタの製造方法において、該導体パターンが部
分の一ターン未満の長さで表裏に露出するように絶縁体
セラコソクグリーンシ−トに埋設され、上下のセラごツ
クグリーンシートの該導体パターンの端部同士を接触さ
せて積層することに特徴を有するものである。
ンシートを、導体パターンの端部を接続して積層する積
層インダクタの製造方法において、該導体パターンが部
分の一ターン未満の長さで表裏に露出するように絶縁体
セラコソクグリーンシ−トに埋設され、上下のセラごツ
クグリーンシートの該導体パターンの端部同士を接触さ
せて積層することに特徴を有するものである。
更に、詳しくは、導体パターンを含む絶縁体セラコック
グリーンシーＩ・を、導体パターンの端部を接続して積
層する積層インダクタの製造方法において、フィルム上
に絶縁層を形成し、該絶縁層を部分の一ターン未満の導
体パターンの形状に従って除去して開口部を形成し、該
開口部に導体材料を充填して得られたセラミックグリー
ンシートを該フィルムから剥がした後、導体パターンの
端部を接触するように位置を合わせて積層することに特
徴を有するものである。
グリーンシーＩ・を、導体パターンの端部を接続して積
層する積層インダクタの製造方法において、フィルム上
に絶縁層を形成し、該絶縁層を部分の一ターン未満の導
体パターンの形状に従って除去して開口部を形成し、該
開口部に導体材料を充填して得られたセラミックグリー
ンシートを該フィルムから剥がした後、導体パターンの
端部を接触するように位置を合わせて積層することに特
徴を有するものである。
導体パターンを磁性体や誘電体のセラミックグリーンシ
ート内に埋設して形成するので、シートを重ねても導体
パターンのある部分とない部分で厚みの差がなくなる。
ート内に埋設して形成するので、シートを重ねても導体
パターンのある部分とない部分で厚みの差がなくなる。
すなわち、厚みが均一化されて積層時にシートを密着さ
せることができ、空気を閉し込めることも少なくなり、
焼成時にクラック、デラごネーションの発生が少なくな
る。
せることができ、空気を閉し込めることも少なくなり、
焼成時にクラック、デラごネーションの発生が少なくな
る。
また、スルーホールを形成して導体材料を充填しながら
積層する必要がなく、製造工数が低減できるだけでな（
、信頼性の面でも有利となる。
積層する必要がなく、製造工数が低減できるだけでな（
、信頼性の面でも有利となる。
以下、図面を参照して、本発明の実施例に着いて説明す
る。
る。
第１図は、本発明の実施例を示すもので、セラミックグ
リーンシートの積層の状態を示したものである。実際に
は、同時に印刷する多数の素子に見合う分だけの面積と
複数の導体パターンを具えたシートを積層するが、説明
の便宜上インダクタ１素子分だけが示しである。Ｎｉ−
ＺｎあるいはＮｉＣｕ−Ｚｎ系のフェライト材料にバイ
ンダー等を加えて得られたスラリーをドクターブレード
法等によってシート化した絶縁体シー１−１０が用いら
れる。
リーンシートの積層の状態を示したものである。実際に
は、同時に印刷する多数の素子に見合う分だけの面積と
複数の導体パターンを具えたシートを積層するが、説明
の便宜上インダクタ１素子分だけが示しである。Ｎｉ−
ＺｎあるいはＮｉＣｕ−Ｚｎ系のフェライト材料にバイ
ンダー等を加えて得られたスラリーをドクターブレード
法等によってシート化した絶縁体シー１−１０が用いら
れる。
絶縁体シー１−１０の表裏を貫通して銀等の導体ペース
トで形成された導体パターン１１が埋め込まれて形成さ
れている。この導体パターン１１の厚みは導体抵抗の点
から少なくとも２０μ以上とするのが望ましい。そのた
め、絶縁体シート１０もそれと同じ厚みにしなければな
らない。余り厚くすると素子全体の厚みが増してしまう
し、逆に薄すぎると線間容量や絶縁不良の問題などが生
しるので、およそ３０μ程度にするのが望ましい。
トで形成された導体パターン１１が埋め込まれて形成さ
れている。この導体パターン１１の厚みは導体抵抗の点
から少なくとも２０μ以上とするのが望ましい。そのた
め、絶縁体シート１０もそれと同じ厚みにしなければな
らない。余り厚くすると素子全体の厚みが増してしまう
し、逆に薄すぎると線間容量や絶縁不良の問題などが生
しるので、およそ３０μ程度にするのが望ましい。
導体パターン１１はコイルパターンの約三分の一ターン
分に相当する長さよりも少し長く形成されている。次の
絶縁体シートにはそれに続く約三分の一ターン分の導体
パターン１１が形成される。実際にはそれらの間で重な
る部分がなければならないので、三分の一ターンよりも
長く導体ターン１１が形成される。
分に相当する長さよりも少し長く形成されている。次の
絶縁体シートにはそれに続く約三分の一ターン分の導体
パターン１１が形成される。実際にはそれらの間で重な
る部分がなければならないので、三分の一ターンよりも
長く導体ターン１１が形成される。
このようにして順次導体パターン１１が接続されて周回
するコイルパターンが得られる。隣接する絶縁体シー目
０に形成された導体パターン１１同士は接触するが、そ
の他の導体パターンとは直接接触することはない。
するコイルパターンが得られる。隣接する絶縁体シー目
０に形成された導体パターン１１同士は接触するが、そ
の他の導体パターンとは直接接触することはない。
第１図に示した例は、三分の一ターン分の導体パターン
１１がそれぞれ絶縁体シート１０に形成されており、三
枚の絶縁体シート１０の導体パターン１１によって１タ
一ン分のコイルが構成される。必要なターン数に応じて
絶縁体シートを重ね、圧着した後、乾燥・焼成されて積
層インダクタが得られる。
１１がそれぞれ絶縁体シート１０に形成されており、三
枚の絶縁体シート１０の導体パターン１１によって１タ
一ン分のコイルが構成される。必要なターン数に応じて
絶縁体シートを重ね、圧着した後、乾燥・焼成されて積
層インダクタが得られる。
第２図は、上記のような絶縁体シートの製造方法を示し
たものである。
たものである。
マイラーフィルム２５の表面にフェライト等の材料から
成る絶縁体ＪＬｉ２０を形成する。この絶縁体層２０の
形成はドクターブレード法等によって行うとよい。
成る絶縁体ＪＬｉ２０を形成する。この絶縁体層２０の
形成はドクターブレード法等によって行うとよい。
この絶縁体層２０に、パンチング、レーザ加工等によっ
て導体パターンに応した開口部２３を形成する。第２図
（ａ）と第２図（ｂ）は異なるパターンをそれぞれ形成
したものを示している。すなわち、連続する三分の一タ
ーン分の導体パターンに応じた形状に開口が形成される
。
て導体パターンに応した開口部２３を形成する。第２図
（ａ）と第２図（ｂ）は異なるパターンをそれぞれ形成
したものを示している。すなわち、連続する三分の一タ
ーン分の導体パターンに応じた形状に開口が形成される
。
この開口部２３に銀ペースト等の導体材料を充填し、乾
燥させる。このようにして絶縁体に導体パターンを埋設
したシートがマイラーフィルム２５から剥がされて完成
する。
燥させる。このようにして絶縁体に導体パターンを埋設
したシートがマイラーフィルム２５から剥がされて完成
する。
上記のようにして得られたシートを位置を合わせながら
所定枚数積層する。導体パターンの最初と最後のものは
積層体の端面に引き出される。積層後、圧着され、乾燥
された後、一つ一つのチップに分割されて焼成される。
所定枚数積層する。導体パターンの最初と最後のものは
積層体の端面に引き出される。積層後、圧着され、乾燥
された後、一つ一つのチップに分割されて焼成される。
焼成後、端子電極が焼きつけられて積層インダクタが得
られる。
られる。
絶縁体シートとしては通常Ｎｉ−Ｚｎ系のフェライトが
用いられるが、高周波用などでは非磁性体の誘電体材料
を用いることもできる。
用いられるが、高周波用などでは非磁性体の誘電体材料
を用いることもできる。
また、シートの厚み等もインダクタの特性に応じて調整
して結合を強めたりすることもできる。
して結合を強めたりすることもできる。
また、線間容量を減らすことが必要な場合には、導体パ
ターンの間隔を大きくするようシートの厚みを大きくす
るとよい。
ターンの間隔を大きくするようシートの厚みを大きくす
るとよい。
また、導体パターンの長さは三分の一ターン以下であれ
ば任意に選ぶことができる。ただし、製造工数、シート
の種類などの点から三分の−あるいは四分の−とするの
が好ましい。
ば任意に選ぶことができる。ただし、製造工数、シート
の種類などの点から三分の−あるいは四分の−とするの
が好ましい。
本発明によれば、絶縁体シートを多数積層し、コイルの
ターン数を多くしても、厚みに差が生しない。したがっ
て、焼成時にデラごネーションやクランクが発生しに（
くなる。これによって、積層インダクタの歩留まり、信
頼性も向上し、機械的も改善できる。
ターン数を多くしても、厚みに差が生しない。したがっ
て、焼成時にデラごネーションやクランクが発生しに（
くなる。これによって、積層インダクタの歩留まり、信
頼性も向上し、機械的も改善できる。
また、スルーホールの形成等の工程を省略できるので、
工数を低減できるだけでなく、導体パターンの接続も確
実となる。
工数を低減できるだけでなく、導体パターンの接続も確
実となる。
第１図は本発明の実施例を示す斜視図、第２図はシート
の製造方法を示す平面図である。第３図は従来の積層イ
ンダクタの製造方法を示す正面断面図である。
の製造方法を示す平面図である。第３図は従来の積層イ
ンダクタの製造方法を示す正面断面図である。
Claims (5)
- （１）導体パターンを含む絶縁体セラミックグリーンシ
ートを、導体パターンの端部を接続して積層する積層イ
ンダクタの製造方法において、該導体パターンが二分の
一ターン未満の長さで表裏に露出するように絶縁体セラ
ミックグリーンシートに埋設され、上下のセラミックグ
リーンシートの該導体パターンの端部同士を接触させて
積層することを特徴とする積層インダクタの製造方法。 - （２）該絶縁体セラミックグリーンシートが磁性体材料
から成る請求項第１項記載の積層インダクタの製造方法
。 - （３）該絶縁体セラミックグリーンシートが誘電体材料
から成る請求項第１項記載の積層インダクタの製造方法
。 - （４）導体パターンを含む絶縁体セラミックグリーンシ
ートを、導体パターンの端部を接続して積層する積層イ
ンダクタの製造方法において、フィルム上に絶縁層を形
成し、該絶縁層を二分の一ターン未満の導体パターンの
形状に従って除去して開口部を形成し、該開口部に導体
材料を充填して得られたセラミックグリーンシートを該
フィルムから剥がした後、導体パターンの端部を接触す
るように位置を合わせて積層することを特徴とする積層
インダクタの製造方法。 - （５）該対抗部の長さを約三分の一ターンとした請求第
４項記載の積層インダクタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067890A JPH03263310A (ja) | 1990-02-09 | 1990-02-09 | 積層インダクタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067890A JPH03263310A (ja) | 1990-02-09 | 1990-02-09 | 積層インダクタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263310A true JPH03263310A (ja) | 1991-11-22 |
Family
ID=12310363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067890A Pending JPH03263310A (ja) | 1990-02-09 | 1990-02-09 | 積層インダクタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263310A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6544365B2 (en) * | 2000-01-12 | 2003-04-08 | Murata Manufacturing Co., Ltd. | Method of producing laminated ceramic electronic component |
| US6730183B2 (en) * | 1999-12-20 | 2004-05-04 | Murata Manufacturing Co., Ltd. | Laminated ceramic electronic components and manufacturing method therefor |
| KR100440438B1 (ko) * | 2001-12-22 | 2004-07-14 | 주식회사 쎄라텍 | 표면 실장형 칩 인덕터 및 그 제조 방법 |
-
1990
- 1990-02-09 JP JP3067890A patent/JPH03263310A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6730183B2 (en) * | 1999-12-20 | 2004-05-04 | Murata Manufacturing Co., Ltd. | Laminated ceramic electronic components and manufacturing method therefor |
| US6544365B2 (en) * | 2000-01-12 | 2003-04-08 | Murata Manufacturing Co., Ltd. | Method of producing laminated ceramic electronic component |
| KR100440438B1 (ko) * | 2001-12-22 | 2004-07-14 | 주식회사 쎄라텍 | 표면 실장형 칩 인덕터 및 그 제조 방법 |
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