KR20080078143A - 적층형 칩 소자 - Google Patents

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Abstract

다수의 단위 소자(채널)가 어레이된 구조에서 채널간 커플링 및 그로 인한 크로스토크를 최소화하도록 한 적층형 칩 소자를 제시한다. 다수의 단위 소자가 어레이되어 단일의 칩 소자를 형성하는 적층형 칩 소자는 각각의 단위 소자의 내부 중앙에 형성된 제 1전자소자 패턴을 갖는 제 1시트층, 어레이된 다수의 단위 소자중 홀수번째 단위 소자의 내부에 형성된 제 2전자소자 패턴을 갖는 제 2시트층, 및 어레이된 다수의 단위 소자중 짝수번째 단위 소자의 내부에 형성된 제 2전자소자 패턴을 갖는 제 3시트층을 포함하고, 제 2시트층의 제 2전자소자 패턴 및 제 3시트층의 제 2전자소자 패턴은 제 1전자소자 패턴을 중심으로 서로 반대의 위치에 형성된다.

Description

적층형 칩 소자{Laminated chip device}
도 1은 종래의 적층형 칩 소자의 제조공정을 나타낸 도면이다.
도 2는 도 1의 내부 구성을 나타낸 단면도이다.
도 3은 본 발명의 실시예에 따른 적층형 칩 소자의 제조공정을 나타낸 도면이다.
도 4는 도 3의 내부 구성을 나타낸 단면도이다.
도 5는 도 4의 변형예를 나타낸 도면이다.
도 6은 도 4의 다른 변형예를 나타낸 도면이다.
도 7은 도 1의 적층형 칩 소자와 본 발명의 실시예에 따른 적층형 칩 소자의 측정치를 비교한 도면이다.
< 도면의 주요부분에 대한 부호의 설명 >
100, 300 : 인덕터층 120 : 제 1시트
140 : 제 2시트 160 : 제 3시트
180 : 제 4시트 200 : 바리스터층
220 : 제 5시트 240 : 제 6시트
260 : 제 7시트 320 : 제 8시트
340 : 제 9시트 360 : 제 10시트
380 : 제 11시트 400 : 소체
402, 404 ; 차폐 전극 패턴
본 발명은 적층형 칩 소자에 관한 것으로, 보다 상세하게는 고유전율의 재료특성을 이용하여 형성되는 캐패시턴스 성분과 인덕터 성분으로 특정 주파수 대역에서 공진하여 노이즈를 제거하고 칩을 ESD로부터 보호하도록 한 적어도 2채널 이상의 어레이로 구현된 적층형 칩 소자에 관한 것이다.
최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자의 요구가 늘어가고 있다. 이러한 점에 비추어, 하나의 칩에 인덕터-바리스터 결합 칩을 여러 개 수용할 수 있는 어레이화는 전자기기가 소형화되는데 필수적이라고 할 수 있다.
인덕터- 바리스터의 결합은 고주파 노이즈 제거 특성이 양호한 인덕터-커패시터로 이루어지는 엘(L)형 필터를 구현하게 된다.
이러한 인덕터-바리스터의 결합 소자는 회로내의 과전압이 유입되면 즉시 바리스터의 기능이 발현되어 과전압으로부터 전자 부품 또는 회로를 보호하고 노이즈 성분을 제거하게 된다.
도 1은 종래의 적층형 칩 소자의 제조공정을 나타낸 도면이고, 도 2는 도 1의 내부 구성을 나타낸 단면도이다. 도 1 및 도 2에는 4개의 단위 소자가 하나의 칩으로 어레이된 적층형 칩 소자가 도시되어 있다.
도 1의 (a)에서, 제 1시트(12)에는 각 단위 소자 영역별로 소정의 인덕터 패 턴(11)이 형성된다. 인덕터 패턴(11)의 일단이 해당 시트(12)의 일측 단부측으로 노출되고, 인덕터 패턴(11)의 타단에는 비아 홀(11a)이 형성된다. 비아 홀(11a)에는 소정의 도전성 재료(예컨대, Ag 등)가 충전된다. 제 2시트(14)에는 각 단위 소자 영역별로 소정의 인덕터 패턴(13)이 형성된다. 인덕터 패턴(13)의 양단은 서로 이격되고 어떠한 단부측으로 노출되지 않는다. 인덕터 패턴(13)의 양단에는 비아 홀(13a)이 각각 형성된다. 비아 홀(13a)에는 소정의 도전성 재료가 충전된다. 제 3시트(16)에는 각 단위 소자 영역별로 소정의 인덕터 패턴(15)이 형성된다. 인덕터 패턴(15)의 양단은 서로 이격되고 어떠한 단부측으로 노출되지 않는다. 인덕터 패턴(15)의 양단에는 비아 홀(15a)이 각각 형성된다. 비아 홀(15a)에는 소정의 도전성 재료가 충전된다. 제 4시트(18)에는 각 단위 소자 영역별로 소정의 인덕터 패턴(17)이 형성된다. 인덕터 패턴(17)의 일단이 해당 시트(18)의 일측 단부측으로 노출되고, 인덕터 패턴(17)의 타단에는 비아 홀(17a)이 형성된다. 비아 홀(17a)에는 소정의 도전성 재료가 충전된다.
인덕터 패턴(11, 13, 15, 17)을 내부 전극 패턴(내부 도전체 패턴이라고 할 수 있음)이라고 하고, 제 1 내지 제 4시트(12, 14, 16, 18)에 의해 인덕터층(10)이 형성된다. 각 단위 소자에서의 인덕턴스는 해당 단위 소자 영역의 인덕터 패턴에 의한 인덕터에 의해 생성된다.
도 1의 (a)에서, 제 5시트(22)에는 양 대향 단부를 가로지르는(즉, 길이 방향으로) 내부 전극 패턴(21)(공통 접지 패턴이라고 할 수 있음)이 형성되어 있다. 제 6시트(24)에는 각 단위 소자 영역별로 횡방향 일측 단부에서 타측 단부측으로 소정 길이 연장된 내부 전극 패턴(23)(캐패시터 패턴 또는 내부 도전체 패턴이라고 할 수 있음)이 형성되어 있다. 제 7시트(26)에는 내부 전극 패턴(21)과 동일한 형태의 내부 전극 패턴(25)(공통 접지 패턴)이 형성되어 있다. 제 8시트(28)에는 각 단위 소자 영역별로 횡방향 일측 단부에서 타측 단부측으로 소정 길이 연장된 내부 전극 패턴(27)(내부 도전체 패턴이라고 할 수 있음)이 형성되어 있다. 제 9시트(29)에는 내부 전극 패턴(21)과 동일한 형태의 내부 전극 패턴(31)(공통 접지 패턴)이 형성되어 있다.
내부 전극 패턴(21, 23, 25, 27, 31) 간의 대향 부위에서 캐패시턴스를 형성한다. 제 5 내지 제 9시트(22, 24, 26, 28, 29)에 의해 캐패시터층(20)이 형성된다.
이와 같이 도 1의 (a)의 각 시트는 순차적으로 적층된 후에 커버 시트(30)가 최상부에 적층된다. 그 이후에, 이를 압착하고 나서, 절단, 베이크 아웃, 소성 공정을 순차적으로 실시하면 도 1의 (b)에서와 같은 소체(40)를 형성하게 된다. 그 이후에, 소체(40)의 측면부에는 통상적인 터미네이션이 실시되어 도 1의 (c)와 같이 외부 단자(42, 44, 46)를 형성하게 된다.
이와 같이 제조되는 적층형 칩 소자에서, 인덕터층(10)의 각 시트(12, 14, 16, 18)를 인덕터 패턴이 형성된 페라이트 시트로 하고 캐패시터층(20)의 각 시트(22, 24, 26, 28, 29)를 세라믹 재질의 시트로 할 수 있다. 이 경우에는 인덕터층(10)과 캐패시터층(20)을 상호 접합시킬 때 이종접합에 따른 다양한 문제점이 발생한다. 다르게는, 각 시트(12, 14, 16, 18, 22, 24, 26, 28, 29)를 세라믹 재질로 하여 인덕터 패턴 및 내부 전극 패턴을 형성한다. 이 경우에는 세라믹 재질의 유전율이 낮기 때문에 원하는 인덕턴스 및/또는 캐패시턴스를 얻기 위해서 인덕터층(10)의 시트의 개수를 증가시키거나 캐패시터층(20)의 시트의 개수를 증가시켜야 되었다. 이리하면 칩 소자의 사이즈가 커지게 되어 소형화를 추구하는 현재의 추세에 역행하게 된다.
그에 따라, 현재에는 세라믹에 비해 유전율이 대략 10배 정도 높은 바리스터 재료(예컨대, ZnO계열의 바리스터 재료)를 사용하여 소체(40)를 형성하게 된다. 즉, 모든 시트(12, 14, 16, 18, 22, 24, 26, 28, 29)를 ZnO계열의 바리스터 재료를 사용하여 제조한다. 이와 같이 하면 이종 접합에 따른 문제점을 해결할 수 있게 된다. 그리고, 바리스터 재료가 고유전율을 갖다 보니 인덕터 패턴의 감긴 횟수(즉, 시트의 적층수)를 종래와 비교하여 적게 하여도 노이즈 감쇄에 필요한 공진주파수를 얻을 수 있게 되었다. 그리고, 캐패시턴스 역시 종래에 비해 적은 시트를 이용하여 원하는 캐패시턴스를 얻을 수 있게 되었다. 이렇게 하면 칩 소자의 사이즈를 줄일 수 있게 된다.
이와 같이 바리스터 재료를 사용하여 구현된 어레이형 LC필터 또는 LV필터는 도 2에서와 같이 동일선상에 인덕터 패턴들이 약간의 거리를 두고서 근접되게 형성된 구조이다. 바리스터 재료의 유전율이 높고 각 단위 소자별로 형성된 인덕터 패턴간의 간격이 좁기 때문에 종래의 구조에 비해 단위 소자들(채널들) 서로에게 악영향을 미치는 정도가 심하다. 즉, 종래의 저유전율의 재료를 사용하던 구조에 비 해 고유전율의 재료를 사용하므로 인접한 단위 소자(채널)의 인덕터 패턴간에 보다 많은 커플링(coupling)이 발생하게 된다. 그러한 커플링으로 인해 인접한 단위 소자로의 보다 많은 크로스토크(cross talk)가 발생하게 된다. 이로 인해, 채널간 공진주파수의 편차 및 감쇄 특성 편차 역시 커지게 된다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 다수의 단위 소자(채널)가 어레이된 구조에서 채널간 커플링 및 그로 인한 크로스토크를 최소화하도록 한 적층형 칩 소자를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 적층형 칩 소자는, 다수의 단위 소자가 어레이되어 단일의 칩 소자를 형성하는 적층형 칩 소자로서,
각각의 단위 소자의 내부 중앙에 형성된 제 1전자소자 패턴을 갖는 제 1시트층; 어레이된 다수의 단위 소자중 홀수번째 단위 소자의 내부에 형성된 제 2전자소자 패턴을 갖는 제 2시트층; 및 어레이된 다수의 단위 소자중 짝수번째 단위 소자의 내부에 형성된 제 2전자소자 패턴을 갖는 제 3시트층을 포함하고,
제 2시트층의 제 2전자소자 패턴 및 제 3시트층의 제 2전자소자 패턴은 제 1전자소자 패턴을 중심으로 서로 반대의 위치에 형성되는 것을 특징으로 한다.
제 1전자소자 패턴은 바리스터를 구현하기 위한 패턴이고, 제 2전자소자 패턴은 인덕터를 구현하기 위한 패턴이다.
제 1시트층과 제 2시트층 사이 및 제 1시트층과 제 3시트층 사이에 차폐 전극 패턴을 형성시킨다.
제 1전자소자 패턴은 하나의 공통 접지 패턴 및 그 공통 접지 패턴에 대향되게 형성된 제 1내부 전극 패턴을 포함하고, 제 2전자소자 패턴은 수직 방향으로 상호 중첩되게 형성되되 일단이 서로 연결된 다수의 제 2내부 전극 패턴을 포함하고, 제 1시트층에서 제 1내부 전극 패턴은 공통 접지 패턴을 중심으로 교차되게 형성되되 각 단위 소자마다 제 2내부 전극 패턴과 반대의 위치에 형성된다.
제 1내부 전극 패턴이 형성된 시트와 각각의 제 2내부 전극 패턴이 형성된 시트중 어느 한 시트는 동일 시트이다.
제 1시트층과 제 2시트층 및 제 3시트층은 ZnO계열의 바리스터 재료를 이용하여 제조된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 적층형 칩 소자에 대하여 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 적층형 칩 소자의 제조공정을 나타낸 도면이고, 도 4는 도 3의 내부 구성을 나타낸 단면도이다. 하기의 제조 공정은 본 발명의 실시예의 적층형 칩 소자를 제조할 수 있는 다양한 제조 공정중에서 하나의 예가 되는 것일 뿐, 하기의 제조 공정으로 국한되는 것은 아니다. 하기의 제조 공정을 그대로 따르지 않더라도 본 발명에서 구현하고자 하는 적층형 칩 소자를 제조할 수 있는 방법이라면 어떠한 것이라도 채택가능하다. 하기에서는 상술한 도 1에서와 같이 4개의 단위 소자가 어레이된 적층형 칩 소자에 대해 설명한다.
먼저, 원하는 소자용 성형 시트를 제조한다. 본 발명의 적층형 칩 소자의 제 1시트층(바리스터층)과 제 2시트층(인덕터층) 및 제 3시트층(인덕터층)의 시트는 모두 바리스터 재료를 이용하여 제조하는 것으로 한다. 예를 들어, 공업용으로 시판하고 있는 바리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi2O3, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(ball mill)하여 원료분말을 준비한다. 성형 시트를 준비하기 위해 상기 준비된 바리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 상기에서 예시된 수치들은 하나의 예일 뿐 제조환경 및 필요에 따라 달라질 수 있다. 이러한 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 원하는 두께의 성형 시트를 제조한다.
이후, 제조된 성형 시트 위에 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 Ag, Pt, Pd 등의 도전성 페이스트를 형성시켜 내부 전극 패턴이 형성된 도 3의 (a)의 시트들을 제조한다.
즉, 제 1시트(120)의 첫번째 단위 소자(즉, 좌측에서 오른쪽으로 첫번째) 영역 및 세번째 단위 소자(즉, 좌측에서 오른쪽으로 세번째) 영역에는 소정의 인덕터 패턴(122)이 형성된다. 인덕터 패턴(122)의 일단이 해당 시트(120)의 일측 단부측으로 노출되고, 인덕터 패턴(122)의 타단에는 비아 홀(122a)이 형성된다. 비아 홀(122a)에는 소정의 도전성 재료(예컨대, Ag 등)가 충전된다. 제 2시트(140)의 첫번째 단위 소자 영역 및 세번째 단위 소자 영역에는 소정의 인덕터 패턴(142)이 형성된다. 인덕터 패턴(142)의 양단은 서로 이격되고 어떠한 단부측으로 노출되지 않는다. 인덕터 패턴(142)의 양단에는 비아 홀(142a)이 각각 형성된다. 비아 홀(142a)에는 소정의 도전성 재료가 충전된다. 제 3시트(160)의 첫번째 단위 소자 영역 및 세번째 단위 소자 영역에는 소정의 인덕터 패턴(162)이 형성된다. 인덕터 패턴(162)의 양단은 서로 이격되고 어떠한 단부측으로 노출되지 않는다. 인덕터 패턴(162)의 양단에는 비아 홀(162a)이 각각 형성된다. 비아 홀(162a)에는 소정의 도전성 재료가 충전된다. 제 4시트(180)의 첫번째 단위 소자 영역 및 세번째 단위 소자 영역에는 소정의 인덕터 패턴(182)이 형성된다. 인덕터 패턴(182)의 일단이 해당 시트(180)의 일측 단부측(즉, 인덕터 패턴(122)의 노출 방향과 반대 방향)으로 노출되고, 인덕터 패턴(182)의 타단에는 비아 홀(182a)이 형성된다. 비아 홀(182a)에는 소정의 도전성 재료가 충전된다. 추후에 제 1 내지 제 4시트(120, 140, 160, 180)를 적층시켰을 경우, 비아 홀(122a)이 어느 한 비아 홀(142a)과 접촉하게 되고, 다른 비아홀(142a)은 어느 한 비아 홀(162a)과 접촉하게 되며, 다른 비아 홀(162a)은 비아 홀(182a)과 접촉하게 된다. 여기서, 인덕터 패턴(122, 142, 162, 182)을 내부 전극 패턴(내부 도전체 패턴이라고 할 수 있음)이라고 하고, 제 1 내지 제 4시트(120, 140, 160, 180)에 의해 인덕터층(100)이 형성된다. 본 발명의 청 구항에 기재된 제 2시트층이 인덕터층(100)이라고 보면 된다.
제 5시트(220)의 두번째 단위 소자(즉, 좌측에서 오른쪽으로 두번째) 영역 및 네번째 단위 소자(즉, 좌측에서 오른쪽으로 네번째) 영역에는 횡방향 일측 단부에서 타측 단부측으로 소정 길이 연장된 내부 전극 패턴(222)(내부 도전체 패턴이라고 할 수 있음)이 형성된다. 제 6시트(240)에는 양 대향 단부를 가로지르는(즉, 길이 방향으로) 내부 전극 패턴(242)(공통 접지 패턴이라고 할 수 있음)이 형성되어 있다. 제 7시트(260)의 첫번째 단위 소자 영역 및 세번째 단위 소자 영역에는 횡방향 일측 단부에서 타측 단부측으로 소정 길이 연장된 내부 전극 패턴(262)(내부 도전체 패턴이라고 할 수 있음)이 형성된다. 제 5 내지 제 7시트(220, 240, 260)에 의해 바리스터층(200)이 형성된다. 바리스터층(200)은 평상시에는 캐패시터로 동작하다가 과전압(서지전압) 및 정전기 등이 유입되면 바리스터의 기능을 발휘한다. 본 발명의 청구항에 기재된 제 1시트층이 바리스터층(200)인 것으로 보면 된다.
제 8시트(380)의 두번째 단위 소자 영역 및 네번째 단위 소자 영역에는 소정의 인덕터 패턴(382)이 형성된다. 인덕터 패턴(382)의 일단이 해당 시트(380)의 일측 단부측(즉, 인덕터 패턴(182)의 노출 방향과 동일한 방향)으로 노출되고, 인덕터 패턴(382)의 타단에는 비아 홀(382a)이 형성된다. 비아 홀(382a)에는 소정의 도전성 재료가 충전된다. 제 9시트(360)의 두번째 단위 소자 영역 및 네번째 단위 소자 영역에는 소정의 인덕터 패턴(362)이 형성된다. 인덕터 패턴(362)의 양단은 서로 이격되고 어떠한 단부측으로 노출되지 않는다. 인덕터 패턴(362)의 양단에는 비 아 홀(362a)이 각각 형성된다. 비아 홀(362a)에는 소정의 도전성 재료가 충전된다. 제 10시트(340)의 두번째 단위 소자 영역 및 네번째 단위 소자 영역에는 소정의 인덕터 패턴(342)이 형성된다. 인덕터 패턴(342)의 양단은 서로 이격되고 어떠한 단부측으로 노출되지 않는다. 인덕터 패턴(342)의 양단에는 비아 홀(342a)이 각각 형성된다. 비아 홀(342a)에는 소정의 도전성 재료가 충전된다. 제 11시트(320)의 두번째 단위 소자(즉, 좌측에서 두번째) 영역 및 네번째 단위 소자(즉, 좌측에서 네번째) 영역에는 소정의 인덕터 패턴(322)이 형성된다. 인덕터 패턴(322)의 일단이 해당 시트(320)의 일측 단부측(즉, 인덕터 패턴(122)의 노출 방향과 동일한 방향)으로 노출되고, 인덕터 패턴(322)의 타단에는 비아 홀(322a)이 형성된다. 비아 홀(322a)에는 소정의 도전성 재료(예컨대, Ag 등)가 충전된다.
추후에 제 8 내지 제 11시트(380, 360, 340, 320)를 적층시켰을 경우, 비아 홀(322a)이 어느 한 비아 홀(342a)과 접촉하게 되고, 다른 비아홀(342a)은 어느 한 비아 홀(362a)과 접촉하게 되며, 다른 비아 홀(362a)은 비아 홀(382a)과 접촉하게 된다. 여기서, 인덕터 패턴(322, 342, 362, 382)을 내부 전극 패턴(내부 도전체 패턴이라고 할 수 있음)이라고 하고, 제 8 내지 제 11시트(380, 360, 340, 320)에 의해 인덕터층(300)이 형성된다. 본 발명의 청구항에 기재된 제 3시트층이 인덕터층(300)인 것으로 보면 된다.
본 발명의 청구항에 기재된 제 1전자소자 패턴은 전기적 특성을 발휘하는 도전성의 패턴의 집합을 의미하는 것으로서, 도 3 및 도 4에서 내부 전극 패턴(222, 262) 및 공통 접지 패턴(242)인 것으로 보면 된다. 본 발명의 청구항에 기재된 제 2전자소자 패턴은 전기적 특성을 발휘하는 도전성의 패턴의 집합을 의미하는 것으로서, 도 3 및 도 4에서 인덕터 패턴(122, 142, 162, 182)(322, 342, 362, 382)인 것으로 보면 된다.
이와 같이 시트들을 제조한 후에는, 제 11시트(320)를 최하층으로 하여 그 위에 제 10시트(340)를 적층하고 나서 그 위에 제 9시트(360)를 적층한다. 제 9시트(360) 위에 제 8시트(380)를 적층하고 나서 그 위에 제 7시트(260)를 적층하고 그 위에 제 6시트(240)를 적층한다. 제 6시트(240) 위에 제 5시트(220)를 적층하고 나서 그 위에 제 4시트(180)를 적층하고 그 위에 제 3시트(160)를 적층한다. 제 3시트(160) 위에 제 2시트(140)를 적층하고 나서 그 위에 제 1시트(120)를 적층한다. 제 1시트(120) 위에 커버 시트(30)를 적층한다. 그 이후에, 이를 압착하고 나서 절단, 베이크 아웃, 소성 공정을 순차적으로 실시하여 원하는 소체(400; 도 3의 (b)참조)를 형성한다.
이어, 통상적인 터미네이션 시스템을 이용하여 소체(400) 내부에 형성된 내부 전극 패턴(122, 182, 222, 242, 262, 322, 382)과 연결되는 제 1 내지 제 3외부 단자(420, 440, 460)를 소체(400)의 측면부에 형성한다(도 3의 (c)참조). 제 1외부 단자(420)는 소체(400)의 횡방향 일측면부에 단위 소자마다 형성되되 해당 부위로 노출된 내부 전극 패턴(122, 222, 262, 322)과 연결되고 일단이 소체(400)의 상면으로 연장된다. 제 2외부 단자(440)는 소체(400)의 횡방향 타측면부(즉, 횡방향 일측면부와 반대되는 부분)에 단위 소자마다 형성되되 해당 부위로 노출된 내부 전극 패턴(182, 382)과 연결되고 일단이 소체(400)의 상면으로 연장된다. 제 3외부 단 자(460)는 소체(400)의 종방향 일측면부 및 타측면부에 형성되되 해당 부위로 노출된 내부 전극 패턴(242)과 연결되고 일단이 소체(400)의 상면으로 연장된다.
이후, 제 1 내지 제 3외부 단자(420, 440, 460)를 바리스터 재질의 소체(400)와 결합시키기 위해 소정의 온도에서 열처리를 행한다.
이와 같이 하면 본 발명의 실시예에 따른 적층형 칩 소자가 완성된다. 인덕터층(100, 300)내의 각 단위 소자 영역별 인덕터 패턴으로 구성된 인덕터에 의해 각각의 단위 소자마다 소정의 인덕턴스가 발생된다. 인덕터층(100, 300)을 구성하는 시트의 수는 원하는 인덕턴스에 따라 조정가능하고, 시트별로 형성되는 인덕터 패턴의 길이 역시 원하는 인덕턴스에 따라 조정가능하다. 도 4를 보면 알 수 있듯이, 각 단위 소자별 인덕터가 나란히 형성된 것이 아니라 중앙의 바리스터를 중심으로 교차되게(즉, 지그재그로) 형성되어 있으므로, 상황에 따라서는 각 단위 소자 영역의 시트별로 형성된 인덕터 패턴의 길이를 더 늘리는 것도 무방하다. 즉, 인접한 단위 소자 영역의 빈 공간을 활용하기 위한 것으로서, 인덕터의 감긴 횟수를 줄이면서 인덕턴스를 높이기 위해서는 인접한 단위 소자 영역의 빈 공간을 어느 정도 활용하여도 무방하다.
내부 전극 패턴(222)과 내부 전극 패턴(240; 공통 접지 패턴)간의 중첩 영역에서 캐패시턴스가 형성되고, 내부 전극 패턴(260)과 내부 전극 패턴(240)간의 중첩 영역에서 캐패시턴스가 형성된다.
상술한 도 3 및 도 4의 적층형 칩 소자는 바리스터층을 중심으로 인덕터가 상하로 교차되게 형성된다. 그로 인해, 인접 채널의 인덕터간의 간격이 멀어져서 상호간의 커플링이 최소화될 뿐만 아니라 인접한 단위 소자로의 크로스토크 역시 최소화된다. 이로 인해, 채널간 주파수 편차 및 감쇄 편차를 최소화시키게 된다.
도 5는 도 4의 변형예를 나타낸 도면이다. 도 4와 비교하여 보면 도 5에서는 차폐 전극 패턴(402, 404)을 추가로 구비한 것이 차이난다.
차폐 전극 패턴(402)은 내부 전극 패턴(182)과 내부 전극 패턴(222) 사이에 형성된다. 차폐 전극 패턴(404)은 내부 전극 패턴(322)과 내부 전극 패턴(262) 사이에 형성된다. 차폐 전극 패턴(402, 404)은 공통 접지 패턴(242)과 동일한 형태로 형성된다. 도 3과 같이 도시하지 않았지만, 차폐 전극 패턴(402, 404)이 공통 접지 패턴(242)과 마찬가지로 시트상에 형성되리라는 것은 동종업계에 종사하는 자라면 누구라도 쉽게 이해할 수 있다.
차폐 전극 패턴(402, 404)으로 인해 상부의 인덕터층(100)과 하부의 인덕터층(300)간의 간섭 및 인덕터층(100, 300)과 바리스터층(200)간의 간섭 등을 막을 수 있게 된다.
그로 인해, 도 5에 의하면 도 4에 비해 각 단위 소자의 공진주파수의 편차를 보다 극소화시키게 된다.
도 6은 도 4의 다른 변형예를 나타낸 도면이다. 도 4와 비교하여 보면 도 6에서는 내부 전극 패턴(222)과 내부 전극 패턴(242)의 간격을 넓히고, 내부 전극 패턴(262)와 내부 전극 패턴(242)의 간격을 넓혔다. 이는 원하는 캐패시턴스를 얻 기 위해 빈 공간을 충분히 활용하여 내부 전극 패턴(222, 262)의 위치를 조정할 수 있음을 보여준다.
내부 전극 패턴(22, 262)의 위치를 도 6에서와 같이 조정하게 되면 본 발명의 적층형 칩 소자의 제조 공정을 보다 단축할 수 있게 된다. 즉, 도 3에서는 내부 전극 패턴(222, 262)을 인덕터층(100, 300)의 시트들과는 다른 시트에 형성시켰으나, 도 6에 따르면 내부 전극 패턴(222, 262)을 인덕터층(100, 300)의 시트내의 어느 한 시트에 함께 형성시킬 수 있다. 예를 들어, 도 6의 내부 전극 패턴(222)의 위치는 내부 전극 패턴(162)과 나란하게 되어 있다. 그리하여, 제 3시트(160)의 두번째 단위 소자(즉, 좌측에서 두번째) 영역 및 네번째 단위 소자(즉, 좌측에서 네번째) 영역에 내부 전극 패턴(222)을 형성시키면 된다. 도 6의 내부 전극 패턴(262)의 위치는 내부 전극 패턴(362)과 나란하다. 그리하여, 제 9시트(360)의 첫번째 단위 소자(즉, 좌측에서 첫번째) 영역 및 세번째 단위 소자(즉, 좌측에서 세번째) 영역에 내부 전극 패턴(262)을 형성시키면 된다.
이와 같이 하게 되면 도 4와 비교하였을 때 도 6의 구조는 2개의 시트가 필요없게 되어 그만큼 제조 공정이 단축되고 칩 소자의 사이즈 축소에 기여하게 된다. 도 6에서, 내부 전극 패턴(242; 공통 접지 패턴)이 마치 차폐 전극 패턴과 같은 기능을 수행하게 된다. 특히, 도 1 및 도 3과 비교하였을 경우 도 1 및 도 3에서는 하나의 시트에 인덕터 패턴과 바리스터용 내부 전극 패턴을 함께 수용할 수 없는 구성인데 반해, 도 6은 하나의 시트에 인덕터 패턴과 바리스터용 내부 전극 패턴을 함께 수용할 수 있어서 시트의 수를 절감할 수 있게 된다. 물론, 도 6은 도 1과 동일한 수의 시트를 갖지만, 도 1의 구성에서 발생되는 문제점(즉, 커플링 발생 및 크로스토크 발생 등)을 해결하는 구성이다.
한편, 도시하지 않았지만, 도 6에서 단위 소자마다의 캐패시턴스를 보다 높이기 위해서는 단위 소자별로 하나씩 도시되어 있는 내부 전극 패턴(222, 262)을 각기 중첩되게 수직 방향으로 구성시키면서 서로간을 비아 홀로 연결시키면 된다.
도 7은 도 1의 적층형 칩 소자와 본 발명의 실시예에 따른 적층형 칩 소자의 측정치를 비교한 도면이다. 각각의 칩 소자의 노치 포인트(notch point) 및 커플링(coupling)을 측정하여 그래프로 표시하였다.
도 7의 기존 구조의 노치 포인트 파형도에서, "a"는 첫번째 채널(즉, 도 1의 (c)에서 좌측에서 오른쪽으로 첫번째의 단위 소자)에서의 공진 주파수 파형을 의미하고, "b"는 두번째 채널(즉, 도 1의 (c)에서 좌측에서 오른쪽으로 두번째의 단위 소자)에서의 공진 주파수 파형을 의미한다.
도 7의 본 발명의 실시예 구조의 노치 포인트 파형도에서, "a"는 첫번째 채널(즉, 도 3의 (c)에서 좌측에서 오른쪽으로 첫번째의 단위 소자)에서의 공진 주파수 파형을 의미하고, "b"는 두번째 채널(즉, 도 3의 (c)에서 좌측에서 오른쪽으로 두번째의 단위 소자)에서의 공진 주파수 파형을 의미한다.
노치 포인트 파형을 살펴보게 되면, 본 발명의 실시예 구조가 기존 구조에 비해 채널별 노치 포인트의 차이가 거의 없음을 알 수 있다. 즉, 본 발명의 실시예의 구조는 단위 소자별로 서로 거의 동일한 공진 주파수를 얻음을 알 수 있다.
도 7의 커플링 파형도는 첫번째 채널에서 임의의 신호를 출력하였을 때 두번째 채널에서 그 신호를 어느 정도 수신하였는지를 나타낸다. 도 7의 기존 구조의 커플링 파형과 본 발명의 실시예 구조의 커플링 파형을 비교해 보면 기존 구조에서의 커플링 발생 정도가 훨씬 심함을 알 수 있다.
본 발명은 상술한 실시예 및 변형예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다. 예를 들어, 상술한 본 발명의 실시예 및 변형예는 엘(L)형 필터의 형태를 취하지만, 파이형 필터로의 변경이 가능하다. 파이형 필터로 변경시켰을 경우에라도 본 발명의 구성적인 특징 및 효과는 그대로 가져갈 수 있음을 동종업계에 종사하는 자라면 누구라도 쉽게 이해할 수 있는 자명한 사실이다.
이상 상세히 설명한 바와 같이 본 발명에 따르면, 바리스터층을 중심으로 인덕터가 상하로 교차되게 형성되므로 인접 채널의 인덕터간의 간격이 멀어져서 상호간의 커플링이 최소화될 뿐만 아니라 인접한 단위 소자로의 크로스토크 역시 최소화된다. 이로 인해, 채널간 주파수 편차 및 감쇄 편차를 최소화시키게 된다.
차폐 전극 패턴으로 인해 상부의 인덕터층과 하부의 인덕터층간의 간섭 및 인덕터층과 바리스터층간의 간섭 등을 막을 수 있게 됨으로써, 각 단위 소자별로 의도한 인덕턴스 및 캐패시턴스를 얻을 수 있게 된다.
인접한 채널의 빈 공간을 활용하여 인덕턴스 및/또는 캐패시턴스의 조정이 얼마든지 가능하다는 이점이 있다.
캐패시터(바리스터)를 구현하는 내부 전극 패턴의 위치를 조정하게 되면 시트의 수를 줄일 수 있게 되므로 제조 공정이 보다 간단하게 된다.

Claims (6)

  1. 다수의 단위 소자가 어레이되어 단일의 칩 소자를 형성하는 적층형 칩 소자로서,
    상기 각각의 단위 소자의 내부 중앙에 형성된 제 1전자소자 패턴을 갖는 제 1시트층;
    상기 어레이된 다수의 단위 소자중 홀수번째 단위 소자의 내부에 형성된 제 2전자소자 패턴을 갖는 제 2시트층; 및
    상기 어레이된 다수의 단위 소자중 짝수번째 단위 소자의 내부에 형성된 제 2전자소자 패턴을 갖는 제 3시트층을 포함하고,
    상기 제 2시트층의 제 2전자소자 패턴 및 상기 제 3시트층의 제 2전자소자 패턴은 상기 제 1전자소자 패턴을 중심으로 서로 반대의 위치에 형성되는 것을 특징으로 하는 적층형 칩 소자.
  2. 청구항 1에 있어서,
    상기 제 1전자소자 패턴은 바리스터를 구현하기 위한 패턴이고, 상기 제 2전자소자 패턴은 인덕터를 구현하기 위한 패턴인 것을 특징으로 하는 적층형 칩 소자.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제 1시트층과 상기 제 2시트층 사이 및 상기 제 1시트층과 상기 제 3시트층 사이에 차폐 전극 패턴을 형성시킨 것을 특징으로 하는 적층형 칩 소자.
  4. 청구항 1에 있어서,
    상기 제 1전자소자 패턴은 하나의 공통 접지 패턴 및 상기 공통 접지 패턴에 대향되게 형성된 제 1내부 전극 패턴을 포함하고,
    상기 제 2전자소자 패턴은 수직 방향으로 상호 중첩되게 형성되되 일단이 서로 연결된 다수의 제 2내부 전극 패턴을 포함하고,
    상기 제 1시트층에서 제 1내부 전극 패턴은 상기 공통 접지 패턴을 중심으로 교차되게 형성되되 각 단위 소자마다 상기 제 2내부 전극 패턴과 반대의 위치에 형성되는 것을 특징으로 하는 적층형 칩 소자.
  5. 청구항 4에 있어서,
    상기 제 1내부 전극 패턴이 형성된 시트와 상기 각각의 제 2내부 전극 패턴이 형성된 시트중 어느 한 시트는 동일 시트인 것을 특징으로 하는 적층형 칩 소자.
  6. 청구항 1에 있어서,
    상기 제 1시트층과 상기 제 2시트층 및 상기 제 3시트층은 ZnO계열의 바리스터 재료를 이용하여 제조된 것을 특징으로 하는 적층형 칩 소자.
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