KR100810171B1 - 칩 소자 및 그의 제조방법 - Google Patents

Abstract

본 발명은 칩 소자 및 그의 제조방법에 관한 것으로, 본 발명의 칩 소자는 내부 전극 패턴이 형성된 다수의 시트를 적층하여 소체를 형성시키고, 상기 소체의 일측면부에 노출된 내부 전극 패턴과 연결되는 제 1외부 단자를 형성시키며, 상기 소체의 일측면부의 반대측인 타측면부에 노출된 내부 전극 패턴과 연결되는 제 2외부 단자를 형성시킨 후에, 상기 소체의 최상위 시트의 상면에서 상기 제 1외부 단자와 제 2외부 단자를 전자소자 패턴으로 상호 연결시키고, 상기 전자소자 패턴이 형성된 상기 소체의 최상위 시트의 상부에 절연후막을 형성시키며, 상기 소체의 다른 측면부에 노출된 내부 전극 패턴과 연결되는 제 3외부 단자를 형성시키는 과정에 의해 제조된다. 이러한 본 발명에 따르면, 절연후막을 이용하여 공통 접지 전극에 접속된 제 3외부단자와 최외각의 저항체 패턴이 상호 다른 평면에 위치하도록 하였기 때문에 최외각 저항체 패턴의 형상을 변형시킬 필요가 없게 되고, 인접한 저항체 패턴간의 거리를 임의로 조정할 필요가 없이 직선 형태의 저항체 패턴을 그대로 사용할 수 있기 때문에 단위 소자간의 간섭을 최소화시킬 수 있게 된다.

Description

칩 소자 및 그의 제조방법{Chip device and method of manufacturing thereof}

도 1은 종래 기술에 따른 칩 소자의 제조 흐름도,

도 2는 종래 기술에 따른 소체의 구성도,

도 3은 종래 기술에 따른 칩 소자의 제조 공정도,

도 4는 본 발명의 실시예에 따른 칩 소자의 제조 흐름도,

도 5는 본 발명의 실시예에 따른 칩 소자의 구성 및 제조 공정을 설명하기 위한 도면이다.

< 도면의 주요부분에 대한 부호의 설명 >

20 : 소체 20a, 20b, 20c, 20d : 단위 소자

24a, 24b, 24c, 24d : 저항체 패턴 26 : 제 1외부 단자

28 : 제 2외부 단자 30 :제 3외부 단자

32, 34 : 금속 패드 36, 38 : 절연후막

본 발명은 칩 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 다수의 단위 소자가 하나의 칩으로 제조된 적층형 어레이 칩 소자에서 각 단위 소자의 전기적인 특성을 균일하게 구현할 수 있도록 칩 소자 및 그의 제조방법에 관한 것이다.

최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자 등에 대한 요구도 늘어가고 있다. 이러한 점에 비추어, 하나의 칩에 저항-바리스터 결합 칩 또는 인덕터-바리스터 결합 칩을 여러 개 수용할 수 있는 어레이화는 전자기기가 소형화되는데 필수적이라 할 수 있다.

도 1은 종래 기술에 따른 칩 소자의 제조 흐름도이고, 도 2는 종래 기술에 따른 소체의 구성도이며, 도 3은 종래 기술에 따른 칩 소자의 제조 공정도이다. 도 1 내지 도 3에 의한 칩 소자는 4개의 단위 소자(20a, 20b, 20c, 20d)가 하나의 칩으로 어레이된 것으로 설정하고, 도 1 내지 도 3에 의한 칩 소자는 파이형 RC필터로 구현된 것으로 설정하고 설명한다.

우선, 다수개의 시트(10, 12, 14, 16)를 적층하여 원하는 소체(20)를 형성한다(S10). 여기서, 상기 소체(20)를 형성하기 위해서는 다양한 형태의 패턴이 인쇄된 시트(10, 12, 14, 16)를 제조해야 된다. 바리스터 소자를 제조한다면, 공업용으 로 시판하고 있는 바리스터 소자의 원료 분말을 이용하거나 ZnO 분말에 Bi₂O₃, CoO, MnO 등의 첨가제를 넣은 원하는 조성에 물 또는 알코올 등을 용매로 24시간 볼밀(ball mill)하여 원료분말을 준비한다. 성형 시트를 준비하기 위해 상기 준비된 바리스터용 분말에 첨가제로 PVB계 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입한 후 소형 볼밀로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한다. 이러한 슬러리를 닥터 블레이드(doctor blade) 등의 방법으로 원하는 두께의 성형 시트를 제조한다. 이때 커패시터 소자용 조성의 원료 분말, PTC(positive temperature coefficient) 서미스터 소자용 조성의 원료 분말, 또는 NTC(negative temperature coefficient) 서미스터 소자용 조성의 원료 분말도 상기와 같은 방법으로 원하는 두께의 성형 시트로 제조할 수 있다. 제조된 성형 시트 위에 스크린 프린팅 등의 후막 제조법 혹은 스퍼터링법, 증발법, 기상화학증착법, 졸겔 코팅법 등의 박막제조법으로 Ag, Pt, Pd 등의 도전성 페이스트를 형성시켜 내부 도전체 패턴이 형성된 시트를 제조한다.

즉, 도 2에서와 같이 제 1내부 도전체 패턴(10a)이 일측 단부에서 타측 단부측으로 소정 길이로 형성된 제 1시트(10)를 제조하고, 상기 제 1내부 도전체 패턴(10a)과는 달리 타측 단부에서 일측 단부측으로 소정 길이의 제 2내부 도전체 패턴(12a)이 형성된 제 2시트(12)를 제조하고, 상기 제 1 및 제 2내부 도전체 패턴(10a, 12a)과 교차하는 방향으로 양 대향 단부를 가로지르는 제 3내부 도전체 패 턴(14a)이 형성된 제 3시트(14)를 제조한다. 여기서, 상기 내부 도전체 패턴(10a, 12a, 14a)을 내부 전극 패턴이라고도 한다. 이후, 그 내부 도전체 패턴이 형성된 제 2시트(12)를 최하층으로 하여 그 위에 제 3시트(14)를 적층하고 그 위에 제 1시트(10)를 적층한 다음에 커버 시트(16)를 더 적층한다. 그 이후에, 이를 압착하고 나서, 절단, 베이크 아웃, 소성 공정을 순차적으로 실시하여 원하는 소체(20)를 형성한다. 도 2에서는 시트의 수를 4개로 하였는데, 그 시트의 수는 필요에 따라 증가되기도 한다. 즉, 제조된 제 1 내지 제 3시트(10, 12, 14)를 다양한 조합으로 4개 이상의 복수개로 적층하여 단일 칩을 이루어 커패시턴스값을 조절할 수도 있다.

이와 같이 하여 원하는 소체(20)를 형성하게 되면, 도 3의 (a)에서와 같이 상기 소체(20)의 양측면에 제 1외부 단자(26; 26a, 26b, 26c, 26d)와 제 2외부 단자(28; 28a, 28b, 28c, 28d)를 형성한다(S12). 즉, 상기 제 1외부 단자(26)를 상기 소체(20)의 길이방향(가로방향)의 일측부에 형성하고, 상기 제 2외부 단자(28)를 상기 소체(20)의 길이방향의 타측부에 형성한다. 그리고, 그 제 1 및 제 2외부 단자(26, 28)의 끝단이 상기 소체(20)의 상면에서 상호 대향되게 접속된다. 여기서, 제 1외부 단자(26)와 제 2외부 단자(28)를 형성하기 위해서는 당업자라면 누구나 알 수 있는 통상적인 터미네이션 시스템을 이용한다.

그리고 나서, 1차 열처리를 행하여 상기 소체(20)의 양측면에 형성된 제 1 및 제 2외부 단자(26, 28)를 그 소체(20)에 결합시킨다(S14).

그 후, 도 3의 (b)에서와 같이 그 소체(20)의 또다른 양측면에 제 3외부 단자(30)를 형성한다(S16). 즉, 상기 제 3외부 단자(30)중 하나를 상기 소체(20)의 폭방향(세로방향)의 일측부에 형성하고, 상기 제 3외부 단자(30)중 다른 하나를 상기 소체(20)의 폭방향 타측부에 형성한다. 그리고, 그 제 3외부 단자(30)들의 끝단이 상기 소체(20)의 상면으로 연장되어 상호 대향된다. 그 제 3외부 단자(30) 역시 통상의 터미네이션 시스템에 의해 터미네이션된다.

그리고 나서, 상기 터미네이션된 제 3외부 단자(30)를 그 소체(20)에 결합시키기 위해 2차 열처리를 행한다(S18).

이어, 도 3의 (c)에서와 같이 상기 소체(20)의 상면에 직선의 저항체 패턴(24a, 24b, 24c, 24d)을 형성한다(S20). 즉, 상기 소체(20)의 상면에서 상호 대향하고 있는 제 1외부 단자(26)의 끝단부와 제 2외부 단자(28)의 끝단부를 상호 연결하도록 RuO₂ 와 같은 저항성 페이스트를 직선으로 인쇄한다. 그 저항체 패턴(24a, 24b, 24c, 24d)은 각 단위 소자의 양측부 끝단에 닿을 정도로 길게 하여도 무방하지만 후속의 금속 패드 형성 공정이 있으므로 양측부 끝단까지 길게 형성시킬 필요가 없다.

그리고 나서, 상기 소체(20)의 상면 양측부에 형성된 제 1 및 제 2외부 단자(26, 28)와 저항체 패턴(24a, 24b, 24c, 24d)을 결합시키기 위해 열처리를 실시한다.

그리고, 도 3의 (d)에서와 같이 상기 소체(20)의 상면에서 제 1 및 제 2외부 단자(26, 28)의 상부에 금속 패드(32, 34)를 덮는다(S22). 일반적으로, 저항값은 저항체의 인쇄폭과 두께에 반비례하고 길이에 정비례한다. 외부 단자를 저항 인쇄 용 패드로 직접 사용할 경우에는 상부에 노출된 외부 단자 양단의 최단거리가 일정하지 않아서 저항 공차 조절에 어려움이 있다. 따라서, 외부 단자와의 접촉을 원활히 하고 이격 거리를 일정하게 조절하기 위해 전도성의 금속 패드가 사용된다. 즉, 도 3의 (d)에서와 같이 각 단위 소자별로 저항체 패턴(24a, 24b, 24c, 24d)의 양측부상에 상응하는 금속 패드(32, 34)를 겹쳐지게 형성한다.

그 후, 그 금속 패드(32, 34)와 저항체 패턴(24a, 24b, 24c, 24d)을 결합시키기 위한 소부를 실시한다(S24).

그리고 나서, 그 저항체 패턴(24a, 24b, 24c, 24d)이 형성된 소체(20)의 상면에 절연후막(36)을 인쇄할 수 있도록 그 소체(20)의 상면이 상방향으로 되게끔 모든 소체(20)를 정렬시킨다(S26).

그 후, 도 3의 (e)에서와 같이 그 정렬된 소체(20)의 상면에 소정 두께의 절연후막(36)을 인쇄(S28)한 후에 그 소체(20)를 실온에서의 방치 또는 가열 등에 의하여 경화시킴으로써 원하는 칩 소자를 완성시킨다(S30). 여기서, 그 절연후막(36)은 통상적으로 저항체 패턴(24a, 24b, 24c, 24d)이 형성된 소체(20)의 상면을 외부 환경으로부터 보호하기 위해 소체(20)의 상면에 대하여 오버글레이징을 행함에 의해 형성된 막이다.

상술한 칩 소자의 제조 공정은 종래 칩 소자를 제조할 수 있는 공정중에서 어느 한 가지의 제조 공정에 대하여 설명한 것이다.

이와 같은 종래의 제조 공정에 의한 칩 소자를 보면, 제 3외부 단자(30)는 통상적으로 소체(20)의 상하부 표면에 연장 형성되므로 직선의 저항체 패턴(24a, 24d)과의 간격이 좁아지게 된다. 이는 제 3외부 단자(30) 형성시 저항체 패턴(24a, 24d)과 단락될 가능성을 내포하고 있다.

그에 따라, 제 3외부 단자(30, 32)와 저항체 패턴(24a, 24d)간의 단락을 방지하기 위해, 도 1 내지 도 3에 대한 설명과 동일한 제조 공정을 거치면서 저항체 패턴의 형상을 갈매기 형상 또는 호 형상 등으로 변형시키기도 한다. 예를 들어, 저항체 패턴(24a)의 오목부는 제 3외부 단자(30)에 대향되고 그 저항체 패턴(24a)의 오목부의 반대편 즉, 볼록한 부위는 저항체 패턴(24b)에 근접된다. 그리고, 저항체 패턴(24d)의 오목부는 반대편의 제 3외부 단자(30)에 대향되고 그 저항체 패턴(24d)의 오목부의 반대편 즉, 볼록한 부위는 저항체 패턴(24c)에 근접된다.

그러나, 최외측의 저항체 패턴(24a, 24d)을 꺾인 형상으로 형성시키게 되면 그 꺾인 형상의 저항체 패턴(24a, 24d)과 그 저항체 패턴(24a, 24d)에 인접한 직선 형상의 저항체 패턴(24b, 24c)의 길이 방향에 따른 각 지점간의 거리가 일정하지 않게 된다. 그리하여 상호간에 미치는 전기적 간섭이나 기생 인덕턴스, 커패시턴스 성분 등이 일정하지 못하여 각 저항체 패턴간에 동일한 전기적인 특성을 나타내지 못한다는 문제가 있다.

그리고, 중앙의 저항체 패턴(24b, 24c)은 일직선으로 되어 있고 그 중앙의 저항체 패턴(24b, 24c)의 좌우측에 형성된 저항체 패턴(24a, 24d)은 제 3외부 단자(30)와 멀어지는 방향으로 꺾인 형상이므로, 그 중앙의 저항체 패턴(24b, 24c)의 전체 길이와 최외부의 저항체 패턴(24a, 24d)의 전체 길이 및 전체적인 형상이 상호 달라지게 된다. 그로 인해, 각 단위 소자별로 동일한 저항값 구현이 어렵게 된다.

또한, 저항체 패턴(24a, 24d)을 꺾인 형상으로 형성함에 따라, 제품마다 동일한 저항값을 구현하는 것이 어려워진다. 즉, 저항체 패턴은 주로 인쇄에 의해 형성되게 되는데 볼록한 형상 및 오목한 형상을 가지고 있음으로 인해 이러한 형상이 저항값에 영향을 주게 된다. 따라서, 정확한 형상의 인쇄가 필수적으로 요구되고 칩의 소형화에 따라 고도의 인쇄 정밀도가 요구되어 제조 비용이 상승하게 된다.

또한, 볼록한 부분에서는 방사손실이 발생하여 각 단위 소자의 전기적인 특성이 동일하지 못하여 제품의 신뢰성이 떨어진다.

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 저항체 패턴과 외부 단자와의 단락을 방지함과 더불어 각 단위 소자의 전기적인 특성을 균일하게 구현시킨 칩 소자 및 그의 제조방법을 제공함에 그 목적이 있다.

본 발명의 다른 목적은 제조공정에 소요되는 시간을 단축시킨 칩 소자 및 그의 제조방법을 제공함에 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 칩 소자는, 다수의 시트의 적층으로 형성된 소체의 일측면부에 노출된 내부 전극 패턴과 연결되고 일단이 상기 소체의 최상위 시트의 상면으로 연장된 제 1외부 단자; 그 소체의 일측면부의 반대측인 타측면부에 노출된 내부 전극 패턴과 연결되고 일 단이 그 소체의 최상위 시트의 상면으로 연장된 제 2외부 단자; 그 소체의 최상위 시트의 상면에 대향되게 연장된 그 제 1외부 단자와 제 2외부 단자를 상호 연결시킨 전자소자 패턴; 그 전자소자 패턴이 형성된 그 소체의 최상위 시트의 상부에 형성된 절연후막; 및 그 소체의 다른 측면부에 노출된 내부 전극 패턴과 연결되고 일단이 그 절연후막의 상면으로 연장된 제 3외부 단자를 포함한다.

상기 절연후막은, Al₂O₃, ZrO₂, SiO₂ 중의 적어도 어느 한 산화물 및 SiO₂·B₂O₃·RO계의 유리 첨가재의 조합으로 이루어지되, 상기 산화물의 함량은 30wt% 내지 70wt%이다.

그리고, 상기 전자소자 패턴은 저항체 패턴이고, 상기 제 1 및 제 2외부 단자와 상기 전자소자 패턴을 상호 연결시키는 금속 패드를 추가하여도 된다.

그리고, 상기 소체는 다수개의 단위 소자로 구성되고, 상기 각각의 단위 소자별로 상기 전자소자 패턴이 갖추어진다.

한편, 본 발명의 실시예에 따른 칩 소자의 제조방법은, 내부 전극 패턴이 형성된 다수의 시트를 적층하여 소체를 형성시키는 제 1과정; 그 소체의 일측면부에 노출된 내부 전극 패턴과 연결되는 제 1외부 단자를 형성시키는 제 2과정; 그 소체의 일측면부의 반대측인 타측면부에 노출된 내부 전극 패턴과 연결되는 제 2외부 단자를 형성시키는 제 3과정; 그 소체의 최상위 시트의 상면에서 상기 제 1외부 단자와 제 2외부 단자를 전자소자 패턴으로 상호 연결시키는 제 4과정; 그 전자소자 패턴이 형성된 그 소체의 최상위 시트의 상부에 절연후막을 형성시키는 제 5과정; 및 그 제 5과정 이후에, 그 소체의 다른 측면부에 노출된 내부 전극 패턴과 연결되는 제 3외부 단자를 형성시키는 제 6과정을 포함한다.

상기 제 5과정에서의 절연후막을, Al₂O₃, ZrO₂, SiO₂ 중의 적어도 어느 한 산화물 및 SiO₂·B₂O₃·RO계의 유리 첨가재를 조합하여 생성시키되 상기 산화물의 함량을 30wt% 내지 70wt%로 한다.

그리고, 상기 제 1 및 제 2외부 단자와 상기 전자소자 패턴을 상호 연결시키는 금속 패드를 형성시키는 과정을 추가로 구비하여도 된다.

그리고, 상기 제 2과정에서 제 1외부 단자를 복수개 형성시키고, 상기 제 3과정에서 상기 제 2외부단자를 복수개 형성시킨다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 칩 소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.

도 4는 본 발명의 실시예에 따른 칩 소자의 제조 흐름도이고, 도 5는 본 발명의 실시예에 따른 칩 소자의 구성 및 제조 공정을 설명하기 위한 도면이다.

본 발명의 실시예에 따른 칩 소자는, 다수의 시트(10, 12, 14, 16; 도 2참조)의 적층에 의해 형성된 소체(20; 도 2참조)의 일측면부에 노출된 내부 전극 패턴(12a; 도 2참조)과 연결되고 일단이 상기 소체(20)의 최상위 시트(16)의 상면으로 연장된 제 1외부 단자(26); 상기 소체(20)의 일측면부의 반대측인 타측면부에 노출된 내부 전극 패턴(10a; 도 2참조)과 연결되고 일단이 상기 소체(20)의 최상위 시트(16)의 상면으로 연장된 제 2외부 단자(28); 상기 소체(20)의 최상위 시트(16)의 상면에 대향되게 연장된 상기 제 1외부 단자(26)와 제 2외부 단자(28)를 상호 직선으로 연결시킨 저항체 패턴(24a, 24b, 24c, 24d); 상기 제 1 및 제 2외부 단자(26, 28)와 상기 저항체 패턴(24a, 24b, 24c, 24d)이 형성된 상기 소체(20)의 최상위 시트(16)의 상부에 인쇄된 절연후막(38); 및 상기 소체(20)의 다른 측면부에 노출된 내부 전극 패턴(14a; 공통 접지 전극으로 사용됨; 도 2참조)과 연결되고 일단이 상기 절연후막(38)의 상면으로 연장된 제 3외부 단자(30)를 구비한다.

그리고, 상기 저항체 패턴(24a, 24b, 24c, 24d)의 일단 및 타단의 상부에는 금속 패드(32, 34)가 각각 형성되는데, 그 금속 패드(32, 34)는 필요에 따라서는 형성시키지 않아도 된다.

특히, 상기 절연후막(38)은 그 저항체 패턴(24a, 24b, 24c, 24d)과의 반응성을 억제하여 동시 열처리 공정에서 저항값이 적은 변화율을 유지하도록 하기 위해 반응성이 적고 내산성이 우수한 산화물에 유리 첨가재를 첨가하여 550℃ 내지 900℃의 온도에서 제조된다. 여기서, 상기 산화물은 Al₂O₃(유전율=9), ZrO₂(유전율= 12.5), SiO₂(유전율=4.5)중의 적어도 어느 하나이고, 상기 유리 첨가재는 SiO₂·B₂O₃·RO계의 유리 첨가재이다. 상기 산화물은 공통 접지 전극용인 내부 전극 패턴(14a)에 연결된 제 3외부 단자(30)와 상기 최외측의 저항체 패턴(24a, 24d)간의 커플링을 가능한 낮게 하기 위해서 비유전율이 낮은 재료들로 선정되는데, 상기 예 로 든 산화물 이외로 상기 제 3외부 단자(30)와 상기 최외측의 저항체 패턴(24a, 24d)간의 커플링을 낮게 할 수 있는 것이라면 선정될 수 있다. 그리고, 상기 산화물은 전체 재료 무게분율로 30wt% 내지 70wt%까지 가능하고, 상기 유리 첨가재는 70wt% 내지 30wt%까지 가능하다. 예를 들어, 550℃에서는 30wt%의 산화물과 70wt%의 유리 첨가재를 조합하고, 900℃에서는 70wt%의 산화물과 30wt%의 유리 첨가재를 조합하는 식으로, 고온으로 갈수록 유리 첨가재의 함량을 적게 하여 치밀한 절연후막(38)을 제조한다.

이어, 상기와 같이 구성된 본 발명의 실시예에 따른 칩 소자를 제조하는 방법에 대하여 설명하면 다음과 같다. 도 4 및 도 5에 의한 칩 소자는 4개의 단위 소자(20a, 20b, 20c, 20d)가 하나의 칩으로 어레이된 것으로 설정하고, 도 4 및 도 5에 의한 칩 소자는 파이형 RC필터로 구현된 것으로 설정하고 설명한다.

우선, 다수개의 시트(10, 12, 14, 16)를 적층하여 원하는 소체(20)를 형성한다(S40). 그 소체(20)의 형성 공정은 앞서 설명한 종래 기술부분을 참조하면 된다.

원하는 소체(20)를 형성하게 되면, 도 5의 (a)에서와 같이 상기 소체(20)의 양측면부에 제 1외부 단자(26; 26a, 26b, 26c, 26d)와 제 2외부 단자(28; 28a, 28b, 28c, 28d)를 형성한다(S42). 즉, 상기 제 1외부 단자(26)를 상기 소체(20)의 길이방향(가로방향)의 일측면부에 형성하고, 상기 제 2외부 단자(28)를 상기 소체(20)의 길이방향의 타측면부에 형성하되, 그 제 1 및 제 2외부 단자(26, 28)의 끝단이 상기 소체(20)의 상면으로 연장되어 상호 대향되게 한다. 여기서, 제 1외부 단자(26)와 제 2외부 단자(28)를 형성하기 위해서는 당업자라면 누구나 알 수 있는 통상적인 터미네이션 시스템을 이용한다.

그리고 나서, 상기 소체(20)의 양측면부에 형성된 제 1 및 제 2외부 단자(26, 28)와 그 소체(20)를 결합시키기 위해 1차 열처리를 행한다(S44).

이어, 도 5의 (b)에서와 같이 상기 소체(20)의 상면에 직선의 저항체 패턴(24a, 24b, 24c, 24d)을 형성한다(S46). 즉, 상기 소체(20)의 상면에서 상호 대향하고 있는 제 1외부 단자(26)의 끝단부와 제 2외부 단자(28)의 끝단부를 상호 연결하도록 RuO₂ 와 같은 저항성 페이스트를 직선으로 인쇄한다. 그 저항체 패턴(24a, 24b, 24c, 24d)은 도 5의 (b)에서와 같이 각 단위 소자의 양측부 끝단에 닿을 정도로 길게 하여도 무방하지만 후속의 금속 패드 형성 공정이 있으므로 양측부 끝단까지 길게 형성시킬 필요가 없다. 특허청구범위에 있어서 '전자소자 패턴' 은 이 저항체 패턴을 포함하여 인덕터 패턴 등 소정의 전기적 특성을 발휘하는 도전성의 패턴을 모두 포함한다. 상기 저항체 패턴 형성 공정은 종래에서와 같이 정확한 패턴 인쇄를 위해 상기 소체(20)를 인쇄 지그로 정렬시킨 후에 행해지게 된다.

그리고 나서, 상기 소체(20)의 상면 양측부에 형성된 제 1 및 제 2외부 단자(26, 28)와 저항체 패턴(24a, 24b, 24c, 24d)을 결합시키기 위해 열처리를 실시한다.

그리고, 도 5의 (c)에서와 같이 상기 소체(20)의 상면에서 제 1 및 제 2외부 단자(26, 28)의 상부에 금속 패드(32, 34)를 덮는다(S48). 일반적으로, 저항값은 저항체의 인쇄폭과 두께에 반비례하고 길이에 정비례한다. 외부 단자를 저항 인쇄용 패드로 직접 사용할 경우에는 상부에 노출된 외부 단자 양단의 최단거리가 일정하지 않아서 저항 공차 조절에 어려움이 있다. 따라서, 외부 단자와의 접촉을 원활히 하고 이격 거리를 일정하게 조절하기 위해 전도성의 금속 패드가 사용된다. 즉, 도 5의 (c)에서와 같이 각 단위 소자별로 저항체 패턴(24a, 24b, 24c, 24d)의 양측부상에 상응하는 금속 패드(32, 34)를 겹쳐지게 형성한다.

상기 저항체 패턴 형성 공정(S46)과 금속 패드 형성 공정(S48)은 그 수순이 바뀌어도 무방하다.

그 후, 그 금속 패드(32, 34)와 저항체 패턴(24a, 24b, 24c, 24d)을 결합시키기 위한 소부를 실시한다(S50).

그리고 나서, 그 저항체 패턴(24a, 24b, 24c, 24d)이 형성된 소체(20)의 상면에 절연후막을 인쇄할 수 있도록 그 소체(20)의 상면(즉, 저항체 패턴이 형성된 면을 의미함)이 상방향으로 되게끔 모든 소체(20)를 정렬시킨다(S52).

그 후, 도 5의 (d)에서와 같이 그 정렬된 소체(20)의 상면에 소정 두께의 절연후막(38)을 인쇄한다(S28). 여기서, 그 절연후막(38)은 그 저항체 패턴(24a, 24b, 24c, 24d)과의 반응성을 억제하여 이후의 동시 열처리 공정에서 저항값이 적은 변화율을 유지하도록 하기 위해 반응성이 적고 내산성이 우수한 산화물(예컨대, Al₂O₃(유전율=9), ZrO₂(유전율= 12.5), SiO₂(유전율=4.5)중의 적어도 어느 하나)에 SiO₂·B₂O₃·RO계의 유리 첨가재를 첨가한 것이다. 그리고, 상기 산화물은 전체 재 료 무게분율로 30wt% 내지 70wt%까지 가능하고, 상기 유리 첨가재는 70wt% 내지 30wt%까지 가능하다.

이어, 그 소체(20)와 절연후막(38)을 동시 열처리 등에 의해 경화시킴으로써 상기 소체(20)의 상면에 절연후막(38)이 치밀하게 형성되게 한다(S56). 그 동시 열처리는 대략 550℃ 내지 900℃의 온도에서 행해진다. 예를 들어, 550℃에서는 30wt%의 산화물과 70wt%의 유리 첨가재를 조합하고, 900℃에서는 70wt%의 산화물과 30wt%의 유리 첨가재를 조합하는 식으로, 고온으로 갈수록 유리 첨가재의 함량을 적게 함으로써 치밀한 절연후막(38)을 제조하게 된다.

그리고, 마지막으로, 도 5의 (e)에서와 같이 상기 소체(20)의 소체의 또다른 양측면부 및 상기 절연후막(38)의 상면에 제 3외부 단자(30)를 형성한다(S58). 즉, 상기 제 3외부 단자(30)중 하나를 상기 소체(20)의 폭방향(세로방향)의 일측면부에 형성하되 그 제 3외부 단자(30)중 하나의 끝단이 상기 절연후막(38)의 상면 일측으로 연장되게 하고, 상기 제 3외부 단자(30)중 다른 하나를 상기 소체(20)의 폭방향 타측면부에 형성하되 그 제 3외부 단자(30)중 다른 하나의 끝단이 상기 절연후막(38)의 상면 타측으로 연장되게 한다. 그 제 3외부 단자(30) 역시 통상의 터미네이션 시스템에 의해 터미네이션된다.

그리고 나서, 열처리를 행하여 그 제 3외부 단자(30)를 그 소체(20) 및 절연후막(38)에 결합시킨다(S60).

이상 상세히 설명한 바와 같이 본 발명에 따르면, 절연후막을 이용하여 공통 접지 전극에 접속된 제 3외부단자와 최외각의 저항체 패턴이 상호 다른 평면에 위치하도록 하였기 때문에 최외각 저항체 패턴의 형상을 변형(예컨대, 갈매기 형상 또는 호 형상으로의 변형)시킬 필요가 없게 된다.

그리고, 인접한 저항체 패턴간의 거리를 임의로 조정할 필요가 없이 직선 형태의 저항체 패턴을 그대로 사용할 수 있기 때문에 단위 소자간의 간섭을 최소화시킬 수 있고, 그로 인해 단위 소자간의 전기적인 특성을 균일하게 할 수 있다.

또한, 본 발명의 제조공정에 따르면 종래의 제조공정에 비해 2시간 40분 정도의 제조공정 단축 효과를 얻을 수 있다. 즉, 종래의 제조공정중 마지막의 경화공정은 대략 4시간 정도 소요되지만, 본 발명의 절연후막 형성에 따른 경화시에는 대략 1시간 20분 정도이면 충분하기 때문에 전체적인 제조공정에 소요되는 시간이 단축된다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

Claims (9)

1. 다수의 시트의 적층으로 형성된 소체의 일측면부에 노출된 내부 전극 패턴과 연결되고 일단이 상기 소체의 최상위 시트의 상면으로 연장된 제 1외부 단자;

   상기 소체의 일측면부의 반대측인 타측면부에 노출된 내부 전극 패턴과 연결되고 일단이 상기 소체의 최상위 시트의 상면으로 연장된 제 2외부 단자;

   상기 소체의 최상위 시트의 상면에 대향되게 연장된 상기 제 1외부 단자와 제 2외부 단자를 상호 연결시킨 전자소자 패턴;

   상기 전자소자 패턴이 형성된 상기 소체의 최상위 시트의 상부에 형성된 절연후막; 및

   상기 소체의 다른 측면부에 노출된 내부 전극 패턴과 연결되고 일단이 상기 절연후막의 상면으로 연장된 제 3외부 단자를 포함하고,

   상기 절연후막은, Al₂O₃, ZrO₂, SiO₂중의 적어도 어느 한 산화물 및 SiO₂·B₂O₃·RO계의 유리 첨가재의 조합으로 이루어지되, 상기 산화물의 함량은 30wt% 내지 70wt%인 것을 특징으로 하는 칩 소자.
2. 청구항 1에 있어서,

   상기 전자소자 패턴은 저항체 패턴인 것을 특징으로 하는 칩 소자.
3. 삭제
4. 청구항 1 또는 청구항 2에 있어서,

   상기 제 1 및 제 2외부 단자와 상기 전자소자 패턴을 상호 연결시키는 금속 패드를 추가로 구비하는 것을 특징으로 하는 칩 소자.
5. 청구항 4에 있어서,

   상기 소체는 다수개의 단위 소자로 구성되고, 상기 각각의 단위 소자별로 상기 전자소자 패턴이 갖추어진 것을 특징으로 하는 칩 소자.
6. 내부 전극 패턴이 형성된 다수의 시트를 적층하여 소체를 형성시키는 제 1과정;

   상기 소체의 일측면부에 노출된 내부 전극 패턴과 연결되는 제 1외부 단자를 형성시키는 제 2과정;

   상기 소체의 일측면부의 반대측인 타측면부에 노출된 내부 전극 패턴과 연결되는 제 2외부 단자를 형성시키는 제 3과정;

   상기 소체의 최상위 시트의 상면에서 상기 제 1외부 단자와 제 2외부 단자를 전자소자 패턴으로 상호 연결시키는 제 4과정;

   상기 전자소자 패턴이 형성된 상기 소체의 최상위 시트의 상부에 절연후막을 형성시키는 제 5과정; 및

   상기 제 5과정 이후에, 상기 소체의 다른 측면부에 노출된 내부 전극 패턴과 연결되는 제 3외부 단자를 형성시키는 제 6과정을 포함하고,

   상기 제 5과정에서의 절연후막을, Al₂O₃, ZrO₂, SiO₂ 중의 적어도 어느 한 산화물 및 SiO₂·B₂O₃·RO계의 유리 첨가재를 조합하여 생성시키되 상기 산화물의 함량을 30wt% 내지 70wt%로 하는 것을 특징으로 하는 칩 소자의 제조방법.
7. 삭제
8. 청구항 6에 있어서,

   상기 제 1 및 제 2외부 단자와 상기 전자소자 패턴을 상호 연결시키는 금속 패드를 형성시키는 과정을 추가로 구비하되, 상기 금속 패드를 형성시키는 과정을 상기 제 3과정과 제 4과정 사이 또는 상기 제 4과정과 제 5과정 사이에 행하는 것을 특징으로 하는 칩 소자의 제조방법.
9. 청구항 6에 있어서,

   상기 제 2과정에서 상기 제 1외부 단자를 복수개 형성시키고, 상기 제 3과정에서 상기 제 2외부 단자를 복수개 형성시키는 것을 특징으로 하는 칩 소자의 제조방법.

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