KR20210133049A - 수평 어레이 일체형 구조를 갖는 전자부품 및 이의 제조방법 - Google Patents

수평 어레이 일체형 구조를 갖는 전자부품 및 이의 제조방법 Download PDF

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KR20210133049A
KR20210133049A KR1020200051735A KR20200051735A KR20210133049A KR 20210133049 A KR20210133049 A KR 20210133049A KR 1020200051735 A KR1020200051735 A KR 1020200051735A KR 20200051735 A KR20200051735 A KR 20200051735A KR 20210133049 A KR20210133049 A KR 20210133049A
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성균관대학교산학협력단
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Abstract

N개의 금속 시트(sheet)와 N-1개의 유전체 시트를 서로 번갈아 적층하여 적층구조체를 형성하는 단계 - 여기서, N은 3이상의 자연수임 - 와, 상기 적층구조체를 미리 결정된 너비에 따라 커팅(cutting)하는 단계와, 상기 커팅된 적층구조체를 미리 결정된 높이에 따라 커팅하는 단계를 포함하여 제조되는, 수평 어레이 일체형 구조를 갖는 전자부품이 제공된다. 이에 따른 전자부품은 적층, 커팅과 같은 간단한 제조방법에 의해 저비용으로 생산될 수 있으며, 수평 어레이 일체형 구조를 가지므로 하나의 소자에 다수의 커패시터를 형성할 수 있고, 따라서 커패시터가 사용되는 전자회로의 면적 나아가 인쇄회로기판(PCB)의 전체 면적을 줄일 수 있다

Description

수평 어레이 일체형 구조를 갖는 전자부품 및 이의 제조방법{ELECTRONIC COMPONENTS WITH HORIZONTAL ARRAY INTEGRAL STRUCTURES AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 전자부품에 관한 것이고, 더 구체적으로는 수평 어레이 일체형 구조를 갖는 전자부품에 관한 것이다.
저항(resistor), 인덕터(inductor), 커패시터(capacitor)는 전자회로에서 사용되는 대표적인 수동 소자이다. 이들 소자들은 목적에 따라 다양하게 결합된 형태로 사용된다. 예를 들어, 저항을 직렬 또는 병렬로 연결하여 전압 분배기(voltage divider) 또는 전류 분배기(current divider)를 설계할 수 있고, 인덕터를 이용하여 회로 내의 고주파 노이즈를 제거하기도 하며, 커패시터를 이용하여 직류 신호를 차단하고 교류 신호를 통과시킬 수 있다. 또한 이들 소자들 상호 간의 결합에 의해 시정수 회로, 시지연 회로, RC 필터, 또는 LC 필터와 같은 회로를 설계할 수도 있다.
상술한 회로들은 단독으로 쓰이기보다는 여러 기능을 갖는 회로들이 인쇄회로기판(Printed Circuit Board, PCB) 상에 구현되어 하나의 완제품을 구성하는 경우가 많다. 따라서 하나의 인쇄회로기판(PCB) 상에는 개별 회로들을 구성하는 수많은 개별 소자가 위치하게 되며, 이러한 개별 소자의 사용은 개별 회로가 차지하는 면적뿐만 아니라 인쇄회로기판(PCB) 전체의 면적을 증가시키는 문제점이 있다.
한편, 가장 널리 사용되는 커패시터인 적층형 세라믹 커패시터(multi-layer ceramic capacitor, MLCC)는 다수의 개별 커패시터들이 병렬로 적층된 형태로서 세라믹 유전체, 세라믹 코팅, 금속 전극, 연결 단자 등으로 구성되는 복잡한 구조를 갖는다. 이를 제조하기 위해서는 파우더 밀링(powder milling), 포일 캐스팅(foil casting), 내부 전극 인쇄(inner electrode printing), 스태킹(stacking), 라미네이션(lamination), 커팅(cutting), 바인더 번 아웃(binder burn out), 신터링(sintering), 텀블링(tumbling), 터미네이션 디핑(termination dipping), 터미네이션 플레이팅(termination plating) 등을 포함하는 매우 복잡한 제조 공정을 거쳐야 하므로 많은 비용이 든다는 문제점이 있다.
한국 등록특허공보 제10-0578295호(저항-인덕터-커패시터 복합 적층 칩 소자, 2006.05.03. 등록)
전술한 문제점을 해결하기 위한 본 발명의 목적은 인쇄회로기판(PCB) 상에 형성된 전자회로의 면적을 줄일 수 있고, 제조방법이 간단하여 저비용으로 생산할 수 있으며, 하나의 소자에 다수의 커패시터를 형성할 수 있는 수평 어레이 일체형 커패시터를 제공하는 것이다. 또한 하나의 소자에 저항, 인덕터, 및 커패시터를 모두 포함할 수 있는 전자부품을 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 이에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 문제점을 해결하기 위한 본 발명의 일 실시예에 따른 수평 어레이 일체형 구조를 갖는 커패시터의 제조방법은 N개의 금속 시트(sheet)와 N-1개의 유전체 시트를 서로 번갈아 적층하여 적층구조체를 형성하는 단계 - 여기서, N은 3이상의 자연수임 -, 상기 적층구조체를 미리 결정된 너비에 따라 커팅(cutting)하는 단계, 및 상기 커팅된 적층구조체를 미리 결정된 높이에 따라 커팅하는 단계를 포함한다.
일 측면에 따르면, 상기 적층구조체를 형성하는 단계는 현재 최상위층에 위치한 시트의 표면을 처리하고 상기 최상위층 시트의 위에 새로운 시트를 축적 및 압축하는 단계를 더 포함할 수 있다.
일 측면에 따르면, 상기 제조방법은 상기 커패시터를 눕힌 상태에서 기계적 평탄화(mechanical planarization) 단계를 더 포함할 수 있다.
일 측면에 따르면, 상기 너비 및 상기 높이는 상기 커패시터에 포함된 개별 커패시터의 커패시턴스에 따라 결정될 수 있다.
일 측면에 따르면, 상기 너비 및 상기 높이는 상기 커패시터가 실장될 인쇄회로기판(Printed Circuit Board, PCB)의 크기에 따라 결정되고, 상기 유전체 시트의 두께는 상기 커패시터에 포함된 개별 커패시터의 커패시턴스에 따라 결정될 수 있다.
전술한 문제점을 해결하기 위한 본 발명의 다른 실시예에 따른 복수의 개별 커패시터를 포함하는 수평 어레이 일체형 구조를 갖는 커패시터는 N개의 금속 시트(sheet)와 N-1개의 유전체 시트가 수평 방향으로 서로 번갈아 배치되도록 구성된다 - 여기서, N은 3이상의 자연수임 -.
일 측면에 따르면, 상기 수평 어레이 일체형 구조를 갖는 커패시터의 너비 및 높이는 상기 개별 커패시터의 커패시턴스에 따라 결정될 수 있다.
일 측면에 따르면, 상기 수평 어레이 일체형 구조를 갖는 커패시터의 너비 및 높이는 상기 수평 어레이 일체형 구조를 갖는 커패시터가 실장될 인쇄회로기판(Printed Circuit Board, PCB)의 크기에 따라 결정되고, 상기 유전체 시트의 두께는 상기 개별 커패시터의 커패시턴스에 따라 결정될 수 있다.
전술한 문제점을 해결하기 위한 본 발명의 다른 실시예에 따른 수평 어레이 일체형 구조를 갖는 전자부품의 제조방법은 N개의 금속 시트(sheet), 적어도 하나의 유전체 시트, 적어도 하나의 저항체 시트, 및 적어도 하나의 자성체 시트를 적층하여 적층구조체를 형성하는 단계 - 여기서, N은 4이상의 자연수이고, 상기 유전체 시트, 상기 저항체 시트, 및 상기 자성체 시트의 총 개수는 N-1개이고, 상기 적층구조체에서 각각의 금속 시트 사이에는 상기 유전체 시트, 상기 저항체 시트, 및 상기 자성체 시트 중 어느 하나가 적층됨 -, 상기 적층구조체를 미리 결정된 너비에 따라 커팅(cutting)하는 단계, 및 상기 커팅된 적층구조체를 미리 결정된 높이에 따라 커팅하는 단계를 포함한다.
일 측면에 따르면, 상기 적층구조체를 형성하는 단계는 현재 최상위층에 위치한 시트의 표면을 처리하고 상기 최상위층 시트의 위에 새로운 시트를 축적 및 압축하는 단계를 더 포함할 수 있다.
일 측면에 따르면, 상기 제조방법은 상기 전자부품을 눕힌 상태에서 기계적 평탄화(mechanical planarization) 단계를 더 포함할 수 있다.
일 측면에 따르면, 상기 너비 및 상기 높이는 상기 전자부품에 포함된 개별 커패시터의 커패시턴스, 개별 저항기(resistor)의 저항(resistance), 및 개별 인덕터의 인덕턴스에 따라 결정될 수 있다.
일 측면에 따르면, 상기 너비 및 상기 높이는 상기 전자부품이 실장될 인쇄회로기판(Printed Circuit Board, PCB)의 크기에 따라 결정되고, 상기 유전체 시트의 두께는 상기 전자부품에 포함된 개별 커패시터의 커패시턴스에 따라 결정되고, 상기 저항체 시트의 두께는 상기 전자부품에 포함된 개별 저항기의 저항에 따라 결정되고, 상기 자성체 시트의 두께는 상기 전자부품에 포함된 개별 인덕터의 인덕턴스에 따라 결정될 수 있다.
전술한 문제점을 해결하기 위한 본 발명의 다른 실시예에 따른 적어도 하나의 개별 커패시터, 적어도 하나의 개별 저항기, 및 적어도 하나의 개별 인덕터를 포함하는 수평 어레이 일체형 구조를 갖는 전자부품은 N개의 금속 시트(sheet), 적어도 하나의 유전체 시트, 적어도 하나의 저항체 시트, 및 적어도 하나의 자성체 시트가 수평 방향으로 배치되도록 구성된다 - 여기서, N은 4이상의 자연수이고, 상기 유전체 시트, 상기 저항체 시트, 및 상기 자성체 시트의 총 개수는 N-1개이고, 각각의 금속 시트 사이에는 상기 유전체 시트, 상기 저항체 시트, 및 사익 자성체 시트 중 어느 하나가 배치됨 -.
일 측면에 따르면, 상기 전자부품의 너비 및 높이는 상기 전자부품에 포함된 개별 커패시터의 커패시턴스, 개별 저항기(resistor)의 저항(resistance), 및 개별 인덕터의 인덕턴스에 따라 결정될 수 있다.
일 측면에 따르면, 상기 전자부품의 너비 및 높이는 상기 전자부품이 실장될 인쇄회로기판(Printed Circuit Board, PCB)의 크기에 따라 결정되고, 상기 유전체 시트의 두께는 상기 전자부품에 포함된 개별 커패시터의 커패시턴스에 따라 결정되고, 상기 저항체 시트의 두께는 상기 전자부품에 포함된 개별 저항기의 저항에 따라 결정되고, 상기 자성체 시트의 두께는 상기 전자부품에 포함된 개별 인덕터의 인덕턴스에 따라 결정될 수 있다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
전술한 본 발명의 실시예들에 따른 수평 어레이 일체형 구조를 갖는 커패시터 및 전자부품에 따르면, 적층, 커팅과 같은 간단한 제조방법에 의해 저비용으로 생산될 수 있으며, 수평 어레이 일체형 구조를 가지므로 하나의 소자에 다수의 개별 수동 소자를 형성할 수 있고, 따라서 커패시터 및 전자부품이 사용되는 전자회로의 면적과 인쇄회로기판(PCB)의 전체 면적을 줄일 수 있다.
또한 하나의 소자에서 다양한 연결을 통해 복수의 수동 소자의 직렬 또는 병렬 연결을 손쉽게 구현할 수 있고, 집적회로(IC) 칩과의 다양한 연결을 간단한 형태로 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터의 제조방법의 순서도이다.
도 2는 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터의 구조 및 제조방법을 설명하기 위한 예시도이다.
도 3은 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터에서 이용 가능한 커패시턴스를 설명하기 위한 예시도이다.
도 4는 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터를 이용하여 복수의 커패시터 연결 상태의 구현 예를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터가 집적회로(IC) 칩과 연결되는 방법을 설명하기 위한 예시도이다.
도 6은 본 발명의 다른 실시예에 따른 수평 어레이 일체형 전자부품의 제조방법의 순서도이다.
도 7은 본 발명의 다른 실시예에 따른 수평 어레이 일체형 전자부품의 구조 및 제조방법을 설명하기 위한 예시도이다.
도 8은 본 발명의 다른 실시예에 따른 수평 어레이 일체형 전자부품이 집적회로(IC) 칩과 연결되는 방법을 설명하기 위한 예시도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는 데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 본 발명이 속하는 기술분야에서 통상의 지식을 가진 사람이 본 발명을 쉽게 실시할 수 있도록 명확하고 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터의 제조방법의 순서도이고, 도 2는 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터의 구조 및 제조방법을 설명하기 위한 예시도이다.
도 1을 참조하면, 단계 S110은 N개의 금속 시트(sheet)(210)와 N-1개의 유전체 시트(230)를 서로 번갈아 적층하여 적층구조체를 형성하는 단계이다. 여기서, N은 3이상의 자연수이다. 금속 시트(210)는, 예를 들어, 금(Au), 은(Ag), 구리(Cu), 또는 알루미늄(Al)과 같은 전기 전도성이 있는 물질로 구성될 수 있다. 유전체 시트(230)는 커패시터의 유전체로 사용되는 공지된 모든 물질로 구성될 수 있다. 또한, 유전체 시트(230)는 금속 시트(210)를 아노다이징하면서 형성된 산화피막층일 수도 있다.
도 2의 (a)를 참조하면, 단계 S110에 의해 형성된 적층구조체는 금속 시트(210-1 내지 210-5)와 유전체 시트(230-1 내지 230-4)가 번갈아 적층되어 있다. 도 2에서는 예시로서 N = 5인 경우를 나타낸 것이다. 여기서 유전체 시트(230-1 내지 230-4)의 두께는 모두 동일하게 구성될 수 있고, 필요(예컨대, 원하는 커패시턴스(C), 인쇄회로기판(PCB)에서 차지하는 면적, 레이아웃(layout)의 편이성 등)에 따라 서로 상이하게 구성될 수도 있다.
단계 S110은 현재 최상층에 위치한 시트의 표면을 처리하고 그 위에 새로운 시트를 축적 및 압축하는 단계를 포함할 수 있다. 예를 들어, 도 2의 (a)를 참조하면, 금속 시트(210-3)가 현재 최상위층에 위치한 시트인 경우 금속 시트(210-3)의 상면을 표면 처리하고 그 위에 유전체 시트(230-3)를 축적한 후 압축할 수 있다. 이 과정을 통해 각 시트의 빈 공간 또는 이물질에 의한 커패시터의 성능 저하를 방지할 수 있다.
다음으로, 단계 S130은 적층구조체를 미리 결정된 너비(W)에 따라 커팅(cutting)하는 단계이다. 너비(W)는, 후술할 높이(H)와 함께, 커패시턴스(C)를 결정하기 위한 파라미터이다. 커패시턴스(C)는 유전체의 유전율(
Figure pat00001
) 및 전극의 넓이(A)에 비례하고, 전극 사이의 거리(d)에 반비례한다. 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터의 제조방법에 의하면 전술한 단계 S110에 의해 유전체의 유전율(
Figure pat00002
)과 전극 사이의 거리(d)가 정해지므로 원하는 커패시턴스(C)를 얻기 위해 필요한 전극의 넓이(A)(즉, 너비(W)Х높이(H))가 결정되어야 한다. 도 2의 (b)를 참조하면, 적층구조체를 미리 결정된 너비(W)에 따라 종방향으로 커팅하는 예시가 도시되어 있다.
다음으로, 단계 S150은 커팅된 적층구조체를 미리 결정된 높이(H)에 따라 커팅하는 단계이다. 상술한 바와 같이, 높이(H)는 커패시턴스(C)를 결정하기 위한 파라미터이다. 즉, 높이(H)는 원하는 커패시턴스(C)에 따라 결정될 수 있다. 도 2의 (c)를 참조하면, 단계 S130에서 미리 결정된 너비(W)만큼 커팅된 적층구조체를 미리 결정된 높이(H)에 따라 종방향으로 커팅하는 예시가 도시되어 있다.
한편, 상술한 방법과 달리 커패시터(200)의 크기를 미리 결정한 후 결정된 크기에 따른 유전체 시트를 선택함으로써 원하는 커패시턴스(C)를 얻을 수도 있다. 예를 들어, 표면 실장 디바이스(surface mounted device, SMD)에서 사용되는 크기(예컨대, 1005, 0603, 0402)에 따라 커패시터(200)의 크기를 결정한 후 원하는 커패시턴스(C)를 얻을 수 있는 유전율을 갖는 유전체 시트(230)를 선택할 수 있다.
도 2의 (d)를 참조하면, 상술한 단계 S110 내지 S150에 따라 제조된 커패시터를 눕혀놓은 모습이 도시되어 있다. 최종적으로 제조된 커패시터(200)는 금속 시트(210-1 내지 210-5)와 유전체 시트(230-1 내지 230-4)가 수평 방향으로 번갈아 배열된 어레이의 형태를 가지고, 복수의 커패시터가 하나의 몸체에 구성된 일체형 구조를 가진다.
단계 S150 이후 제조된 커패시터를 눕힌 상태에서 기계적 평탄화(mechanical planarization) 단계를 더 포함할 수 있다.
이상과 같이 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터는 적층, 커팅과 같은 간단한 제조방법에 의해 저비용으로 생산될 수 있으며, 수평 어레이 일체형 구조를 가지므로 하나의 소자에 다수의 커패시터를 형성할 수 있고, 따라서 커패시터가 사용되는 전자회로의 면적과 인쇄회로기판(PCB)의 전체 면적을 줄일 수 있다. 또한 도 3 내지 도 5를 참조하여 후술하는 바와 같이, 하나의 소자에서 다양한 연결을 통해 복수의 커패시터의 직렬 또는 병렬 연결을 손쉽게 구현할 수 있고, 집적회로(IC) 칩과의 다양한 연결을 간단한 형태로 구현할 수 있다.
도 3은 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터에서 이용 가능한 커패시턴스를 설명하기 위한 예시도이다.
본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터(200)는 N값에 따라 복수의 개별 커패시터를 포함할 수 있으며, 이러한 개별 커패시터가 직렬 또는 병렬 연결된 형태의 다양한 크기의 커패시턴스를 추가적인 도선 연결 없이 구현할 수 있다.
도 3을 참조하면, N = 5인 경우 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터(200)는 4개의 개별 커패시터(C1, C2, C3, C4)를 포함할 수 있다. 이때 개별 커패시터의 커패시턴스는 단계 S110에서 결정된 유전체 시트의 두께, 단계 S130에서 결정된 너비(W), 및 단계 S150에서 결정된 높이(H)에 따라 모두 동일할 수도 있으며, 서로 다를 수도 있다.
한편 개별 커패시터(C1, C2, C3, C4)뿐만 아니라 다양한 형태의 커패시턴스를 구현할 수 있다. 예를 들어, C5는 C1과 C2가 직렬 연결된 것과 동일한 커패시턴스를 가지고, C6는 C2와 C3가 직렬 연결된 것과 동일한 커패시턴스를 가지며, C7은 C3와 C4가 직렬 연결된 것과 동일한 커패시턴스를 가진다. 또한 C8은 C1, C2, C3가 직렬 연결된 것과 동일한 커패시턴스를 가지고, C9는 C2, C3, C4가 직렬 연결된 것과 동일한 커패시턴스를 가지며, C10은 C1, C2, C3, C4가 직렬 연결된 것과 동일한 커패시턴스를 가진다.
개별 커패시터(C1, C2, C3, C4)의 커패시턴스가 모두 동일한 경우 총 4개의 상이한 커패시턴스를 추가적인 도선 연결 없이 구현할 수 있고, 개별 커패시터(C1, C2, C3, C4)의 커패시턴스가 모두 상이한 경우 총 10개의 상이한 커패시턴스를 추가적인 도선 연결 없이 구현할 수 있다. N이 더 커진다면 더 많은 개수의 커패시턴스를 추가적인 도선 연결 없이 하나의 소자에서 구현할 수 있다.
도 4는 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터를 이용하여 복수의 커패시터 연결 상태의 구현 예를 나타낸 도면이다.
도 4는 일 예로서 N = 4인 경우 3개의 커패시터(C1, C2, C3)의 병렬 연결(a), 직렬 연결(b), 및 각 커패시터를 개별적으로 사용하는 경우(c)의 연결 상태를 나타낸 것이다. 도 4에 표시된 금속 시트(210) 간의 연결(검정색 원으로 표시됨)은 인쇄회로기판(PCB)에서 인쇄되는 형태로 구현될 수 있다. 도 4의 (a)와 같이 4개의 금속 시트 중 3개를 연결하면 3개의 커패시터(C1, C2, C3)가 병렬 연결된 것과 같은 커패시턴스(C = C1 + C2 + C3)를 얻을 수 있다. 또한 도 4의 (b)와 같이 양 끝의 금속 시트만을 이용하는 경우에는 3개의 커패시터(C1, C2, C3)가 직렬 연결된 것과 같은 커패시턴스(1/C = 1/C1 + 1/C2 + 1/C3)를 얻을 수 있다. 도 4의 (c)와 같이 3개의 커패시터(C1, C2, C3)를 개별적으로 사용할 수도 있다.
도 4와 같이 하나의 소자로 복수의 커패시터의 다양한 연결 상태를 구현할 수 있으므로 개별적인 단일의 커패시터를 사용하는 것보다 전자회로의 면적과 인쇄회로기판(PCB)의 전체 면적을 줄일 수 있다.
도 5는 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터가 집적회로(IC) 칩과 연결되는 방법을 설명하기 위한 예시도이다.
일반적인 표면 실장형의 커패시터를 사용하는 경우 도 5의 (a)와 같이 집적회로(IC) 칩 주변에 커패시터를 배치하고 인쇄 회로를 이용하여 집적회로(IC) 칩과 커패시터를 연결한다. 도 5에서는 간단한 예시로서 2개의 커패시터만을 나타내었으나 집적회로(IC) 칩에 따라서 훨씬 많은 수의 수동 소자들이 필요한 경우가 많으며 커패시터뿐만 아니라 저항이나 인덕터 또한 배치되어야 한다. 따라서 일반적인 표면 실장형의 단일 커패시터를 사용하면 전자회로의 면적이 커지고 인쇄회로기판(PCB)의 면적 또한 커져야 한다.
반면에 도 5의 (b)와 같이 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터(200)를 사용하는 경우 집적회로(IC) 칩 주변에 배치되어야 하는 소자의 수를 큰 폭으로 줄일 수 있다. 도 5에서, 설명의 편의를 위해 커패시터(200)의 크기가 더 크게 표현되어 있으나, 상술한 바와 같이 커패시터(200)는 널리 사용되는 표면 실장 디바이스(SMD)의 크기로 제조될 수 있다. 따라서 본 발명의 일 실시예에 따른 수평 어레이 일체형 커패시터(200)를 사용하면 전자회로의 면적 및 인쇄회로기판(PCB)의 면적을 획기적으로 줄일 수 있다.
도 6은 본 발명의 다른 실시예에 따른 수평 어레이 일체형 전자부품의 제조방법의 순서도이고, 도 7은 본 발명의 다른 실시예에 따른 수평 어레이 일체형 전자부품의 구조 및 제조방법을 설명하기 위한 예시도이다.
도 6을 참조하면, 단계 S610은 N개의 금속 시트(710), 적어도 하나의 유전체 시트(730), 적어도 하나의 저항체 시트(750), 및 적어도 하나의 자성체 시트(770)를 적층하여 적층구조체를 형성하는 단계이다. 여기서, N은 4이상의 자연수이고, 유전체 시트(730), 저항체 시트(750), 및 자성체 시트(770)의 총 개수는 N-1개이고, 적층구조체에서 각각의 금속 시트(710) 사이에는 유전체 시트(730), 저항체 시트(750), 및 자성체 시트(770) 중 어느 하나가 적층된다. 금속 시트(210)는 전기 전도성이 있는 물질로 구성될 수 있다.
도 7의 (a)를 참조하면, 단계 S610에 의해 형성된 적층구조체는 각각의 금속 시트(710-1 내지 710-4) 사이에 유전체 시트(730), 저항체 시트(750), 및 자성체 시트(770)가 적층되어 있다. 도 7에서는 예시로서 N = 4인 경우를 나타낸 것이고, 필요에 따라 유전체 시트(730), 저항체 시트(750), 및 자성체 시트(770)의 순서는 서로 변경될 수 있다. 여기서, 유전체 시트(730), 저항체 시트(750), 및 자성체 시트(770)의 두께는 필요에 따라 모두 동일하게 또는 상이하게 구성될 수 있다.
단계 S610은 현재 최상층에 위치한 시트의 표면을 처리하고 그 위에 새로운 시트를 축적 및 압축하는 단계를 포함할 수 있다. 예를 들어, 도 7의 (a)를 참조하면, 금속 시트(710-3)가 현재 최상위층에 위치한 시트인 경우 금속 시트(710-3)의 상면을 표면 처리하고 그 위에 자성체 시트(770)를 축적한 후 압축할 수 있다. 이 과정을 통해 각 시트의 빈 공간 또는 이물질에 의한 전자부품(700)의 성능 저하를 방지할 수 있다.
다음으로, 단계 S630은 적층구조체를 미리 결정된 너비(W)에 따라 커팅(cutting)하는 단계이다. 너비(W)는, 후술한 높이(H)와 함께, 전자부품(700)에 포함된 커패시턴스(C), 저항(R), 인덕턴스(L)를 결정하기 위한 파라미터이다. 도 7의 (b)를 참조하면, 적층구조체를 미리 결정된 너비(W)에 따라 종방향으로 커팅하는 예시가 도시되어 있다.
다음으로, 단계 S750은 커팅된 적층구조체를 미리 결정된 높이(H)에 따라 커팅하는 단계이다. 상술한 바와 같이, 높이(H)는 전자부품에 포함된 커패시턴스(C), 저항(R), 인덕턴스(L)를 결정하기 위한 파라미터이다. 도 7의 (c)를 참조하면, 단계 S730에서 미리 결정된 너비(W)만큼 커팅된 적층구조체를 미리 결정된 높이(H)에 따라 종방향으로 커팅하는 예시가 도시되어 있다.
한편, 상술한 방법과 달리 전자부품(700)의 크기를 미리 결정한 후 결정된 크기에 따른 유전체 시트를 선택함으로써 원하는 커패시턴스(C), 저항(R), 인덕턴스(L)를 얻을 수도 있다. 예를 들어, 표면 실장 디바이스(surface mounted device, SMD)에서 사용되는 크기(예컨대, 1005, 0603, 0402)에 따라 전자부품(700)의 크기를 결정한 후 원하는 커패시턴스(C), 저항(R), 인덕턴스(L)를 얻을 수 있는 유전체 시트(730), 저항체 시트(750), 자성체 시트(770)를 선택할 수 있다.
도 7의 (d)를 참조하면, 상술한 단계 S710 내지 S750에 따라 제조된 전자부품을 눕혀놓은 모습이 도시되어 있다. 최종적으로 제조된 전자부품(700)은 금속 시트(710-1 내지 710-4)와 유전체 시트(730), 저항체 시트(750), 자성체 시트(770)이 수평 방향으로 번갈아 배열된 어레이의 형태를 가지고, 커패시터, 저항, 인덕터가 하나의 몸체에 구성된 일체형 구조를 가진다.
단계 S750 이후 제조된 전자부품(700)을 눕힌 상태에서 기계적 평탄화 단계를 더 포함할 수 있다.
이상과 같이 본 발명의 다른 실시예에 따른 수평 어레이 일체형 전자부품은 적층, 커팅과 같은 간단한 제조방법에 의해 저비용으로 생산될 수 있으며, 수평 어레이 일체형 구조를 가지므로 하나의 소자에 커패시터, 저항, 인덕터를 모두 포함할 수 있고, 따라서 전자부품(700)이 사용되는 전자회로의 면적과 인쇄회로기판(PCB)의 전체 면적을 줄일 수 있다.
도 8은 본 발명의 다른 실시예에 따른 수평 어레이 일체형 전자부품이 집적회로(IC) 칩과 연결되는 방법을 설명하기 위한 예시도이다.
일반적인 표면 실장형의 수동 소자를 사용하는 경우 도 8의 (a)와 같이 집적회로(IC) 칩 주변에 수동 소자를 배치하고 인쇄 회로를 이용하여 집적회로(IC) 칩과 수동 소자를 연결한다. 따라서 일반적인 표면 실장형의 수동 소자를 사용하면 전자회로의 면적이 커지고 인쇄회로기판(PCB)의 면적 또한 커져야 한다.
반면에 도 8의 (b)와 같이 본 발명의 다른 실시예에 따른 수평 어레이 일체형 전자부품(700)을 사용하는 경우 집적회로(IC) 칩 주변에 배치되어야 하는 소자의 수를 큰 폭으로 줄일 수 있고, 따라서 전자회로의 면적 및 인쇄회로기판(PCB)의 면적을 획기적으로 줄일 수 있다.
이상에서 도면 및 실시예를 참조하여 설명하였지만, 본 발명의 보호범위가 상기 도면 또는 실시예에 의해 한정되는 것을 의미하지는 않으며 해당 기술 분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
200: 수평 어레이 일체형 커패시터
210: 금속 시트
230: 유전체 시트
700: 수평 어레이 일체형 전자부품
710: 금속 시트
730: 유전체 시트
750: 저항체 시트
770: 자성체 시트

Claims (16)

  1. N개의 금속 시트(sheet)와 N-1개의 유전체 시트를 서로 번갈아 적층하여 적층구조체를 형성하는 단계 - 여기서, N은 3이상의 자연수임 -;
    상기 적층구조체를 미리 결정된 너비에 따라 커팅(cutting)하는 단계; 및
    상기 커팅된 적층구조체를 미리 결정된 높이에 따라 커팅하는 단계를 포함하는, 수평 어레이 일체형 구조를 갖는 커패시터의 제조방법.
  2. 제1항에 있어서,
    상기 적층구조체를 형성하는 단계는
    현재 최상위층에 위치한 시트의 표면을 처리하고 상기 최상위층 시트의 위에 새로운 시트를 축적 및 압축하는 단계를 더 포함하는, 수평 어레이 일체형 구조를 갖는 커패시터의 제조방법.
  3. 제1항에 있어서,
    상기 커패시터를 눕힌 상태에서 기계적 평탄화(mechanical planarization) 단계를 더 포함하는, 수평 어레이 일체형 구조를 갖는 커패시터의 제조방법.
  4. 제1항에 있어서,
    상기 너비 및 상기 높이는 상기 커패시터에 포함된 개별 커패시터의 커패시턴스에 따라 결정되는, 수평 어레이 일체형 구조를 갖는 커패시터의 제조방법.
  5. 제1항에 있어서,
    상기 너비 및 상기 높이는 상기 커패시터가 실장될 인쇄회로기판(Printed Circuit Board, PCB)의 크기에 따라 결정되고,
    상기 유전체 시트의 두께는 상기 커패시터에 포함된 개별 커패시터의 커패시턴스에 따라 결정되는, 커패시터의 제조방법.
  6. 복수의 개별 커패시터를 포함하는 수평 어레이 일체형 구조를 갖는 커패시터에 있어서,
    N개의 금속 시트(sheet)와 N-1개의 유전체 시트가 수평 방향으로 서로 번갈아 배치되도록 구성되는 - 여기서, N은 3이상의 자연수임 -, 수평 어레이 일체형 구조를 갖는 커패시터.
  7. 제6항에 있어서,
    상기 수평 어레이 일체형 구조를 갖는 커패시터의 너비 및 높이는 상기 개별 커패시터의 커패시턴스에 따라 결정되는, 수평 어레이 일체형 구조를 갖는 커패시터.
  8. 제6항에 있어서,
    상기 수평 어레이 일체형 구조를 갖는 커패시터의 너비 및 높이는 상기 수평 어레이 일체형 구조를 갖는 커패시터가 실장될 인쇄회로기판(Printed Circuit Board, PCB)의 크기에 따라 결정되고,
    상기 유전체 시트의 두께는 상기 개별 커패시터의 커패시턴스에 따라 결정되는, 수평 어레이 일체형 구조를 갖는 커패시터.
  9. N개의 금속 시트(sheet), 적어도 하나의 유전체 시트, 적어도 하나의 저항체 시트, 및 적어도 하나의 자성체 시트를 적층하여 적층구조체를 형성하는 단계 - 여기서, N은 4이상의 자연수이고, 상기 유전체 시트, 상기 저항체 시트, 및 상기 자성체 시트의 총 개수는 N-1개이고, 상기 적층구조체에서 각각의 금속 시트 사이에는 상기 유전체 시트, 상기 저항체 시트, 및 상기 자성체 시트 중 어느 하나가 적층됨 -;
    상기 적층구조체를 미리 결정된 너비에 따라 커팅(cutting)하는 단계; 및
    상기 커팅된 적층구조체를 미리 결정된 높이에 따라 커팅하는 단계를 포함하는, 수평 어레이 일체형 구조를 갖는 전자부품의 제조방법.
  10. 제9항에 있어서,
    상기 적층구조체를 형성하는 단계는
    현재 최상위층에 위치한 시트의 표면을 처리하고 상기 최상위층 시트의 위에 새로운 시트를 축적 및 압축하는 단계를 더 포함하는, 수평 어레이 일체형 구조를 갖는 전자부품의 제조방법.
  11. 제9항에 있어서,
    상기 전자부품을 눕힌 상태에서 기계적 평탄화(mechanical planarization) 단계를 더 포함하는, 수평 어레이 일체형 구조를 갖는 전자부품의 제조방법.
  12. 제9항에 있어서,
    상기 너비 및 상기 높이는 상기 전자부품에 포함된 개별 커패시터의 커패시턴스, 개별 저항기(resistor)의 저항(resistance), 및 개별 인덕터의 인덕턴스에 따라 결정되는, 수평 어레이 일체형 구조를 갖는 전자부품의 제조방법.
  13. 제9항에 있어서,
    상기 너비 및 상기 높이는 상기 전자부품이 실장될 인쇄회로기판(Printed Circuit Board, PCB)의 크기에 따라 결정되고,
    상기 유전체 시트의 두께는 상기 전자부품에 포함된 개별 커패시터의 커패시턴스에 따라 결정되고,
    상기 저항체 시트의 두께는 상기 전자부품에 포함된 개별 저항기의 저항에 따라 결정되고,
    상기 자성체 시트의 두께는 상기 전자부품에 포함된 개별 인덕터의 인덕턴스에 따라 결정되는, 수평 어레이 일체형 구조를 갖는 전자부품의 제조방법.
  14. 적어도 하나의 개별 커패시터, 적어도 하나의 개별 저항기, 및 적어도 하나의 개별 인덕터를 포함하는 수평 어레이 일체형 구조를 갖는 전자부품에 있어서,
    N개의 금속 시트(sheet), 적어도 하나의 유전체 시트, 적어도 하나의 저항체 시트, 및 적어도 하나의 자성체 시트가 수평 방향으로 배치되도록 구성되는 - 여기서, N은 4이상의 자연수이고, 상기 유전체 시트, 상기 저항체 시트, 및 상기 자성체 시트의 총 개수는 N-1개이고, 각각의 금속 시트 사이에는 상기 유전체 시트, 상기 저항체 시트, 및 사익 자성체 시트 중 어느 하나가 배치됨 -, 수평 어레이 일체형 구조를 갖는 전자부품.
  15. 제14항에 있어서,
    상기 전자부품의 너비 및 높이는 상기 전자부품에 포함된 개별 커패시터의 커패시턴스, 개별 저항기(resistor)의 저항(resistance), 및 개별 인덕터의 인덕턴스에 따라 결정되는, 수평 어레이 일체형 구조를 갖는 전자부품.
  16. 제14항에 있어서,
    상기 전자부품의 너비 및 높이는 상기 전자부품이 실장될 인쇄회로기판(Printed Circuit Board, PCB)의 크기에 따라 결정되고,
    상기 유전체 시트의 두께는 상기 전자부품에 포함된 개별 커패시터의 커패시턴스에 따라 결정되고,
    상기 저항체 시트의 두께는 상기 전자부품에 포함된 개별 저항기의 저항에 따라 결정되고,
    상기 자성체 시트의 두께는 상기 전자부품에 포함된 개별 인덕터의 인덕턴스에 따라 결정되는, 수평 어레이 일체형 구조를 갖는 전자부품.
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