KR20110128554A - 적층형 인덕터 - Google Patents
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Abstract
본 발명은 적층형 인덕터에 관한 것으로, 본 발명에 따른 적층형 인덕터는 복수의 시트가 적층된 인덕터 본체; 상기 각 시트에 형성된 도체 패턴과 도전성 비아로 형성된 코일부; 상기 코일부의 일단에 형성되며, 상기 인덕터 본체를 관통하여 상기 코일부의 외측에 형성되는 제1 인출 비아; 상기 코일부의 타단에 형성되며, 상기 제1 인출 비아와 동일한 방향으로 인출되는 제2 인출 비아; 및 상기 인덕터 본체의 일면에 형성되며, 상기 제1 및 제2 인출 비아와 전기적으로 연결되는 제1 및 제2 외부 단자;를 포함한다.
Description
본 발명은 적층형 인덕터에 관한 것으로, 보다 구체적으로는 우수한 전기적 특성을 갖는 적층형 인덕터에 관한 것이다.
인덕터는 저항, 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로, 노이즈(noise)를 제거하거나 LC 공진 회로를 이루는 부품으로 사용된다. 이러한 인덕터는 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조될 수 있고, 자성체층 또는 유전체층에 내부 전극을 인쇄한 후 적층하여 제조될 수도 있다.
인덕터는 구조에 따라서 적층형, 권선형, 박막형 등 여러 가지로 분류할 수 있는데, 이 중에서도 적층형이 널리 보급되어 가고 있는 추세이다. 적층형 인덕터는 다수의 (페라이트 또는 저율전율의 유전체로 이루어진) 세라믹 시트들이 적층된 적층체 형태로 제조된다. 세라믹 시트 상에는 코일 형태의 금속 패턴이 형성되어 있는데, 각의 세라믹 시트 상에 형성된 코일 형태의 금속 패턴은 각 세라믹 시트에 형성된 도전성 비아에 의해 순차적으로 접속되고, 적층방향에 따라 중첩되어 나선구조를 갖는 코일을 이룬다. 상기 코일의 양단은 적층체의 외부면에 인출되어 외부단자와 접속된다.
세라믹 시트 상에 형성되는 금속 패턴은 스크린 프린팅 등의 인쇄 방법을 사용하여 형성될 수 있다. 금속 패턴을 형성하기 위해 사용되는 도전성 물질은 통상적으로 유기 용제 등이 포함된 도전성 페이스트 상태를 이룬다.
이러한 적층형 인덕터는 칩 형태의 별개 부품으로 제조될 수도 있고, 기판에 내장된 상태로 다른 모듈과 함께 형성될 수도 있다.
최근에는 적층형 인덕터를 제조하기 위해 저온 동시소성 세라믹(Low Temperature Cofired Ceramic: LTCC) 기술을 이용하여 저온 소성용 세라믹 시트를 적층하고, 그 위에 인쇄된 전극 패턴을 800 내지 900℃의 온도에서 동시에 소성한다. 이와 같은 적층물의 소성 처리 후에는 외부 단자를 형성하여 적층형 인덕터를 제조한다. 제조된 적층형 인덕터는 제품 사양에서 정하고 있는 인덕턴스 스팩 및 전기저항 스펙에 적합하여야한다. 또한, 적층형 인덕터의 크기도 제품 사양에서 정하고 있는 스펙을 만족하여야 한다. 일반적으로 외부 단자는 적층체의 외부면 전체에 형성되고, 외부 단자가 차지하는 면적에 따라 인덕터의 내부 면적이 감소하게 된다.
본 발명의 목적은 우수한 전기적 특성을 갖는 적층형 인덕터를 제공하는 것이다.
상기 과제를 해결하기 위하여 본 발명의 일 실시형태는 복수의 시트가 적층된 인덕터 본체; 상기 각 시트에 형성된 도체 패턴과 도전성 비아로 형성된 코일부; 상기 코일부의 일단에 형성되며, 상기 인덕터 본체를 관통하여 상기 코일부의 외측에 형성되는 제1 인출 비아; 상기 코일부의 타단에 형성되며, 상기 제1 인출 비아와 동일한 방향으로 인출되는 제2 인출 비아; 및 상기 인덕터 본체의 일면에 형성되며, 상기 제1 및 제2 인출 비아와 전기적으로 연결되는 제1 및 제2 외부 단자;를 포함하는 적층형 인덕터를 제공한다.
상기 복수의 시트는 자성체를 포함할 수 있다.
상기 복수의 시트는 유전체를 포함할 수 있다.
상기 제1 인출 비아 및 제2 인출 비아는 코일부의 주회방향으로 인출된 것일 수 있다.
상기 제1 인출 비아 및 제2 인출 비아는 상기 인덕터 본체의 일면에 대하여 서로 대각선 방향으로 인출된 것일 수 있다.
상기 제1 인출 비아 및 제2 인출 비아는 상기 인덕터 본체의 일면에 대하여 서로 직선방향으로 인출된 것일 수 있다.
상기 제1 인출 비아 및 제2 인출 비아는 코일부 주회방향의 수직방향으로 인출된 것일 수 있다.
상기 도전성 비아, 상기 제1 인출 비아 및 상기 제2 인출 비아는 Ag, Ag-Pd, Ni 또는 Cu를 포함할 수 있다.
본 실시형태에 따른 적층형 인덕터는 인덕터 본체의 상면에 외부 단자가 형성되지 않아, 커버층의 두께(T)가 커질 수 있다. 이에 따라, 직류 중첩 특성이 완화될 수 있다.
또한, 인덕터 본체의 측면에 외부 단자가 형성되지 않아 인덕터 본체 측면 두께(L)를 확보할 수 있고, 코일부의 내부 면적이 증가되어 인덕턴스 값을 증대시킬 수 있다.
또한, 인덕터 본체의 동일면에 형성된 제1 및 제2 외부 단자에 의하여 용이하게 표면 실장을 수행할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 적층형 인덕터를 나타내는 개략적인 사시도 및 단면도이다.
도 2는 도 1에 도시된 적층형 인덕터를 나타내는 분해 사시도이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 적층형 인덕터를 나타내는 개략적인 사시도 및 단면도이다.
도 4는 도 3에 도시된 적층형 인덕터를 나타내는 분해 사시도이다.
도 2는 도 1에 도시된 적층형 인덕터를 나타내는 분해 사시도이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 적층형 인덕터를 나타내는 개략적인 사시도 및 단면도이다.
도 4는 도 3에 도시된 적층형 인덕터를 나타내는 분해 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 적층형 인덕터를 나타내는 개략적인 사시도 및 단면도이다. 도 2는 도 1에 도시된 적층형 인덕터를 나타내는 분해 사시도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 적층형 인덕터는 복수의 시트가 적층된 인덕터 본체(10), 상기 인덕터 본체의 일면에 형성된 제1 및 제2 외부 전극(30a, 30b)을 포함한다.
상기 인덕터 본체(10)는 도 2에 도시된 바와 같이, 복수의 시트(11a, 11b)가 적층되어 이루어진다. 인덕터 본체(10)의 상면 및 하면의 최외곽에 형성되는 커버 시트(11a)는 코일부(C)를 형성하는 도체 패턴(12)이 형성되지 않은 층으로, 필요한 두께에 따라 복수 개의 시트로 구성될 수 있다.
상기 각 시트(11a, 11b)은 페라이트 분말 등의 자성체 분말 또는 유전체 분말, 바인더, 가소제 등의 원료를 혼합하고, 볼 밀에 의해 분쇄 혼합하여 제조된 슬러리 상의 조성물로 형성될 수 있다.
복수의 시트 중 커버 시트를 구성하지 않는 시트(11b)의 일면에는 도체 패턴(12)이 형성되고, 상기 시트에는 그 두께 방향으로 관통하여 도전성 비아(V)가 형성된다. 각 세라믹 층에 형성된 도체 패턴(12)의 일단은 인접하는 시트에 형성된 도전성 비아(V)와 접촉된다.
각 시트에 형성된 도체 패턴(12)은 도전성 비아(V)에 의해 접속되어 주회하는 코일부(C)를 형성한다.
상기 코일부(C)를 형성하는 시트(11b)의 개수는 적층형 인덕터에 요구되는 인덕턴스 등의 전기특성에 따라서 결정될 수 있다.
상기 코일부(C)의 양단은 제1 및 제2 인출 비아(20a, 20b)에 의하여 외부로 인출되어 제1 및 제2 외부 단자(30a, 30b)와 전기적으로 연결된다.
코일부(C)의 일단에 형성되는 제1 인출 비아(20a)는 인덕터 본체를 관통하여 코일부의 외측에 형성되며, 인덕터 본체의 일면으로 인출된다. 이때, 도체 패턴(12)은 상기 제1 인출 비아의 형성을 위하여 그 형상이 적절히 변경될 수 있다.
코일부(C)의 타단에 형성되는 제2 인출 비아(20b)는 상기 제1 인출 비아(20a)와 동일한 방향으로 인출된다. 이에 따라, 제1 및 제2 외부 단자(30a, 30b)는 인덕터 본체의 동일면에 형성되어, 제1 및 제2 인출 비아(20a, 20b)와 전기적으로 연결될 수 있다.
본 실시형태에서, 상기 제1 및 제2 인출 비아는 최외곽의 시트(11a)에 대하여 서로 대각선 방향으로 인출되어 있다.
상기 도체 패턴(12)은 예를 들면, 후막인쇄, 도포, 증착, 스퍼터링 등의 방법으로 형성될 수 있다. 또한, 상기 도전성 비아(V) 및 제1 및 제2 인출비아(20a, 20b)는 세라믹 층에 관통 구멍을 형성한 후, 그 관통 구멍에 도전성 페이스트 등을 충전함으로써 형성될 수 있다. 상기 도전성 페이스트는 Ag, Ag-Pd, Ni, Cu 등의 금속을 포함할 수 있다.
제1 및 제2 외부 단자(30a, 30b)는 인덕터 본체의 일면에 형성되는 것으로, 이하, 제1 및 제2 외부 단자(30a, 30b)가 형성된 인덕터 본체의 일면을 하면이라 한다.
상기 제1 및 제2 외부단자(30a, 30b)는 도전성 페이스트에 적층체를 침지하는 방법, 인쇄 방법, 증착, 스퍼터링 등에 의해 형성될 수 있다. 상기 도전성 페이스트는 Ag, Ag-Pd, Ni, Cu 등의 금속을 포함할 수 있다. 또한, 상기 제1 및 제2 외부단자의 표면에는 Ni 도금층 및 Sn 도금층이 형성될 수 있다.
종래에는 적층형 인덕터가 인덕터 본체의 하면, 상면 및 측면에 외부 단자가 형성되는 구조로 제작되었다. 코일부를 형성하는 도체 패턴이 인덕터 본체의 양 측면으로 인출되고, 상기 인출된 도체 패턴과 접속되도록 외부 단자는 인덕터 본체의 양측면, 상면 및 하면에 형성되었다.
그러나, 본 실시형태에 따른 적층형 인덕터는 외부 단자가 인덕터 본체의 일면에만 형성되어 있다. 적층형 인덕터가 규격된 크기에 맞게 제작되는 경우, 종래의 적층형 인덕터에 비하여, 본 실시형태에 따른 적층형 인덕터는 외부 단자가 차지하는 면적이 줄어들고, 인덕터 본체가 차지하는 면적은 증가한다.
본 실시형태에 따른 적층형 인덕터는 인덕터 본체의 상면에 외부 단자가 형성되지 않아, 복수 개의 커버 시트로 이루어진 커버층의 두께(T)가 커질 수 있다. 이에 따라, 직류 중첩 특성이 완화될 수 있다. 또한, 인덕터 본체의 측면에 외부 단자가 형성되지 않아 인덕터 본체 측면 두께(L)를 확보할 수 있고, 코일부의 내부 면적이 증가되어 인덕턴스 값을 증대시킬 수 있다.
또한, 인덕터 본체의 동일면에 형성된 제1 및 제2 외부 단자에 의하여 용이하게 표면 실장을 수행할 수 있다.
본 실시형태에 따른 적층형 인덕터는 인덕터 본체의 일면에만 외부 단자를 형성하고, 상기 외부 단자와 전기적으로 연결되도록 코일부 양단에 형성되는 인출 비아의 구조를 개선한 것이다. 즉, 제1 및 제2 인출비아는 인덕터 본체의 동일면으로 인출되도록 형성되는 것이면 특별히 제한되지 않는다.
본 실시형태에서, 상기 제1 및 제2 인출비아(20a, 20b)는 코일부(C)의 주회방향으로 인출되었다.
그러나, 이에 제한되지 않고, 코일부 주회방향의 수직방향, 즉 인덕터 본체의 측면으로 인출될 수 있다. 이때, 제1 인출비아 및 제2 인출비아는 코일부 주회방향의 수직방향으로 인출되기 위하여 적절히 형상이 변경될 수 있다. 즉, 제1 및 제2 인출비아는 코일부 주회방향에서 그 수직방향으로 구부러진 형상을 가질 수 있다. 이러한 경우 인덕터 본체의 측면이 표면 실장 면으로 제공될 수 있다.
도 3a, 도 3b 및 도 4는 본 발명의 다른 실시예에 따른 적층형 인덕터를 나타낸다. 도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 적층형 인덕터를 나타내는 개략적인 사시도 및 단면도이다. 도 4는 도 3에 도시된 적층형 인덕터를 나타내는 분해 사시도이다. 상술한 실시예와 다른 구성요소를 중심으로 설명하며, 동일한 구성요소에 대한 자세한 설명은 생략한다.
도 3a, 도 3b 및 도 4를 참조하면, 본 실시예에 따른 적층형 인덕터는 복수개의 시트가 적층된 인덕터 본체(10), 상기 인덕터 본체의 동일면에 형성된 제1 및 제2 외부 전극(30a, 30b)을 포함한다.
각 시트에 형성된 도체 패턴(12)은 도전성 비아(V)에 의해 접속되어 주회하는 코일부(C)를 형성한다.
상기 코일부(C)의 양단은 제1 및 제2 인출 비아(20a, 20b)에 의하여 외부로 인출되어 제1 및 제2 외부 단자(30a, 30b)와 전기적으로 연결된다.
코일부(C)의 일단에 형성되는 제1 인출 비아(20a)는 인덕터 본체를 관통하여 코일부의 외측에 형성되면, 상기 인덕터 본체의 일면으로 인출된다.
코일부(C)의 타단에 형성되는 제2 인출 비아(20b)는 상기 제1 인출 비아(20a)와 동일한 방향으로 인출되어, 상기 제1 인출비아(20a)가 인출된 상기 인덕터 본체의 일면으로 인출된다. 이에 따라, 제1 및 제2 외부 단자(30a, 30b)는 인덕터 본체의 동일면에 형성되어, 제1 및 제2 인출 비아(20a, 20b)와 전기적으로 연결될 수 있다.
본 실시형태에서, 상기 제1 및 제2 인출 비아는 최외곽의 시트(11a)에 대하여 서로 직선 방향으로 인출되어 있다.
이때, 도체 패턴(12)은 상기 제1 인출 비아(20a)의 형성을 위하여 그 형상이 적절히 변경될 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 인덕터 본체 11a, 11b: 시트
12: 도체 패턴 V: 도전성 비아
20a, 20b: 제1 및 제2 인출 비아 30a, 30b: 제1 및 제2 외부 단자
12: 도체 패턴 V: 도전성 비아
20a, 20b: 제1 및 제2 인출 비아 30a, 30b: 제1 및 제2 외부 단자
Claims (8)
- 복수의 시트가 적층된 인덕터 본체;
상기 각 시트에 형성된 도체 패턴과 도전성 비아로 형성된 코일부;
상기 코일부의 일단에 형성되며, 상기 인덕터 본체를 관통하여 상기 코일부의 외측에 형성되는 제1 인출 비아;
상기 코일부의 타단에 형성되며, 상기 제1 인출 비아와 동일한 방향으로 인출되는 제2 인출 비아; 및
상기 인덕터 본체의 일면에 형성되며, 상기 제1 및 제2 인출 비아와 전기적으로 연결되는 제1 및 제2 외부 단자;
를 포함하는 적층형 인덕터.
- 제1항에 있어서,
상기 복수의 시트는 자성체를 포함하는 것을 특징으로 하는 적층형 인덕터.
- 제1항에 있어서,
상기 복수의 시트는 유전체를 포함하는 것을 특징으로 하는 적층형 인덕터.
- 제1항에 있어서,
상기 제1 인출 비아 및 제2 인출 비아는 코일부의 주회방향으로 인출된 것을 특징으로 하는 적층형 인덕터.
- 제1항에 있어서,
상기 제1 인출 비아 및 제2 인출 비아는 상기 인덕터 본체의 일면에 대하여 서로 대각선 방향으로 인출된 것을 특징으로 하는 적층형 인덕터.
- 제1항에 있어서,
상기 제1 인출 비아 및 제2 인출 비아는 상기 인덕터 본체의 일면에 대하여 서로 직선방향으로 인출된 것을 특징으로 하는 적층형 인덕터.
- 제1항에 있어서,
상기 제1 인출 비아 및 제2 인출 비아는 코일부 주회방향의 수직방향으로 인출된 것을 특징으로 하는 적층형 인덕터.
- 제1항에 있어서,
상기 도전성 비아, 상기 제1 인출 비아 및 상기 제2 인출 비아는 Ag, Ag-Pd, Ni 또는 Cu를 포함하는 것을 특징으로 하는 적층형 인덕터.
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