JP2015062244A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】内部電極間ショート及び剥離不良を改善するとともに、電圧印加時に発生するアコースティックノイズを低減する積層セラミック電子部品を提供する。【解決手段】複数の第１内部電極１２１と、複数の第２内部電極１２２と、第１及び第２外部電極と、セラミック本体１１０の第１側面、第１端面及び第２端面に形成される絶縁層と、を含む。複数の第１内部電極及び第２内部電極の第２側面との離隔距離は異なり、複数の第１及び第２内部電極のうち３個以上が一つのブロックを形成し、ブロックが繰り返し積層され、各ブロックを形成する第１および第２内部電極の幅は最外側から内部に向かって増加して減少し、互いに隣接するブロックの境界では同一幅の内部電極が隣接しており、複数の第１及び第２内部電極のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．７６≰Ｔ２／Ｔ１≰０．９７を満たす。【選択図】図３

Description

本発明は、内部電極間ショート及び剥離不良を改善するとともに、電圧印加時に積層セラミック電子部品によって発生するアコースティックノイズを低減させることができる積層セラミック電子部品に関する。

セラミック材料を用いる電子部品には、キャパシタ、インダクター、圧電素子、バリスタまたはサーミスタなどがある。

このようなセラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は小型、且つ高容量が保障され、実装が容易であるという長所がある。

このような積層セラミックキャパシタはコンピューター、個人携帯用端末機（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）または携帯電話など、様々な電子製品の回路基板に装着され、電気を充電または放電させる重要な役割をするチップ状のコンデンサーであり、用いられる用途及び容量によって多様なサイズと積層形態を有する。

特に、最近では、電子製品の小型化に伴って、このような電子製品に用いられる積層セラミックキャパシタも超小型化及び超高容量化が要求されている。

そこで、製品の超小型化のために誘電体層及び内部電極を薄くし、超高容量化のために多数の誘電体層を積層した積層セラミックキャパシタが製造されている。

その中に、外部電極が全て下面に位置する積層セラミックキャパシタがあり、このような構造の積層セラミックキャパシタは、実装密度及び容量に優れ、ＥＳＬが低いという長所を有するが、セラミック本体の切断時における切断ストレスにより対向する内部電極の位置ずれ現象による内部電極間のショート不良が発生しやすいという短所がある。

また、高容量積層セラミックキャパシタを具現するために積層数が増加するにつれ、内部電極が形成されない領域と形成された領域間の段差による剥離不良が発生するという問題がある。

日本公開特許２００４−０２２８５９

本発明は、内部電極間ショート及び剥離不良を改善するとともに、電圧印加時に積層セラミック電子部品によって発生するアコースティックノイズを低減させることができる積層セラミック電子部品に関する。

本発明の一形態は、誘電体層を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、上記セラミック本体の内部に形成され、容量を形成するための重畳領域を有し、上記第１側面、第１端面及び第２端面に露出した容量部と上記容量部から上記第１側面に露出するように延長形成された第１リード部を有し、上記第２側面と一定距離離隔された複数の第１内部電極と、上記誘電体層を介して上記第１内部電極と交互に積層され、上記第１内部電極と絶縁され、且つ上記容量部から第１側面に露出するように延長形成された第２リード部を有し、上記第２側面と一定距離離隔された複数の第２内部電極と、上記第１リード部及び第２リード部とそれぞれ連結されて形成される第１及び第２外部電極と、上記セラミック本体の第１側面、第１端面及び第２端面に形成される絶縁層と、を含み、上記複数の第１内部電極及び第２内部電極の上記第２側面との離隔距離は異なり、上記複数の第１及び第２内部電極のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．７６≦Ｔ２／Ｔ１≦０．９７を満たす、積層セラミック電子部品を提供する。

上記複数の第１及び第２内部電極のうち３個以上が一つのブロックを形成し、上記ブロックが繰り返し積層されることができる。
各ブロックを形成する第１および第２内部電極の幅は最外側から内部に向かって増加して減少し、互いに隣接するブロックの境界では同一幅の内部電極が隣接している。

上記ブロックのそれぞれは、内部の第１及び第２内部電極パターンが同じ形状で配置されることができる。

上記ブロックの個数は５個以上であることができる

上記複数の第１及び第２内部電極のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．８５≦Ｔ２／Ｔ１≦０．９０を満たすことができる。

上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。

上記第１外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されることができる。

上記第２外部電極は上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されることができる。

上記絶縁層はエポキシ、耐熱性高分子、ガラス及びセラミックからなる群より選ばれる一つ以上を含むことができる。

上記絶縁層は、上記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより小さく形成されることができる。

本発明の他の形態は、誘電体層を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、上記セラミック本体の内部に形成され、容量を形成するための重畳領域を有し、上記第１側面、第１端面及び第２端面に露出した容量部と上記容量部から上記第１側面に露出するように延長形成された第１リード部を有し、上記第２側面と一定距離離隔された複数の第１内部電極と、上記誘電体層を介して上記第１内部電極と交互に積層され、上記第１内部電極と絶縁され、且つ上記容量部から第１側面に露出するように延長形成された第２リード部を有し、上記第２側面と一定距離離隔された複数の第２内部電極と、上記第１リード部及び第２リード部とそれぞれ連結されて形成される第１及び第２外部電極と、上記セラミック本体の第１側面、第１端面及び第２端面に形成される絶縁層と、を含み、上記第１リード部及び第２リード部の上記セラミック本体の長さ方向の長さが異なり、上記複数の第１及び第２内部電極のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．７６≦Ｔ２／Ｔ１≦０．９７を満たす、積層セラミック電子部品を提供する。

上記複数の第１及び第２内部電極のうち３個以上が一つのブロックを形成し、上記ブロックが繰り返し積層されることができる。

上記ブロックのそれぞれは、内部の第１及び第２内部電極パターンが同じ形状で配置されることができる。

上記ブロックの個数は５個以上であることができる。

上記複数の第１及び第２内部電極のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．８５≦Ｔ２／Ｔ１≦０．９０を満たすことができる。

上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。

上記第１外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されることができる。

上記第２外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されることができる。

上記絶縁層はエポキシ、耐熱性高分子、ガラス及びセラミックからなる群より選ばれる一つ以上を含むことができる。

上記絶縁層は、上記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより小さく形成されることができる。

本発明の一実施形態によると、第１内部電極と第２内部電極の幅またはリード部の長さに差が出るように形成することで、誘電体層と内部電極間の段差を最小化し、内部電極間のショート不良及び剥離不良を改善することができる。

本発明の一形態によると、容量部を形成する第１及び第２内部電極の重畳領域が増加し、積層セラミックキャパシタの容量が増加することができる。

また、外部から異なる極性の電圧が印加される第１及び第２内部電極間の距離が近くなり、カレントループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）が短くなることができる。これにより等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。

また、本発明の一形態による積層セラミックキャパシタによると、印刷回路基板上の実装面積を最小化することができ、アコースティックノイズを著しく減少させることができる。

本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。 図１に図示された積層セラミックキャパシタのセラミック本体を示した概略的な斜視図である。 図２のＡ−Ａ’断面図である。 図１の第１内部電極の構造を示した断面図である。 図１の第２内部電極の構造を示した断面図である。 図１の他の第１内部電極の構造を示した断面図である。 図１の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。 他の実施形態による積層セラミックキャパシタのセラミック本体を示した概略的な斜視図である。 図８のＡ−Ａ’断面図である。 図８の第１内部電極の構造を示した断面図である。 図８の第２内部電極の構造を示した断面図である。 図８の他の第１内部電極の構造を示した断面図である。 図８の他の第２内部電極の構造を示した断面図である。 図８の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがあり、図面上に同じ符号で示される要素は同一要素である。

図１は、本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。

図２は、図１に図示された積層セラミックキャパシタのセラミック本体を示した概略的な斜視図である。

図３は、図２のＡ−Ａ’断面図である。

図４は、図１の第１内部電極の構造を示した断面図である。

図５は、図１の第２内部電極の構造を示した断面図である。

図６は、図１の他の第１内部電極の構造を示した断面図である。

図７は、図１の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。

本実施形態による積層セラミックキャパシタは、２端子垂直積層型キャパシタであることができる。「垂直積層型（ｖｅｒｔｉｃａｌｌｙ ｌａｍｉｎａｔｅｄ ｏｒ ｖｅｒｔｉｃａｌ ｍｕｌｔｉｌａｙｅｒ）」とは、キャパシタ内に積層された内部電極が回路基板の実装領域面に垂直に配置されることを意味し、「２端子（２−ｔｅｒｍｉｎａｌ）」とは、キャパシタの端子として２個の端子が回路基板に接続されることを意味する。

図１から図７を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、上記セラミック本体の内部に形成される内部電極１２１、１２２と、上記セラミック本体の一面に形成される絶縁層１４１、１４３、１４４と、外部電極１３１、１３２とを含むことができる。

本実施形態におけるセラミック本体１１０は、対向する第１主面５及び第２主面６と、上記第１主面及び第２主面を連結する第１側面１、第２側面２、第１端面３及び第２端面４とを有することができる。上記セラミック本体１１０の形状は、特に制限されないが、図示されたように六面体形状であることができる。本発明の一実施形態によると、セラミック本体の第１側面１は回路基板の実装領域に配置される実装面となることができる。

本発明の一実施形態によると、ｘ−方向は第１及び第２外部電極が所定の間隔を置いて形成される方向であり、ｙ−方向は内部電極が誘電体層を介して積層される方向であり、ｚ−方向は内部電極が回路基板に実装される方向であることができる。

本発明の一実施形態によると、上記セラミック本体１１０は複数の誘電体層１１１が積層されて形成されることができる。上記セラミック本体１１０を構成する複数の誘電体層１１１は焼結された状態であり、隣接する誘電体層同士の境界は、確認できないほど一体化されていることができる。

上記誘電体層１１１は、セラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートを焼成することにより形成することができる。上記セラミック粉末は高い誘電率を有する物質であって、これに制限されないが、チタン酸バリウム（ＢａＴｉＯ_３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系材料などを用いることができる。

本発明の一実施形態によると、セラミック本体１１０の内部には内部電極が形成されることができる。

図３から図７を参照すると、第１極性の第１内部電極１２１と第２極性の第２内部電極１２２を一対にすることができ、一誘電体層１１１を介して対向するようにｙ−方向に配置されることができる。

本発明の一実施形態によると、第１及び第２内部電極１２１、１２２は積層セラミックキャパシタの実装面、即ち、第１側面１に垂直に配置されることができる。

本発明において、第１及び第２は異なる極性を意味することができる。

本発明の一実施形態によると、第１及び第２内部電極１２１、１２２は導電性金属を含む導電性ペーストにより形成されることができる。

上記導電性金属はこれに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができる。

誘電体層を形成するセラミックグリーンシート上に、スクリーン印刷法またはグラビア印刷法のような印刷法により導電性ペーストで内部電極を印刷することができる。

内部電極が印刷されたセラミックグリーンシートを交互に積層して焼成し、セラミック本体を形成することができる。

本発明の一実施形態による積層セラミックキャパシタ１００は、上記セラミック本体１１０の内部に形成され、容量を形成するための重畳領域を有し、上記第１側面１、第１端面３及び第２端面４に露出した容量部１２０と上記容量部１２０から上記第１側面１に露出するように延長形成された第１リード部１２１ａを有し、上記第２側面２と一定距離離隔された複数の第１内部電極１２１と、上記誘電体層１１１を介して上記第１内部電極１２１と交互に積層され、上記第１内部電極１２１と絶縁され、且つ上記容量部１２０から第１側面１に露出するように延長形成された第２リード部１２２ａを有し、上記第２側面２と一定距離離隔された複数の第２内部電極１２２を含むことができる。

上記第１及び第２内部電極１２１、１２２は異なる極性の外部電極と連結されるためにそれぞれ第１及び第２リード部１２１ａ、１２２ａを有し、上記第１及び第２リード部１２１ａ、１２２ａは上記セラミック本体１１０の第１側面１に露出することができる。

本発明の一実施形態によると、積層セラミックキャパシタは垂直積層型であり、第１及び第２リード部１２１ａ、１２２ａはセラミック本体の同一面に露出することができる。

本発明の一実施形態によると、内部電極のリード部は、内部電極を形成する導体パターンのうち幅（Ｗ）が増加してセラミック本体の一面に露出した領域を意味することができる。

上記第１及び第２内部電極１２１、１２２は重畳される領域によって静電容量を形成し、異なる極性の外部電極と連結される第１及び第２リード部１２１ａ、１２２ａは重畳領域を有さない。

上記のように第１及び第２リード部１２１ａ、１２２ａは重畳されずに絶縁されているため、セラミック本体の切断時における切断ストレスにより対向する内部電極の位置ずれ現象による内部電極間のショート不良を改善することができる。

上記第１リード部１２１ａと第２リード部１２２ａは重畳されないため、上記第１内部電極１２１と上記第２内部電極１２２は絶縁されることができる。

本発明の一実施形態によると、上記複数の第１内部電極１２１及び第２内部電極１２２の上記第２側面２との離隔距離は、異なることができる。

上記のように、複数の第１内部電極１２１及び第２内部電極１２２の上記第２側面２との離隔距離を異なるように形成することで、複数の第１内部電極１２１及び第２内部電極１２２が形成された領域と形成されない領域間の段差影響を最小化し、剥離不良を防止することができる。

即ち、交互に積層される第１及び第２内部電極１２１、１２２を、上記第２側面２と離隔される距離に差が出るように形成することで、同じ距離の場合に比べて段差による影響を最小化することができる。

本発明の一実施形態によると、上記複数の第１及び第２内部電極１２１、１２２のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．７６≦Ｔ２／Ｔ１≦０．９７を満たすことができる。

図３を参照すると、上記複数の第１及び第２内部電極１２１、１２２のうち上部及び下部の最外側の内部電極間の最長距離Ｔ１は、セラミック本体１１０の内部に積層されている複数の第１及び第２内部電極１２１、１２２のうち最外側の内部電極間の厚さ方向の最長距離と定義することができる。

上記複数の第１及び第２内部電極１２１、１２２のそれぞれは、上記セラミック本体１１０の厚さ方向に曲がる形状で存在し、この場合、上記複数の第１及び第２内部電極１２１、１２２のうち最外側の内部電極の間には、上記セラミック本体１１０の厚さ方向に最長距離と最短距離が存在することができる。

本発明の一実施形態によると、上記Ｔ１は、セラミック本体１１０の内部に積層されている複数の第１及び第２内部電極１２１、１２２のうち最外側の内部電極間の厚さ方向の最長距離と定義することができる。

一方、上記複数の第１及び第２内部電極１２１、１２２は、上記セラミック本体１１０の厚さ方向に曲がる形状で存在するため、上記上部及び下部の最外側の内部電極のそれぞれは、上記セラミック本体１１０の厚さ方向に最高点及び最低点を有することができる。

本発明の一実施形態によると、上記上部及び下部の最外側の内部電極において、上記セラミック本体１１０の厚さ方向の最低点間の間隔をＴ２と定義することができる。

上記０．７６≦Ｔ２／Ｔ１≦０．９７を満たすように調節する方法は、後述する本発明の他の実施形態による積層セラミックキャパシタの製造方法においてさらに詳しく説明する。積層セラミックキャパシタの作製過程において複数のブロック積層体を形成し、上記ブロック積層体を積層することで具現することができる。

上記ブロック積層体は、複数の第１及び第２内部電極１２１、１２２のうち３個以上を一つのブロックＢとするのと同様に、幅の異なる第１及び第２内部電極パターンが形成された複数のセラミックグリーンシートのうち３個以上を積層して形成することができる。

これにより、本発明の一実施形態による積層セラミックキャパシタは、０．７６≦Ｔ２／Ｔ１≦０．９７を満たすことができ、層間剥離不良を防止することができ、信頼性を向上させることができる。

上記Ｔ２／Ｔ１の値が０．７６未満の場合には、上記複数の第１及び第２内部電極１２１、１２２のうち上部及び下部の最外側の内部電極間の最長距離Ｔ１と最短距離Ｔ２の差が大きくなり、剥離不良などの信頼性に問題が生じることがある。

上記Ｔ２／Ｔ１の値が０．９７を超える場合には、上記複数の第１及び第２内部電極１２１、１２２のうち上部及び下部の最外側の内部電極間の最長距離Ｔ１と最短距離Ｔ２の差が殆どなくて、剥離不良などの信頼性に問題が生じることがある。

特に、本発明の一実施形態によると、上記複数の第１及び第２内部電極１２１、１２２のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．８５≦Ｔ２／Ｔ１≦０．９０を満たす場合、信頼性により優れることができる。

上記複数の第１及び第２内部電極１２１、１２２のうち３個以上が一つのブロックＢを形成するが、これに制限されず、本発明の目的を達成するために多様な個数の第１及び第２内部電極１２１、１２２を一つのブロックＢとすることができる。

上記ブロックの個数は５個以上であることができるが、これに制限されず、積層セラミックキャパシタの容量を考慮し、上記ブロックの個数を決めることができる。

また、上記セラミック本体１１０は、上記ブロックが繰り返し積層されて形成されることができる。

図３は、第１及び第２内部電極１２１、１２２の総数が３個の場合を一つのブロックとして提供するものを示す。

図３を参照すると、上記一つのブロックが含む第１及び第２内部電極１２１、１２２の総数が３個の場合、第１内部電極、第２内部電極及び第１内部電極が順に積層され、この場合、第２内部電極の幅が第１内部電極の幅より大きくてよい。

上記のように第１及び第２内部電極１２１、１２２の総数が３個から５個またはそれ以上を一つのブロックＢとし、同一ブロックＢを複数個積層してセラミック本体１１０を形成することで、誘電体層１１１と複数の第１及び第２内部電極１２１、１２２間の段差問題を解決し、信頼性に優れた積層セラミックキャパシタを具現することができる。

上記複数の第１及び第２内部電極の積層数は特に制限されず、例えば、１５０層以上であることができる。

特に、上記のように上記複数の第１及び第２内部電極１２１、１２２のうち３個以上が一つのブロックＢを形成し、上記ブロックＢを繰り返し積層することで、上記複数の第１及び第２内部電極１２１、１２２のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．７６≦Ｔ２／Ｔ１≦０．９７を満たすことができる。

一般的に、積層セラミックキャパシタの積層数が増加するに伴って、セラミック本体の幅方向において、上記複数の第１及び第２内部電極１２１、１２２が形成された領域と形成されない領域間の段差が増加するという問題がある。

上記段差によって、上記セラミック本体の切断時に剥離不良が生じることがあり、これにより深刻な信頼性不良の問題が発生することがある。

本発明の一実施形態によると、上記複数の第１及び第２内部電極１２１、１２２のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．７６≦Ｔ２／Ｔ１≦０．９７を満たすように調節することで、セラミック本体の幅方向において、複数の第１内部電極１２１及び第２内部電極１２２が形成された領域と形成されない領域間の段差を減少させることができる。

これにより、上記セラミック本体の切断時における剥離不良問題を改善することができ、信頼性に優れた積層セラミックキャパシタを具現することができる。

図７を参照すると、セラミック本体１１０の第１側面１に引出された第１内部電極１２１の第１リード部１２１ａと連結されるように第１外部電極１３１が形成され、セラミック本体１１０の第１側面１に引出された第２内部電極１２２の第２リード部１２２ａと連結されるように第２外部電極１３２が形成されることができる。

上記第１外部電極１３１は第１リード部１２１ａと連結されるために上記セラミック本体の第１側面１に形成され、上記セラミック本体の第１端面３に延長形成されることができるが、これに制限されない。

また、上記第２外部電極１３２は第２リード部１２２ａと連結されるために上記セラミック本体の第１側面１に形成され、上記セラミック本体の第２端面４に延長形成されることができるが、これに制限されない。

即ち、上記第１外部電極１３１は、上記セラミック本体１１０の第１主面５、第２主面６及び第２側面２のうち一つ以上に延長形成されることができる。

また、上記第２外部電極１３２は、上記セラミック本体１１０の第１主面５、第２主面６及び第２側面２のうち一つ以上に延長形成されることができる。

従って、本発明の一実施形態によると、上記第１外部電極１３１は、上記セラミック本体１１０の第１側面１に引出された第１内部電極１２１の第１リード部１２１ａと連結され、且つ上記セラミック本体１１０の長さ方向の一側端部を囲むように形成されることができる。

また、上記第２外電極１３２は、上記セラミック本体１１０の第１側面１に引出された第２内部電極１２２の第２リード部１２２ａと連結され、且つ上記セラミック本体１１０の長さ方向の他側端部を囲むように形成されることができる。

上記第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストにより形成されることができる。

上記導電性金属はこれに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、すず（Ｓｎ）またはこれらの合金であることができる。

上記導電性ペーストは絶縁性物質をさらに含むことができ、これに制限されないが、例えば、上記絶縁性物質はガラスであることができる。

上記第１及び第２外部電極１３１、１３２の形成方法は、特に制限されず、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成することも、メッキなどの他の方法を用いることもできる。

一方、本発明の一実施形態によると、図７に示されたように、セラミック本体１１０の第１側面、第１端面及び第２端面１、３、４には絶縁層１４１、１４３、１４４が形成されることができる。

上記第１側面１に形成された絶縁層１４１は、第１及び第２外部電極１３１、１３２の間に形成されることができる。

上記第１側面１に形成された絶縁層１４１は、第１側面に露出した第１リード部１２１ａを覆うように形成され、第１側面に露出した第１及び第２内部電極１２１、１２２の重畳領域を全て覆うように形成されることができる。

本発明の一実施形態によると、図７に示されたように上記第１側面１に形成された絶縁層１４１は、第１及び第２外部電極の間のセラミック本体の一面を完全に埋めるように形成されることができる。

また、図示しなかったが、本発明の一実施形態によると、第１側面１に形成された絶縁層１４１は、第１リード部１２１ａのみを覆うように形成され、第１及び第２外部電極１３１、１３２と所定間隔を置いて形成されることができる。

一方、第１及び第２端面３、４には、露出した第１及び第２内部電極１２１、１２２の露出部分を全て覆うように絶縁層１４３、１４４が形成されることができる。

本発明の一実施形態によると、第１側面１に形成された絶縁層１４１の高さは、第１外部電極１３１または第２外部電極１３２の高さより低く形成されることができる。上記絶縁層及び外部電極の高さは実装面、即ち、第１側面を基準に測定されることができる。

本実施形態によると、上記第１側面１に形成された絶縁層１４１の高さが第１及び第２外部電極１３１、１３２の高さより低いため、積層セラミックキャパシタ１００が回路基板上により安定的に実装されることができる。

また、第１及び第２外部電極１３１、１３２は、セラミック本体の第１側面１の一部に形成されることができる。

上記絶縁層１４１、１４３、１４４は特に制限されないが、例えば、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群より選ばれる一つ以上を含むことができる。

本発明の一実施形態によると、上記絶縁層１４１、１４３、１４４はセラミックスラリーで形成されることができる。

上記セラミックスラリーの量及び形状を調節することで、絶縁層１４１、１４３、１４４の形成位置及び高さを調節することができる。

上記絶縁層１４１、１４３、１４４は、焼成工程によりセラミック本体を形成した後、上記セラミック本体にセラミックスラリーを塗布及び焼成して形成することができる。

他の方法としては、セラミック本体を形成するセラミックグリーンシート上に絶縁層を形成するセラミックスラリーを塗布し、セラミックグリーンシートとともに焼成して形成することができる。

上記セラミックスラリーの塗布方法は特に制限されないが、例えば、スプレー方式で噴射したり、ローラーを利用して塗布することができる。

上記第１側面１に形成された絶縁層１４１は、セラミック本体の一面に露出した第１リード部１２１ａを覆って内部電極間の短絡を防止し、耐湿特性低下などの内部欠陥を防止することができる。

図８は、他の実施形態による積層セラミックキャパシタのセラミック本体を示した概略的な斜視図である。

図９は、図８のＡ−Ａ’断面図である。

図１０は、図８の第１内部電極の構造を示した断面図である。

図１１は、図８の第２内部電極の構造を示した断面図である。

図１２は、図８の他の第１内部電極の構造を示した断面図である。

図１３は、図８の他の第２内部電極の構造を示した断面図である。

図１４は、図８の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。

図８から図１４を参照すると、本発明の他の実施形態による積層セラミック電子部品は、誘電体層１１１を含み、対向する第１及び第２主面５、６、対向する第１及び第２側面１、２、及び対向する第１及び第２端面３、４を有するセラミック本体１１０と、上記セラミック本体１１０の内部に形成され、容量を形成するための重畳領域を有し、上記第１側面１、第１端面３及び第２端面４に露出した容量部１２０と上記容量部１２０から上記第１側面１に露出するように延長形成された第１リード部１２１ａ’を有し、上記第２側面２と一定距離離隔された複数の第１内部電極１２１と、上記誘電体層１１１を介して上記第１内部電極１２１と交互に積層され、上記第１内部電極１２１と絶縁され、且つ上記容量部１２０から第１側面１に露出するように延長形成された第２リード部１２２ａ’を有し、上記第２側面２と一定距離離隔された複数の第２内部電極１２２と、上記第１リード部１２１ａ’及び第２リード部１２２ａ’とそれぞれ連結されて形成される第１及び第２外部電極１３１、１３２と、上記セラミック本体１１０の第１側面１、第１端面３及び第２端面４に形成される絶縁層１４１、１４３、１４４と、を含み、上記第１リード部１２１ａ’及び第２リード部１２２ａ’の上記セラミック本体１１０の長さ方向の長さが異なり、上記複数の第１及び第２内部電極１２１、１２２のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．７６≦Ｔ２／Ｔ１≦０．９７を満たすことができる。

上記複数の第１及び第２内部電極のうち３個以上が一つのブロックを形成し、上記ブロックが繰り返し積層されることができる。

上記ブロックのそれぞれは、内部の第１及び第２内部電極パターンが同じ形状で配置されることができる。

上記ブロックの個数は５個以上であることができる。

上記複数の第１及び第２内部電極のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．８５≦Ｔ２／Ｔ１≦０．９０を満たすことができる。

上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。

上記第１外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されることができる。

上記第２外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されることができる。

上記絶縁層はエポキシ、耐熱性高分子、ガラス及びセラミックからなる群より選ばれる一つ以上を含むことができる。

上記絶縁層は、上記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより低く形成されることができる。

上述した本発明の一実施形態と異なる構成要素を中心に説明し、同じ構成要素に対する詳しい説明は省略する。

本発明の他の実施形態による積層セラミックキャパシタ１００は、上記第１リード部１２１ａ’及び第２リード部１２２ａ’の上記セラミック本体１１０の長さ方向の長さが異なることができる。

図８を参照すると、上記一つのブロックが含む第１及び第２内部電極１２１、１２２の総数が４個の場合、第１内部電極、第２内部電極、第１内部電極及び第２内部電極が順に積層され、この場合、第１リード部１２１ａ’のそれぞれと第２リード部１２２ａ’のそれぞれの長さが異なることが分かる。

上記のように、複数の第１内部電極１２１及び第２内部電極１２２の第１リード部１２１ａ’及び第２リード部１２２ａ’の上記セラミック本体１１０の長さ方向の長さを異なるように形成することで、複数の第１リード部１２１ａ’及び第２リード部１２２ａ’が形成された領域と形成されない領域間の段差影響を最小化し、剥離不良を防止することができる。

即ち、交互に積層される第１及び第２内部電極１２１、１２２の上記第１リード部１２１ａ’及び第２リード部１２２ａ’の上記セラミック本体１１０の長さ方向の長さを異なるように形成することで、同じ長さの場合に比べて段差による影響を最小化することができる。

また、上記のように第１リード部１２１ａ’及び第２リード部１２２ａ’の長さを異なるように形成することで、上記複数の第１及び第２内部電極１２１、１２２のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．７６≦Ｔ２／Ｔ１≦０．９７を満たすことができる。

以下では、積層セラミック電子部品の製造方法について、特に、積層セラミックキャパシタで説明するが、これに制限されない。

本発明の一実施形態による積層セラミックキャパシタの製造方法は、まず、セラミック粉末を含むスラリーを利用して複数のセラミックグリーンシートを設けることができる。

上記セラミック粉末は特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ_３）粉末であることができる。

次に、上記複数のセラミックグリーンシート上に金属粉末を含む導電性ペーストを利用し、幅の異なる第１及び第２内部電極パターンをそれぞれ形成することができる。

上記金属粉末は、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金、ニッケル（Ｎｉ）及び銅（Ｃｕ）からなる群より選ばれる一つ以上を含むことができる。

次に、上記複数のセラミックグリーンシートのうち３個以上を積層して複数のブロック積層体を形成することができる。

上記複数のブロック積層体を構成する複数のセラミックグリーンシート上に形成された第１及び第２内部電極パターンの幅は、互いに異なることができる。

また、上記複数のブロック積層体のそれぞれは、内部の第１及び第２内部電極パターンが同じ形状で配置されることができる。

即ち、上記複数のブロック積層体が３個のセラミックグリーンシートを積層して形成される場合、第１内部電極、第２内部電極及び第１内部電極が順に積層され、この場合、第２内部電極の幅が上下に積層された第１内部電極の幅より大きくてよい。

一方、これに制限されないが、上記複数のブロック積層体を形成する段階後に上記複数のブロック積層体を圧着する段階をさらに含むことができる。

上記複数のブロック積層体のそれぞれを圧着してから上記複数のブロック積層体を積層することで、上記セラミック本体内の上記複数の第１及び第２内部電極のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．７６≦Ｔ２／Ｔ１≦０．９７を満たすことができる。

即ち、セラミック本体内の複数の第１及び第２内部電極を全て積層して圧着及び焼成することより、上記のように幅の異なる第１及び第２内部電極パターンが形成されたセラミックグリーンシートを３個以上で分けてブロック積層体を形成して圧着する場合、段差問題を解消することができる。

次に、上記複数のブロック積層体を積層して焼成し、複数の第１及び第２内部電極を含むセラミック本体を形成することができる。

上記工程によりセラミック本体を形成することができ、この場合、上記複数の第１及び第２内部電極の積層数は１５０層以上であることができるが、これに制限されない。

以下、実施例を挙げて本発明をさらに詳しく説明するが、本発明はこれにより制限されない。

本実施例による積層セラミックキャパシタは、下記のような段階で作製された。

まず、平均粒径が０．１μｍであるチタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥し、１．０５μｍ及び０．９５μｍの厚さに製造された複数個のセラミックグリーンシートを用意し、これにより誘電体層を形成する。

次に、粒子の平均大きさが０．１から０．２μｍであるニッケル粉末を含む内部電極用導電性ペーストを用意した。

上記内部電極用導電性ペーストには、ニッケル粉末とは別途にチタン酸バリウム（ＢａＴｉＯ_３）粉末をさらに添加して製作した。

上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布するが、幅が異なるように形成した後、３個以上のセラミックグリーンシートを積層して複数のブロック積層体を形成した。

次に、上記複数のブロック積層体を積層し、第１及び第２内部電極の積層数を３００層に作製し、上記ブロック積層体内の第１及び第２内部電極の総層数は１０層に作製した。

その後、圧着及び切断して０６０３サイズのチップを作り、上記チップをＨ_２０．１％以下の還元雰囲気の温度１０５０〜１２００℃で焼成した。

次に、外部電極の形成及びメッキなどの工程を行って積層セラミックキャパシタを作製した。

比較例は、一般的な積層セラミックキャパシタの製造工程で製造した。

上記実施例及び比較例に対して剥離試験を施した結果、本発明の一実施形態により作製された実施例は、１００個の試料全部で剥離不良が発生しなかったが、比較例は、１００個のうち３８個の試料で剥離不良の問題が発生した。

本発明の一実施形態によると、第１及び第２内部電極は第１側面に露出する部分にも重畳領域が形成され、積層セラミックキャパシタの容量が増加することができる。

また、外部から異なる極性の電圧が印加される第１及び第２内部電極間の距離が近くなり、カレントループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）が短くなることができる。これにより等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。

本発明は上述した実施形態及び添付の図面により限定されず、添付の請求の範囲により限定される。従って、請求の範囲に記載された本発明の技術的思想から外れない範囲内で当技術分野の通常の知識を有する者により多様な形態の置換、変形及び変更が可能で、これも本発明の範囲に属する。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１２０ 容量部
１２１、１２２ 第１及び第２内部電極
１２１ａ、１２１ａ’、１２２ａ、１２２ａ’ 第１及び第２リード部
１３１、１３２ 第１及び第２外部電極
１４１、１４３、１４４ 絶縁層

Claims (16)

1. 誘電体層を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、
   前記セラミック本体の内部に形成され、容量を形成するための重畳領域を有し、前記第１側面、第１端面及び第２端面に露出した容量部と前記容量部から前記第１側面に露出するように延長形成された第１リード部を有し、前記第２側面と一定距離離隔された複数の第１内部電極と、
   前記誘電体層を介して前記第１内部電極と交互に積層され、前記第１内部電極と絶縁され、且つ前記容量部から第１側面に露出するように延長形成された第２リード部を有し、前記第２側面と一定距離離隔された複数の第２内部電極と、
   前記第１リード部及び第２リード部とそれぞれ連結されて形成される第１及び第２外部電極と、
   前記セラミック本体の第１側面、第１端面及び第２端面に形成される絶縁層と、を含み、
   前記複数の第１内部電極及び第２内部電極の前記第２側面との離隔距離は異なり、前記複数の第１及び第２内部電極のうち３個以上が一つのブロックを形成し、前記ブロックが繰り返し積層され、各ブロックを形成する前記第１および第２内部電極の幅は最外側から内部に向かって増加して減少し、互いに隣接するブロックの境界では同一幅の内部電極が隣接しており、前記複数の第１及び第２内部電極のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．７６≦Ｔ２／Ｔ１≦０．９７を満たす、積層セラミック電子部品。
2. 前記ブロックのそれぞれは、内部の第１及び第２内部電極パターンが同じ形状で配置される、請求項１に記載の積層セラミック電子部品。
3. 前記複数の第１及び第２内部電極のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．８５≦Ｔ２／Ｔ１≦０．９０を満たす、請求項１に記載の積層セラミック電子部品。
4. 前記第１及び第２内部電極は前記セラミック本体の実装面に対して垂直に配置される、請求項１に記載の積層セラミック電子部品。
5. 前記第１外部電極は、前記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成された、請求項１に記載の積層セラミック電子部品。
6. 前記第２外部電極は前記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成された、請求項１に記載の積層セラミック電子部品。
7. 前記絶縁層はエポキシ、耐熱性高分子、ガラス及びセラミックからなる群より選ばれる一つ以上を含む、請求項１に記載の積層セラミック電子部品。
8. 前記絶縁層は前記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより小さく形成される、請求項１に記載の積層セラミック電子部品。
9. 誘電体層を含み、対向する第１及び第２主面、対向する第１及び第２側面、及び対向する第１及び第２端面を有するセラミック本体と、
   前記セラミック本体の内部に形成され、容量を形成するための重畳領域を有し、前記第１側面、第１端面及び第２端面に露出した容量部と前記容量部から前記第１側面に露出するように延長形成された第１リード部を有し、前記第２側面と一定距離離隔された複数の第１内部電極と、
   前記誘電体層を介して前記第１内部電極と交互に積層され、前記第１内部電極と絶縁され、且つ前記容量部から第１側面に露出するように延長形成された第２リード部を有し、前記第２側面と一定距離離隔された複数の第２内部電極と、
   前記第１リード部及び第２リード部とそれぞれ連結されて形成される第１及び第２外部電極と、
   前記セラミック本体の第１側面、第１端面及び第２端面に形成される絶縁層と、
   を含み、
   前記第１リード部及び第２リード部の前記セラミック本体の長さ方向の長さが異なり、前記複数の第１及び第２内部電極のうち３個以上が一つのブロックを形成し、前記ブロックが繰り返し積層され、各ブロックを形成する前記第１および第２内部電極の幅は最外側から内部に向かって増加して減少し、互いに隣接するブロックの境界では同一幅の内部電極が隣接しており、前記複数の第１及び第２内部電極のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．７６≦Ｔ２／Ｔ１≦０．９７を満たす、積層セラミック電子部品。
10. 前記ブロックのそれぞれは内部の第１及び第２内部電極パターンが同じ形状で配置される、請求項９に記載の積層セラミック電子部品。
11. 前記複数の第１及び第２内部電極のうち上部及び下部の最外側の内部電極間の最長距離をＴ１、最短距離をＴ２とするとき、０．８５≦Ｔ２／Ｔ１≦０．９０を満たす、請求項９に記載の積層セラミック電子部品。
12. 前記第１及び第２内部電極は前記セラミック本体の実装面に対して垂直に配置される、請求項９に記載の積層セラミック電子部品。
13. 前記第１外部電極は前記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成された、請求項９に記載の積層セラミック電子部品。
14. 前記第２外部電極は前記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成された、請求項９に記載の積層セラミック電子部品。
15. 前記絶縁層はエポキシ、耐熱性高分子、ガラス及びセラミックからなる群より選ばれる一つ以上を含む、請求項９に記載の積層セラミック電子部品。
16. 前記絶縁層は前記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより小さく形成される、請求項９に記載の積層セラミック電子部品。

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