KR101630077B1 - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

적층 세라믹 전자부품 및 이의 제조방법 Download PDF

Info

Publication number
KR101630077B1
KR101630077B1 KR1020140159958A KR20140159958A KR101630077B1 KR 101630077 B1 KR101630077 B1 KR 101630077B1 KR 1020140159958 A KR1020140159958 A KR 1020140159958A KR 20140159958 A KR20140159958 A KR 20140159958A KR 101630077 B1 KR101630077 B1 KR 101630077B1
Authority
KR
South Korea
Prior art keywords
block
inner electrodes
electrodes
internal
ceramic
Prior art date
Application number
KR1020140159958A
Other languages
English (en)
Other versions
KR20140147790A (ko
Inventor
김형준
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020140159958A priority Critical patent/KR101630077B1/ko
Publication of KR20140147790A publication Critical patent/KR20140147790A/ko
Application granted granted Critical
Publication of KR101630077B1 publication Critical patent/KR101630077B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets

Abstract

본 발명은 복수의 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 서로 폭이 다른 복수의 제1 및 제2 내부전극;을 포함하며, 상기 복수의 제1 및 제2 내부전극 중 3개 이상이 하나의 블록을 형성하며, 상기 블록이 반복하여 적층되는 것을 특징으로 하며, 상기 복수의 제1 및 제2 내부전극 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.76≤T2/T1≤0.97을 만족하는 적층 세라믹 전자부품 및 이의 제조방법을 제공한다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Laminated ceramic electronic parts and fabrication method thereof}
본 발명은 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
한편, 적층 세라믹 전자 부품 특히, 적층 세라믹 커패시터는 세라믹 시트나 기질 시트 상에 시트 면적보다 작은 일정 두께의 내부 전극을 인쇄한 후 적층하여 제작되는데 적층수가 증가함에 따라 마진부 부분의 단차가 커지게 된다.
상기와 같이 적층수가 증가함에 따라 마진부 부분의 단차가 커지게 됨으로써, 유전체층과 내부전극 간에 불균형이 발생하여 전기적 특성이 저하되는 문제가 발생하게 된다.
또한, 적층수가 증가함에 따라 적층 세라믹 커패시터 내부의 전극 형상은 단차로 인하여 세라믹 본체의 단부 방향에서 휘어지는 형상이 발생할 수 있으며, 이로 인하여 절단시 박리 불량의 문제가 발생할 수 있다.
하기의 선행기술문헌은 내부전극을 세라믹 본체의 폭 방향으로 위치가 빗나가게 적층하는 특징을 개시하고 있으나, 상기 문제의 근본적 해결법은 될 수 없다.
따라서, 절단시 박리 불량의 문제 및 마진부의 단차 증가에 따른 문제를 해결해야 함은 여전히 요구되고 있다.
일본공개특허 2004-022859
본 발명은 신뢰성이 우수한 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 복수의 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 서로 폭이 다른 복수의 제1 및 제2 내부전극;을 포함하며, 상기 복수의 제1 및 제2 내부전극 중 3개 이상이 하나의 블록을 형성하며, 상기 블록이 반복하여 적층되는 것을 특징으로 하며, 상기 복수의 제1 및 제2 내부전극 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.76≤T2/T1≤0.97을 만족하는 적층 세라믹 전자부품을 제공한다.
상기 블록의 개수는 5개 이상일 수 있다.
상기 복수의 제1 및 제2 내부전극 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.85≤T2/T1≤0.90을 만족할 수 있다.
상기 복수의 제1 및 제2 내부전극의 적층수는 150층 이상일 수 있다.
또한, 상기 내부전극은 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금, 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속을 포함할 수 있다.
본 발명의 다른 실시형태는 세라믹 분말을 포함하는 슬러리를 이용하여 복수의 세라믹 그린시트를 마련하는 단계; 상기 복수의 세라믹 그린시트 상에 금속 분말을 포함하는 도전성 페이스트를 이용하여 폭이 서로 다른 제1 및 제2 내부전극 패턴을 각각 형성하는 단계; 상기 복수의 세라믹 그린시트 중 3개 이상을 적층하여 복수의 블록 적층체를 형성하는 단계; 및 상기 복수의 블록 적층체를 적층하고 소성하여, 복수의 제1 및 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 세라믹 본체 내의 상기 복수의 제1 및 제2 내부전극 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.76≤T2/T1≤0.97을 만족하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
상기 복수의 블록 적층체를 형성하는 단계 이후에 상기 블록 적층체를 압착하는 단계를 더 포함할 수 있다.
상기 복수의 블록 적층체 각각은 내부의 제1 및 제2 내부전극 패턴이 동일한 형상으로 배치될 수 있다.
상기 블록 적층체의 개수는 5개 이상일 수 있다.
상기 복수의 제1 및 제2 내부전극 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.85≤T2/T1≤0.90을 만족할 수 있다.
상기 복수의 제1 및 제2 내부전극의 적층수는 150층 이상일 수 있다.
상기 금속 분말은 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금, 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
본 발명에 따르면 적층 세라믹 전자부품의 마진부에 있어서 단차 증가 문제를 해결함으로써, 박리 불량 감소 및 신뢰성이 우수한 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체를 개략적으로 나타내는 사시도이다.
도 3은 도 2의 A-A' 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체를 개략적으로 나타내는 사시도이다.
도 5는 도 4의 A-A' 단면도이다.
도 6은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체를 개략적으로 나타내는 사시도이다.
도 3은 도 2의 A-A' 단면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 세라믹 본체를 개략적으로 나타내는 사시도이다.
도 5는 도 4의 A-A' 단면도이다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 복수의 유전체층(111)을 포함하는 세라믹 본체(110); 및 상기 세라믹 본체(110) 내에서 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되며, 서로 폭이 다른 복수의 제1 및 제2 내부전극(121, 122);을 포함하며, 상기 복수의 제1 및 제2 내부전극(121, 122) 중 3개 이상이 하나의 블록(B)을 형성하며, 상기 블록(B)이 반복하여 적층되는 것을 특징으로 하며, 상기 복수의 제1 및 제2 내부전극(121, 122) 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.76≤T2/T1≤0.97을 만족할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
상기 세라믹 본체(110)는 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
한편, 본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 복수의 유전체층(111)을 포함하는 세라믹 본체(110); 및 상기 세라믹 본체(110) 내에서 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되며, 서로 폭이 다른 복수의 제1 및 제2 내부전극(121, 122);을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(110)는 복수의 유전체층(111)이 적층되어 형성될 수 있다. 상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 복수의 제1 및 제2 내부전극(121, 122)은 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
정전 용량 형성을 위해 제1 및 제2 외부전극(131, 132)이 상기 세라믹 본체(110)의 외측에 형성될 수 있으며, 상기 복수의 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 복수의 제1 및 제2 내부전극(121, 122)은 서로 폭이 다를 수 있다.
상기와 같이 제1 및 제2 내부전극(121, 122)의 폭이 서로 다르게 형성함으로써, 상기 세라믹 본체(110)의 폭 방향에서 내부전극이 형성되지 않은 마진부의 단차를 최소화할 수 있다.
이로 인하여, 유전체층(111)과 복수의 제1 및 제2 내부전극(121, 122) 사이의 불균형 문제를 해결하여, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 복수의 제1 및 제2 내부전극(121, 122) 중 3개 이상이 하나의 블록(B)을 형성하며, 상기 블록(B)이 반복하여 적층되는 것을 특징으로 하며, 상기 복수의 제1 및 제2 내부전극(121, 122) 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.76≤T2/T1≤0.97을 만족할 수 있다.
상기 복수의 제1 및 제2 내부전극(121, 122) 중 3개 이상이 하나의 블록(B)을 형성하나, 이에 제한되는 것은 아니며, 본 발명의 목적 달성을 위하여 다양한 개수의 제1 및 제2 내부전극(121, 122)을 하나의 블록(B)으로 정할 수 있다.
상기 블록의 개수는 5개 이상일 수 있으나, 이에 제한되는 것은 아니며 적층 세라믹 커패시터의 용량을 고려하여 상기 블록의 개수는 결정될 수 있다.
또한, 상기 블록(B)이 반복하여 적층되는 것을 특징으로 하며, 상기 세라믹 본체(110)는 상기 블록(B)들이 반복 적층되어 형성될 수 있다.
도 2 및 도 3은 제1 및 제2 내부전극(121, 122)의 총 개수가 3개인 경우를 하나의 블록으로 제공하는 것을 나타내며, 도 4 및 도 5는 본 발명의 다른 실시형태로서 제1 및 제2 내부전극(121, 122)의 총 개수가 5개인 경우를 하나의 블록으로 제공하는 것을 나타낸다.
도 2 및 도 3을 참조하면, 상기 하나의 블록이 포함하는 제1 및 제2 내부전극(121, 122)의 총 개수가 3개일 경우, 제1 내부전극, 제2 내부전극 및 제1 내부전극이 순차로 적층되며, 이 경우 제2 내부전극의 폭이 제1 내부전극의 폭에 비해 더 클 수 있다.
도 4 및 도 5를 참조하면, 상기 하나의 블록이 포함하는 제1 및 제2 내부전극(121, 122)의 총 개수가 5개일 경우, 제1 내부전극, 제2 내부전극, 제1 내부전극, 제2 내부전극 및 제1 내부전극이 순차로 적층되며, 이 경우 가운데 제1 내부전극의 폭이 가장 크고, 그 상하에 적층된 제2 내부전극의 폭이 더 작으며, 최외측 제1 내부전극의 폭이 가장 작을 수 있다.
상기와 같이 제1 및 제2 내부전극(121, 122)의 총 개수가 3개 내지 5개 또는 그 이상을 하나의 블록(B)으로 정하고, 동일한 블록(B)들을 복수 개 적층하여 세라믹 본체(110)를 형성함으로써, 유전체층(111)과 복수의 제1 및 제2 내부전극(121, 122) 사이의 불균형 문제를 해결하여, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
상기 복수의 제1 및 제2 내부전극의 적층수는 특별히 제한되는 것은 아니며, 예를 들어 150층 이상일 수 있다.
특히, 상기와 같이 상기 복수의 제1 및 제2 내부전극(121, 122) 중 3개 이상이 하나의 블록(B)을 형성하고, 상기 블록(B)들을 반복하여 적층함으로써, 상기 복수의 제1 및 제2 내부전극(121, 122) 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.76≤T2/T1≤0.97을 만족할 수 있다.
일반적으로, 적층 세라믹 커패시터에서 적층수가 증가함에 따라, 세라믹 본체의 폭 방향에서 전극 형성부와 전극 비형성부인 마진부 사이에 단차가 증가하는 문제가 있다.
상기 단차로 인하여 상기 세라믹 본체의 절단시 박리 불량이 발생할 수 있으며, 이로 인하여 심각한 신뢰성 불량의 문제가 발생할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 복수의 제1 및 제2 내부전극(121, 122) 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.76≤T2/T1≤0.97을 만족하도록 조절함으로써, 세라믹 본체의 폭 방향에서 전극 형성부와 전극 비형성부인 마진부 사이의 단차를 감소할 수 있다.
이로 인하여, 상기 세라믹 본체의 절단시 박리 불량 문제를 개선할 수 있어 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
도 3을 참조할 경우, 상기 복수의 제1 및 제2 내부전극(121, 122) 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리(T1)는 세라믹 본체(110)의 내부에 적층되어 있는 복수의 제1 및 제2 내부전극(121, 122) 중 최외측 내부전극 사이의 두께 방향 최장 거리로 정의될 수 있다.
상기 복수의 제1 및 제2 내부전극(121, 122) 각각은 상기 세라믹 본체(10)의 두께 방향으로 휘어진 형상으로 존재하게 되며, 이 경우 상기 복수의 제1 및 제2 내부전극(121, 122) 중 최외측 내부전극 사이에는 상기 세라믹 본체(110)의 두께 방향으로 최장 거리와 최단 거리가 존재할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 T1은 세라믹 본체(110)의 내부에 적층되어 있는 복수의 제1 및 제2 내부전극(121, 122) 중 최외측 내부전극 사이의 두께 방향 최장 거리로 정의할 수 있다.
한편, 상기 복수의 제1 및 제2 내부전극(121, 122)은 상기 세라믹 본체(110)의 두께 방향으로 휘어진 형상으로 존재하므로, 상기 상부 및 하부의 최외측 내부 전극 각각은 상기 세라믹 본체(110)의 두께 방향으로 최고점 및 최저점을 가질 수 있다.
본 발명의 일 실시형태에 따르면, 상기 상부 및 하부의 최외측 내부 전극에 있어서, 상기 세라믹 본체(110)의 두께 방향으로 최저점 사이의 간격을 T2로 정의할 수 있다.
상기 0.76≤T2/T1≤0.97를 만족하도록 조절하는 방법은 후술하는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조방법에서 더 자세히 설명하며, 적층 세라믹 커패시터의 제작 과정에서 복수의 블록 적층체를 형성하고, 상기 블록 적층체를 적층함으로써 구현될 수 있다.
상기 블록 적층체는 복수의 제1 및 제2 내부전극(121, 122) 중 3개 이상을 하나의 블록(B)으로 정하는 것과 동일하게 폭이 서로 다른 제1 및 제2 내부전극 패턴이 형성된 복수의 세라믹 그린시트 중 3개 이상을 적층하여 형성될 수 있다.
이로 인하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 0.76≤T2/T1≤0.97를 만족할 수 있으며, 층간 박리 불량을 막을 수 있어 신뢰성 향상을 구현할 수 있다.
상기 T2/T1의 값이 0.76 미만의 경우에는 상기 복수의 제1 및 제2 내부전극(121, 122) 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리(T1)와 최단 거리(T2)의 차이가 크게 되어 박리 불량 등 신뢰성에 문제가 있을 수 있다.
상기 T2/T1의 값이 0.97을 초과하는 경우에는 상기 복수의 제1 및 제2 내부전극(121, 122) 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리(T1)와 최단 거리(T2)의 차이가 거의 없어 박리 불량 등 신뢰성에 문제가 있을 수 있다.
특히, 본 발명의 일 실시형태에 따르면, 상기 복수의 제1 및 제2 내부전극(121, 122) 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.85≤T2/T1≤0.90을 만족할 경우 신뢰성이 더욱 우수할 수 있다.
도 6은 본 발명의 다른 실시형태에 따른 적층 세라믹 캐패시터의 제조 공정도이다.
도 6을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 세라믹 분말을 포함하는 슬러리를 이용하여 복수의 세라믹 그린시트를 마련하는 단계; 상기 복수의 세라믹 그린시트 상에 금속 분말을 포함하는 도전성 페이스트를 이용하여 폭이 서로 다른 제1 및 제2 내부전극 패턴을 각각 형성하는 단계; 상기 복수의 세라믹 그린시트 중 3개 이상을 적층하여 복수의 블록 적층체를 형성하는 단계; 및 상기 복수의 블록 적층체를 적층하고 소성하여, 복수의 제1 및 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며, 상기 세라믹 본체 내의 상기 복수의 제1 및 제2 내부전극 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.76≤T2/T1≤0.97을 만족할 수 있다.
상기 적층 세라믹 전자부품의 제조방법에 대하여는 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징을 제외하고, 이하에서 설명하도록 하며, 특히 적층 세라믹 커패시터로 설명하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선 세라믹 분말을 포함하는 슬러리를 이용하여 복수의 세라믹 그린시트를 마련할 수 있다.
상기 세라믹 분말은 특별히 제한되지 않으며, 예를 들어 티탄산바륨(BaTiO3)분말일 수 있다.
다음으로, 상기 복수의 세라믹 그린시트 상에 금속 분말을 포함하는 도전성 페이스트를 이용하여 폭이 서로 다른 제1 및 제2 내부전극 패턴을 각각 형성할 수 있다.
상기 금속 분말은 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금, 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
다음으로, 상기 복수의 세라믹 그린시트 중 3개 이상을 적층하여 복수의 블록 적층체를 형성할 수 있다.
상기 복수의 블록 적층체를 구성하는 복수의 세라믹 그린시트 상에 형성된 제1 및 제2 내부전극 패턴의 폭은 서로 다를 수 있다.
*또한, 상기 복수의 블록 적층체 각각은 내부의 제1 및 제2 내부전극 패턴이 동일한 형상으로 배치될 수 있다.
즉, 상기 복수의 블록 적층체가 3개의 세라믹 그린시트를 적층하여 형성될 경우, 제1 내부전극, 제2 내부전극 및 제1 내부전극이 순차로 적층되며, 이 경우 제2 내부전극의 폭이 상하에 적층된 제1 내부전극의 폭에 비해 더 클 수 있다.
한편, 이에 제한되는 것은 아니나 상기 복수의 블록 적층체를 형성하는 단계 이후에 상기 복수의 블록 적층체를 압착하는 단계를 더 포함할 수 있다.
상기 복수의 블록 적층체 각각을 압착한 후에 상기 복수의 블록 적층체를 적층함으로써, 상기 세라믹 본체 내의 상기 복수의 제1 및 제2 내부전극 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.76≤T2/T1≤0.97을 만족할 수 있다.
즉, 세라믹 본체 내의 복수의 제1 및 제2 내부전극을 전부 적층하여 압착 및 소성하는 것보다 상기와 같이 폭이 서로 다른 제1 및 제2 내부전극 패턴이 형성된 세라믹 그린시트를 3개 이상으로 나누어 블록 적층체를 형성하고 압착할 경우 단차 문제를 해소할 수 있다.
다음으로, 상기 복수의 블록 적층체를 적층하고 소성하여, 복수의 제1 및 제2 내부전극을 포함하는 세라믹 본체를 형성할 수 있다.
상기의 공정에 따라 세라믹 본체를 형성할 수 있으며, 이 경우 상기 복수의 제1 및 제2 내부전극의 적층수는 150층 이상일 수 있으나, 이에 제한되는 것은 아니다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.1μm인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 1.05μm 및 0.95μm의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성하게 된다.
다음으로, 입자 평균 크기가 0.1 내지 0.2 μm인 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.
상기 내부전극용 도전성 페이스트는 니켈 분말과 별개로 티탄산바륨(BaTiO3) 분말을 더 첨가하여 제작하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하되, 폭이 서로 다르게 형성한 후 3개 이상의 세라믹 그린시트를 적층하여 복수의 블록 적층체를 형성하였다.
다음으로 상기 복수의 블록 적층체를 적층하였으며, 제1 및 제2 내부전극의 적층수는 300층으로 제작하였으며, 상기 블록 적층체 내의 제1 및 제2 내부전극의 총 층수는 10층으로 제작하였다.
이후 압착, 절단하여 0603 규격의 Size의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극 형성 및 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
비교예는 일반적인 적층 세라믹 커패시터의 제조 공정에 따라 제조하였다.
상기 실시예 및 비교예에 대하여 박리 시험을 실시한 결과 본 발명의 일 실시형태에 따라 제작된 실시예의 경우는 100개의 시료 중 박리 불량의 발생은 없었으나, 비교예의 경우에는 100개의 시료 중 38개의 시료가 박리 불량의 문제가 발생하였다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터 110: 세라믹 본체
111: 유전체층 121, 122: 내부전극
131, 132: 외부 전극
B: 블록

Claims (10)

  1. 복수의 유전체층을 포함하는 세라믹 본체; 및
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 서로 폭이 다른 복수의 제1 및 제2 내부전극;을 포함하며,
    상기 복수의 제1 및 제2 내부전극 중 3개 이상이 하나의 블록을 형성하며, 상기 블록이 반복하여 적층되는 것을 특징으로 하며, 상기 하나의 블록을 형성하는 상기 제1 및 제2 내부전극은 최외측에서 내부로 갈수록 폭이 증가되며, 서로 인접한 블록의 경계에서는 동일한 폭의 내부 전극이 배치되어 있고, 상기 블록의 개수는 5개 이상이고, 상기 복수의 제1 및 제2 내부전극 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.76≤T2/T1≤0.97을 만족하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 복수의 제1 및 제2 내부전극 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.85≤T2/T1≤0.90을 만족하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 복수의 제1 및 제2 내부전극의 적층수는 150층 이상인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 내부전극은 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금, 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상의 금속을 포함하는 적층 세라믹 전자부품.
  5. 세라믹 분말을 포함하는 슬러리를 이용하여 복수의 세라믹 그린시트를 마련하는 단계;
    상기 복수의 세라믹 그린시트 상에 금속 분말을 포함하는 도전성 페이스트를 이용하여 폭이 서로 다른 제1 및 제2 내부전극 패턴을 각각 형성하는 단계;
    상기 복수의 세라믹 그린시트 중 3개 이상을 적층하여 복수의 블록 적층체를 형성하는 단계; 및
    상기 복수의 블록 적층체를 적층하고 소성하여, 복수의 제1 및 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하며,
    상기 복수의 블록 적층체 중 하나의 블록 적층체를 형성하는 상기 제1 및 제2 내부전극은 최외측에서 내부로 갈수록 폭이 증가되며, 서로 인접한 블록의 경계에서는 동일한 폭의 내부 전극이 배치되어 있고, 상기 복수의 블록 적층체의 개수는 5개 이상이고, 상기 세라믹 본체 내의 상기 복수의 제1 및 제2 내부전극 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.76≤T2/T1≤0.97을 만족하는 적층 세라믹 전자부품의 제조 방법.
  6. 제5항에 있어서,
    상기 복수의 블록 적층체를 형성하는 단계 이후에 상기 블록 적층체를 압착하는 단계를 더 포함하는 적층 세라믹 전자부품의 제조 방법.
  7. 제5항에 있어서,
    상기 복수의 블록 적층체 각각은 내부의 제1 및 제2 내부전극 패턴이 동일한 형상으로 배치되는 적층 세라믹 전자부품의 제조 방법.
  8. 제5항에 있어서,
    상기 복수의 제1 및 제2 내부전극 중 상부 및 하부의 최외측 내부 전극 사이의 최장 거리를 T1 및 최단 거리를 T2라 할 때, 0.85≤T2/T1≤0.90을 만족하는 적층 세라믹 전자부품의 제조 방법.
  9. 제5항에 있어서,
    상기 복수의 제1 및 제2 내부전극의 적층수는 150층 이상인 적층 세라믹 전자부품의 제조 방법.
  10. 제5항에 있어서,
    상기 금속 분말은 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금, 니켈(Ni) 및 구리(Cu)로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품의 제조 방법.
KR1020140159958A 2014-11-17 2014-11-17 적층 세라믹 전자부품 및 이의 제조방법 KR101630077B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140159958A KR101630077B1 (ko) 2014-11-17 2014-11-17 적층 세라믹 전자부품 및 이의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140159958A KR101630077B1 (ko) 2014-11-17 2014-11-17 적층 세라믹 전자부품 및 이의 제조방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020120149936A Division KR20140080291A (ko) 2012-12-20 2012-12-20 적층 세라믹 전자부품 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20140147790A KR20140147790A (ko) 2014-12-30
KR101630077B1 true KR101630077B1 (ko) 2016-06-13

Family

ID=52676434

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140159958A KR101630077B1 (ko) 2014-11-17 2014-11-17 적층 세라믹 전자부품 및 이의 제조방법

Country Status (1)

Country Link
KR (1) KR101630077B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002015942A (ja) * 2000-06-29 2002-01-18 Kyocera Corp 積層型電子部品
JP2008103448A (ja) * 2006-10-18 2008-05-01 Matsushita Electric Ind Co Ltd 積層電子部品とその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022859A (ja) 2002-06-18 2004-01-22 Murata Mfg Co Ltd 積層セラミックコンデンサおよびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002015942A (ja) * 2000-06-29 2002-01-18 Kyocera Corp 積層型電子部品
JP2008103448A (ja) * 2006-10-18 2008-05-01 Matsushita Electric Ind Co Ltd 積層電子部品とその製造方法

Also Published As

Publication number Publication date
KR20140147790A (ko) 2014-12-30

Similar Documents

Publication Publication Date Title
JP6978163B2 (ja) 積層セラミックキャパシタ及びその製造方法
CN110164688B (zh) 多层陶瓷电子组件及其制造方法
KR20140080291A (ko) 적층 세라믹 전자부품 및 이의 제조방법
JP5420619B2 (ja) 積層セラミックコンデンサ及びその製造方法
US9704648B2 (en) Multilayer ceramic capacitor, manufacturing method thereof, and board having the same
JP5483498B2 (ja) 積層セラミック電子部品及びその製造方法
JP5932946B2 (ja) 積層セラミック電子部品
KR101496814B1 (ko) 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판
JP2022008697A (ja) 積層セラミック電子部品及びその実装基板
KR20190035178A (ko) 적층 세라믹 커패시터 및 그의 제조 방법
KR101939083B1 (ko) 적층형 커패시터 및 그 제조방법
JP2013236045A (ja) 積層セラミック電子部品及びその製造方法
JP2021044533A (ja) 積層セラミックキャパシタ及びその製造方法
JP2020027931A (ja) 積層セラミックキャパシタ及びその製造方法
JP7248363B2 (ja) 積層セラミックキャパシタ及びその製造方法
US9281121B2 (en) Multilayer ceramic electronic component and manufacturing method thereof
KR102097328B1 (ko) 적층 세라믹 전자부품 및 그 제조방법
KR20160053682A (ko) 적층 세라믹 커패시터, 적층 세라믹 커패시터의 제조 방법 및 적층 세라믹 커패시터의 실장 기판
KR102505445B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 제조방법
KR101630077B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
JP2014013872A (ja) 積層セラミック電子部品及びその製造方法
KR20130106120A (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR102345117B1 (ko) 적층형 커패시터
KR101933403B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
KR20150134899A (ko) 적층 세라믹 전자부품 및 이의 제조방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 4