KR20150134899A - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents

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KR20150134899A
KR20150134899A KR1020140062310A KR20140062310A KR20150134899A KR 20150134899 A KR20150134899 A KR 20150134899A KR 1020140062310 A KR1020140062310 A KR 1020140062310A KR 20140062310 A KR20140062310 A KR 20140062310A KR 20150134899 A KR20150134899 A KR 20150134899A
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윤종현
문지희
이순철
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삼성전기주식회사
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Abstract

본 발명은 적층 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 본 발명은 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 폭 방향으로 중앙부에 홈이 형성된 제1 및 제2 내부전극; 및 상기 세라믹 본체의 양측 단부에 형성된 제1 및 제2 외부전극;을 포함하는 적층 세라믹 전자부품 및 이의 제조방법을 제공한다.

Description

적층 세라믹 전자부품 및 이의 제조방법{Laminated ceramic electronic parts and fabrication method thereof}
본 발명은 내부전극의 패턴 형상을 변경하여 미세 용량을 구현할 수 있는 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
또한, 적층 세라믹 전자부품의 대용량화를 구현하기 위해서 용량을 형성하는 내부 전극의 중첩 면적을 최대로 유지하면서 적층수를 증가시키는 방법을 이용하고 있다.
한편, 적층 세라믹 전자부품 중에는 저용량 기종이 요구되는 경우가 있다.
상기와 같이 저용량 적층 세라믹 전자부품의 경우에도 상기와 같이 동일한 내부 전극의 중첩 면적을 가지면서 적층수만을 감소함으로써, 저용량을 구현하는 방법을 일반적으로 사용하고 있다.
그러나, 상기와 같이 저용량 적층 세라믹 전자부품 특히 휨강도가 확보되어야 하는 기종은 적층수가 감소할 경우 그만큼 칩 내부의 강도는 약해지는 문제가 생길 수 있다.
따라서, 저용량 적층 세라믹 전자부품 특히 휨강도가 확보되어야 하는 기종의 경우 적층수를 일정 부분 유지하여 휨강도의 저하를 막을 수 있는 방법에 대한 연구가 필요한 실정이다.
일본특허공개공보 2007-013132
본 발명은 내부전극의 패턴 형상을 변경하여 미세 용량을 구현할 수 있는 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 폭 방향으로 중앙부에 홈이 형성된 제1 및 제2 내부전극; 및 상기 세라믹 본체의 양측 단부에 형성된 제1 및 제2 외부전극;을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 제1 내부전극과 제2 내부전극의 폭을 a, 상기 홈의 폭을 b라 하면, b/a×100(%)은 5% 내지 85%일 수 있다.
상기 유전체층의 유전율을 ε, 유전체층의 두께를 td, 제1 내부전극과 제2 내부전극이 형성된 유전체층의 층수를 n, 상기 제1 내부전극과 제2 내부전극의 폭을 a, 상기 홈의 폭을 b 및 상기 제1 내부전극과 제2 내부전극이 중첩되는 영역의 길이를 c라 하면, 상기 적층 세라믹 전자부품의 정전 용량은 (ε/td)×{(a-b)×c}×n으로 표현될 수 있다.
상기 홈은 상기 제1 및 제2 내부전극을 길이 방향으로 관통될 수 있다.
본 발명의 다른 실시형태는 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하되, 각 내부전극의 패턴 중앙부에 홈을 형성하는 단계; 및 상기 세라믹 그린시트를 적층하고 소결하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 폭 방향으로 중앙부에 홈이 형성된 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조 방법을 제공한다.
상기 제1 내부전극과 제2 내부전극의 폭을 a, 상기 홈의 폭을 b라 하면, b/a×100(%)은 5% 내지 85%일 수 있다.
상기 유전체층의 유전율을 ε, 유전체층의 두께를 td, 제1 내부전극과 제2 내부전극이 형성된 유전체층의 층수를 n, 상기 제1 내부전극과 제2 내부전극의 폭을 a, 상기 홈의 폭을 b 및 상기 제1 내부전극과 제2 내부전극이 중첩되는 영역의 길이를 c라 하면, 상기 적층 세라믹 전자부품의 정전 용량은 (ε/td)×{(a-b)×c}×n으로 표현될 수 있다.
상기 홈은 상기 제1 및 제2 내부전극을 길이 방향으로 관통될 수 있다.
본 발명에 따르면 내부전극의 패턴 형상을 변경하여 미세 용량을 구현할 수 있으며, 특히 고용량 적층 세라믹 전자부품의 적층수를 그대로 유지함으로써, 저용량 적층 세라믹 전자부품의 구현이 가능하다.
또한, 고용량 적층 세라믹 전자부품의 적층수를 그대로 유지하면서 저용량 적층 세라믹 전자부품의 구현이 가능하므로, 휨크랙 발생을 저감하여 신뢰성이 우수한 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터의 내부를 개략적으로 나타내는 모식도이다.
도 3은 도 1의 A-A' 단면도이다.
도 4는 도 1의 B-B' 단면도이다.
도 5는 본 발명의 일 실시예에 따라 세라믹 그린시트에 인쇄된 복수개의 내부 전극 패턴을 나타내는 평면도이다.
도 6은 본 발명의 다른 실시 형태에 따른 세라믹 그린시트가 적층된 적층체를 나타낸 모식도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터의 내부를 개략적으로 나타내는 모식도이다.
도 3은 도 1의 A-A' 단면도이다.
도 4는 도 1의 B-B' 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111)을 포함하는 세라믹 본체(110); 및 상기 세라믹 본체(110) 내에서 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되며, 폭 방향으로 중앙부에 홈(112)이 형성된 제1 및 제2 내부전극(121, 122); 및 상기 세라믹 본체(110)의 양측 단부에 형성된 제1 및 제2 외부전극(131, 132);을 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
도 2를 참조하면, 본 발명의 일 실시형태에서, 세라믹 본체(110)는 서로 대향하는 제1주면 및 제2주면과 상기 제1주면 및 제2 주면을 연결하는 제1 측면, 제2 측면, 제1 단면 및 제2 단면을 가질 수 있다. 상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(111) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
상기 제1 및 제2 내부전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 제1 내부전극 및 제2 내부전극(121, 122)은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 단면과 제2 단면으로 교대로 노출될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110)의 양측 단부에 형성되며, 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결된 제1 및 제2 외부전극(131, 132)을 포함할 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 상기 제1 및 제2 내부전극(121, 122)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부전극(121, 122)은 상기 세라믹 본체(110) 내에서 폭 방향으로 중앙부에 홈(112)이 형성된 상태에서 교차 적층될 수 있다.
일반적으로 적층 세라믹 전자부품 중에는 저용량 기종이 요구되는 경우가 있다.
상기와 같이 저용량 적층 세라믹 전자부품의 경우에 고용량 기종과 동일하게 내부 전극의 중첩 면적을 최대로 가지면서 적층수만을 감소함으로써, 저용량을 구현하는 방법을 일반적으로 사용하고 있다.
그러나, 상기 저용량 적층 세라믹 전자부품 특히 휨강도가 확보되어야 하는 기종은 적층수가 감소할 경우 그만큼 칩 내부의 강도는 약해지는 문제가 생길 수 있다.
본 발명의 일 실시형태에 따르면 상기 제1 및 제2 내부전극(121, 122)은 상기 세라믹 본체(110) 내에서 폭 방향으로 중앙부에 홈(112)이 형성된 상태에서 교차 적층됨으로써, 내부전극의 적층수를 감소시키지 않고도 저용량 적층 세라믹 커패시터를 구현할 수 있다.
즉, 본 발명의 일 실시형태에 따르면 내부전극의 적층수를 감소시키지 않고 저용량을 구현할 수 있으므로, 휨강도를 확보할 수 있어 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
또한, 설계된 적층 세라믹 커패시터의 용량에 맞추어 상기 홈(112)의 폭을 조절할 수 있어, 일정 수준 이상의 정전 용량을 구현할 수도 있으며, 저용량의 적층 세라믹 커패시터도 자유롭게 구현할 수 있다.
상기 제1 내부전극(121)과 제2 내부전극(122) 각각의 폭을 a, 상기 홈(112)의 폭을 b라 하면, b/a×100(%)은 5% 내지 85%일 수 있다.
상기 제1 내부전극(121)과 제2 내부전극(122) 각각의 폭(a) 대비 상기 홈(112)의 폭(b)의 비(b/a)가 백분율로 5% 내지 85%를 만족하도록 조절함으로써, 내부전극의 적층수는 일정하게 유지한 상태에서 용량을 형성하는 제1 내부전극(121)과 제2 내부전극(122)의 중첩 면적을 조절하여 목표 용량을 구현할 수 있다.
즉, 내부전극의 적층수는 고용량 적층 세라믹 커패시터와 동일하더라도 내부전극의 중첩 면적을 감소시켜 저용량 적층 세라믹 커패시터를 구현할 수 있다.
상기 제1 내부전극(121)과 제2 내부전극(122) 각각의 폭(a) 대비 상기 홈(112)의 폭(b)의 비(b/a)가 백분율로 5% 미만일 경우에는 중첩되는 면적이 너무 작아 용량 구현이 어려울 수 있으며, 용량 미형성에 따른 불량이 발생할 수 있다.
상기 제1 내부전극(121)과 제2 내부전극(122) 각각의 폭(a) 대비 상기 홈(112)의 폭(b)의 비(b/a)가 백분율로 85%를 초과하는 경우에는 중첩되는 면적이 너무 커서 저용량 적층 세라믹 커패시터를 구현하기 어렵다.
상기 홈(112)은 상기 제1 및 제2 내부전극(121, 122)을 길이 방향으로 관통될 수 있으나, 반드시 이에 제한되는 것은 아니다.
즉, 상기 홈(112)이 상기 제1 및 제2 내부전극(121, 122)을 길이 방향으로 관통되도록 형성하고 그 폭을 조절함으로써, 상기 적층 세라믹 커패시터(100)의 정전 용량을 조절할 수 있다.
혹은 상기 홈(112)이 상기 제1 및 제2 내부전극(121, 122)을 길이 방향으로 관통되지 않도록 형성하고, 제1 및 제2 내부전극(121, 122)이 중첩되는 면적을 조절함으로써 상기 적층 세라믹 커패시터(100)의 정전 용량을 조절할 수도 있다.
한편, 도 4를 참조하면 상기 유전체층(111)의 유전율을 ε, 유전체층(111)의 두께를 td, 제1 내부전극(121)과 제2 내부전극(122)이 형성된 유전체층(111)의 층수를 n, 상기 제1 내부전극(121)과 제2 내부전극(122)의 폭을 a, 상기 홈(112)의 폭을 b 및 상기 제1 내부전극(121)과 제2 내부전극(122)이 중첩되는 영역의 길이를 c라 하면, 상기 적층 세라믹 전자부품의 정전 용량은 (ε/td)×{(a-b)×c}×n으로 표현될 수 있다.
일반적인 적층 세라믹 전자부품의 경우에는 제1 내부전극과 제2 내부전극에 홈이 형성되지 않으므로, 상기 홈을 제외하고 다른 변수가 동일하다고 가정할 경우, 상기 홈의 폭인 b가 0이므로 적층 세라믹 전자부품의 정전 용량은 (ε/td)×(a×c)×n으로 표현될 수 있다.
즉, 본 발명의 일 실시형태에서는 상기 홈(112)의 폭 b가 0이 아니므로, 일반적인 적층 세라믹 전자부품과는 용량에서 차이가 발생하며, 고용량 적층 세라믹 커패시터와 내부전극의 적층수가 동일하더라도 저용량을 구현할 수 있다.
도 5는 본 발명의 일 실시예에 따라 세라믹 그린시트에 인쇄된 복수개의 내부 전극 패턴을 나타내는 평면도이다.
도 6은 본 발명의 다른 실시 형태에 따른 세라믹 그린시트가 적층된 적층체를 나타낸 모식도이다.
도 5 및 도 6을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계; 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하되, 각 내부전극의 패턴 중앙부에 홈을 형성하는 단계; 및 상기 세라믹 그린시트를 적층하고 소결하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 폭 방향으로 중앙부에 홈이 형성된 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함할 수 있다.
상기 제1 내부전극과 제2 내부전극의 폭을 a, 상기 홈의 폭을 b라 하면, b/a×100(%)은 5% 내지 85%일 수 있다.
상기 유전체층의 유전율을 ε, 유전체층의 두께를 td, 제1 내부전극과 제2 내부전극이 형성된 유전체층의 층수를 n, 상기 제1 내부전극과 제2 내부전극의 폭을 a, 상기 홈의 폭을 b 및 상기 제1 내부전극과 제2 내부전극이 중첩되는 영역의 길이를 c라 하면, 상기 적층 세라믹 전자부품의 정전 용량은 (ε/td)×{(a-b)×c}×n으로 표현될 수 있다.
상기 홈은 상기 제1 및 제2 내부전극을 길이 방향으로 관통될 수 있다.
상기 세라믹 그린 시트의 적층수는 특별히 제한되지 않으며, 고용량 적층 세라믹 전자부품을 제조할 경우 예를 들어 400층 이상일 수 있으므로, 저용량 적층 세라믹 전자부품을 제조하면서도 상기와 같이 400층 이상일 수 있다.
즉, 본 발명의 다른 실시형태에 따르면 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련한 후 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하되, 각 내부전극의 패턴 중앙부에 홈을 형성함으로써, 목표로 하는 저용량의 적층 세라믹 전자부품을 구현할 수 있다.
구체적으로, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.
상기 도전성 페이스트는 특별히 제한되지 않으며, 예를 들어 금속 분말 40 내지 50 중량부를 포함할 수 있으며, 상기 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 및 팔라듐-은(Pd-Ag) 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성하되, 각 내부전극의 패턴 중앙부에 홈을 형성한 후 200 내지 400층 적층하여 액티브층을 형성하고, 상기 액티브층의 상면 또는 하면에 세라믹 그린시트를 적층하여 커버층을 형성함으로써, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체를 제작할 수 있다.
다음으로, 상기 세라믹 본체의 제1 및 제2 단면에 제1 외부전극 및 제2 외부전극을 형성할 수 있다.
상기의 특징 외에 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법 상의 특징 중 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분은 중복 설명을 피하기 위해 여기서는 생략하도록 한다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.
우선, 평균 입경이 0.1μm인 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 1.05μm 및 0.95μm의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성하게 된다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성하되, 중앙부에 홈을 형성한 후 400 내지 500층 적층하여 적층체를 만들었다.
이후 압착, 절단하여 1005 규격의 Size의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
결론적으로, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 내부전극 중앙부 영역에 홈을 형성하여, 내부전극 간 중첩되는 면적을 줄임으로써, 동일한 적층수에도 불구하고 저용량 적층 세라믹 커패시터를 제작할 수 있고 동일한 적층수를 가지므로, 휨강도 등이 우수하여 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10 ; 세라믹 그린시트 20 ; 내부전극 패턴
100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 112 ; 홈
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극

Claims (8)

  1. 유전체층을 포함하는 세라믹 본체; 및
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 폭 방향으로 중앙부에 홈이 형성된 제1 및 제2 내부전극; 및
    상기 세라믹 본체의 양측 단부에 형성된 제1 및 제2 외부전극;을 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 내부전극과 제2 내부전극의 폭을 a, 상기 홈의 폭을 b라 하면, b/a×100(%)은 5% 내지 85%인 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 유전체층의 유전율을 ε, 유전체층의 두께를 td, 제1 내부전극과 제2 내부전극이 형성된 유전체층의 층수를 n, 상기 제1 내부전극과 제2 내부전극의 폭을 a, 상기 홈의 폭을 b 및 상기 제1 내부전극과 제2 내부전극이 중첩되는 영역의 길이를 c라 하면, 상기 적층 세라믹 전자부품의 정전 용량은 (ε/td)×{(a-b)×c}×n으로 표현되는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 홈은 상기 제1 및 제2 내부전극을 길이 방향으로 관통하는 적층 세라믹 전자부품.
  5. 세라믹 분말을 포함하는 슬러리를 이용하여 세라믹 그린시트를 마련하는 단계;
    도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하되, 각 내부전극의 패턴 중앙부에 홈을 형성하는 단계; 및
    상기 세라믹 그린시트를 적층하고 소결하여, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 폭 방향으로 중앙부에 홈이 형성된 제1 및 제2 내부 전극을 포함하는 세라믹 본체를 형성하는 단계;를 포함하는 적층 세라믹 전자부품의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 내부전극과 제2 내부전극의 폭을 a, 상기 홈의 폭을 b라 하면, b/a×100(%)은 5% 내지 85%인 적층 세라믹 전자부품의 제조 방법.
  7. 제5항에 있어서,
    상기 유전체층의 유전율을 ε, 유전체층의 두께를 td, 제1 내부전극과 제2 내부전극이 형성된 유전체층의 층수를 n, 상기 제1 내부전극과 제2 내부전극의 폭을 a, 상기 홈의 폭을 b 및 상기 제1 내부전극과 제2 내부전극이 중첩되는 영역의 길이를 c라 하면, 상기 적층 세라믹 전자부품의 정전 용량은 (ε/td)×{(a-b)×c}×n으로 표현되는 적층 세라믹 전자부품의 제조 방법.
  8. 제5항에 있어서,
    상기 홈은 상기 제1 및 제2 내부전극을 길이 방향으로 관통하는 적층 세라믹 전자부품의 제조 방법.
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