KR101963259B1 - 적층 세라믹 전자부품 및 그 제조방법 - Google Patents

적층 세라믹 전자부품 및 그 제조방법 Download PDF

Info

Publication number
KR101963259B1
KR101963259B1 KR1020120023389A KR20120023389A KR101963259B1 KR 101963259 B1 KR101963259 B1 KR 101963259B1 KR 1020120023389 A KR1020120023389 A KR 1020120023389A KR 20120023389 A KR20120023389 A KR 20120023389A KR 101963259 B1 KR101963259 B1 KR 101963259B1
Authority
KR
South Korea
Prior art keywords
ceramic
protective layer
thickness
electrodes
internal electrodes
Prior art date
Application number
KR1020120023389A
Other languages
English (en)
Other versions
KR20130102277A (ko
Inventor
김해인
권상훈
최재열
정지훈
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020120023389A priority Critical patent/KR101963259B1/ko
Publication of KR20130102277A publication Critical patent/KR20130102277A/ko
Application granted granted Critical
Publication of KR101963259B1 publication Critical patent/KR101963259B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G2/00Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/14Protection against electric or thermal overload
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • H01G4/008Selection of materials
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03HIMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021Constructional details
    • H03H2001/0085Multilayer, e.g. LTCC, HTCC, green sheets

Abstract

본 발명은 적층 세라믹 전자부품에 관한 것으로, 본 발명은 유전체층과 제1 및 제2 내부전극이 교대로 적층된 세라믹 본체; 및 상기 제1 및 제2 내부전극과 전기적으로 연결되며 상기 세라믹 본체의 양단에 형성되는 제1 및 제2 외부전극;을 포함하며, 상기 세라믹 본체는 정전 용량 형성에 기여하는 유효층 및 상기 유효층의 상하면 중 적어도 일면에 제공되는 보호층을 포함하며, 상기 제1 및 제2 내부전극이 대향하여 형성된 영역으로 정전용량을 형성하는 용량 형성부 상의 보호층 두께가 상기 제1 또는 제2 내부전극으로만 대향하여 적층된 영역인 마진부에 대응하는 보호층 두께의 0.5 내지 0.8배인 적층 세라믹 전자부품을 제공한다.
본 발명에 따르면, 바인더의 함량에 따라 보호층의 두께를 조절하여 디라미네이션 또는 크랙 등의 발생율을 낮출 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer ceramic electronic component, and more particularly, to a multilayer ceramic electronic component including a ceramic body in which a dielectric layer and first and second internal electrodes are alternately laminated; And first and second external electrodes electrically connected to the first and second internal electrodes and formed at both ends of the ceramic body, wherein the ceramic body includes an effective layer contributing to formation of an electrostatic capacitance, And a protective layer provided on at least one surface of the first and second inner electrodes, wherein a thickness of a protective layer on a capacitance forming portion forming an electrostatic capacitance in a region in which the first and second inner electrodes are opposed to each other, Which is 0.5 to 0.8 times the thickness of the protective layer corresponding to the margin portion which is a stacked region facing the surface of the substrate.
According to the present invention, the thickness of the protective layer can be adjusted according to the content of the binder to lower the incidence of delamination or cracking.

Description

적층 세라믹 전자부품 및 그 제조방법{MULTI-LAYER CERAMIC ELECTRONIC PART AND METHOD FOR MANUFACTURING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a multilayer ceramic electronic component and a method of manufacturing the same. More particularly,

본 발명은 디라미네이션(Delamination)과 크랙(Crack) 등의 결함을 개선한 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic device improved in defects such as delamination and cracks.

적층 세라믹 전자부품은 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신 장치의 부품으로서 널리 사용되고 있다.
2. Description of the Related Art Multilayer ceramic electronic components are widely used as parts of mobile communication devices such as computers, PDAs, and mobile phones due to their small size, high capacity, and ease of mounting.

최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
2. Description of the Related Art In recent years, with the trend toward miniaturization of electronic products, multilayer ceramic electronic components are also required to be miniaturized and increased in capacity.

이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
Accordingly, various attempts have been made to reduce the thickness and thickness of the dielectric and internal electrodes, and multilayer ceramic electronic components in which the thickness of the dielectric layer is thinned and the number of layers are increased have been produced in recent years.

유전체층의 두께가 얇을 경우, 압착 공정 시 내부전극이 존재하지 않거나 격층으로 존재하는 용량 비형성부로의 유동량이 작아지고 밀도가 낮아질 수 있다. 이에 따라, 소성 후 디라미네이션이나 크랙이 발생하여 적층 세라믹 전자부품의 신뢰성 저하가 초래된다.
When the thickness of the dielectric layer is thin, the internal electrode may not be present in the pressing process, or the flow amount to the capacity ratio forming portion existing in the ribs may be reduced and the density may be lowered. As a result, delamination and cracks are generated after firing, resulting in lower reliability of the multilayer ceramic electronic component.

또한, 유전체층의 두께가 두꺼울 경우, 내부전극과 유전체층의 열팽창 차이로 인해 크랙이 발생할 수 있으며, 용량 구현을 위한 적절한 적층수를 구현할 수 없어 수율이 저하된다.
Also, when the thickness of the dielectric layer is large, cracks may occur due to a difference in thermal expansion between the internal electrode and the dielectric layer, and an appropriate number of stacked layers can not be realized.

한국공개특허공보 2011-0068233Korean Patent Publication No. 2006-0068233

본 발명은 디라미네이션 또는 크랙 등의 결함을 개선한 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic device in which defects such as delamination or cracks are improved.

본 발명의 일 실시형태는 유전체층과 제1 및 제2 내부전극이 교대로 적층된 세라믹 본체; 및 상기 제1 및 제2 내부전극과 전기적으로 연결되며 상기 세라믹 본체의 양단에 형성되는 제1 및 제2 외부전극;을 포함하며, 상기 세라믹 본체는 정전 용량 형성에 기여하는 유효층 및 상기 유효층의 상부 및 하부 중 적어도 하나에 제공되는 보호층을 포함하며, 상기 보호층은, 상기 제1 내부전극만이 대향하여 적층된 영역인 제1 마진부에 대응하도록 상기 세라믹 본체의 일 단부측에 형성되며, 상기 제1 마진부에서 상기 세라믹 본체의 표면으로부터 상기 제1 내부전극 중 이와 가장 가까운 것까지의 거리인 제1 두께(t1)를 가지는 제1 보호층; 상기 제2 내부전극만이 대향하여 적층된 영역인 제2 마진부에 대응하도록 상기 세라믹 본체의 타 단부측에 형성되며, 상기 제2 마진부에서 상기 세라믹 본체의 표면으로부터 상기 제2 내부전극 중 이와 가장 가까운 것까지의 거리인 제2 두께(t2)를 가지는 제2 보호층; 및 상기 제1 및 제2 내부전극이 교대로 적층된 영역인 용량형성부에 대응하도록 상기 제1 보호층 및 제2 보호층 사이에 형성되며, 상기 용량형성부에서 상기 세라믹 본체의 표면으로부터 상기 제1 내부전극 중 이와 가장 가까운 것까지의 거리인 제3 두께(t3)를 가지는 제3 보호층;을 포함하며, 상기 제2 두께(t2)에 대한 상기 제3 두께(t3)의 비(t3/t2)는 0.5~0.8인 적층 세라믹 전자부품을 제공할 수 있다.
One embodiment of the present invention is a ceramic body comprising: a ceramic body in which a dielectric layer and first and second internal electrodes are alternately laminated; And first and second external electrodes electrically connected to the first and second internal electrodes and formed at both ends of the ceramic body, wherein the ceramic body includes an effective layer contributing to formation of an electrostatic capacitance, Wherein the protective layer is formed on one end side of the ceramic body so as to correspond to the first margin portion which is a region in which only the first internal electrode is opposed to the first margin portion A first protective layer having a first thickness t1 that is a distance from a surface of the ceramic body to the nearest one of the first internal electrodes in the first margin portion; Wherein the second internal electrode is formed on the other end side of the ceramic body so as to correspond to a second margin portion which is a region where the second internal electrode is stacked so as to oppose to the second internal electrode, A second protective layer having a second thickness t2 that is a distance to the nearest one; And a second protective layer formed between the first protective layer and the second protective layer so as to correspond to the capacity forming portion which is an area where the first and second internal electrodes are alternately stacked, (T3) of the third thickness (t3) to the second thickness (t2), and a third protective layer having a third thickness (t3) t2) of 0.5 to 0.8 can be provided.

상기 제1 및 제2 내부전극은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
The first and second internal electrodes may include at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).

본 발명의 다른 실시형태는 세라믹 파우더와 상기 세라믹 파우더의 중량 대비 11~17wt%의 바인더를 포함하는 슬러리를 도포 및 건조하여 세라믹 그린시트를 마련하는 단계; 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 세라믹 그린시트를 적층하여 유전체층과 제1 및 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계; 상기 세라믹 그린시트 적층 후 700 내지 1000 kgf/cm2의 압력으로 압착하는 단계; 및 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 형성하는 단계;를 포함하며, 상기 세라믹 본체는 정전 용량 형성에 기여하는 유효층 및 상기 유효층의 상하면 중 적어도 일면에 제공되는 보호층을 포함하며, 상기 보호층은, 상기 제1 내부전극만이 대향하여 적층된 영역인 제1 마진부에 대응하도록 상기 세라믹 본체의 일 단부측에 형성되며, 상기 제1 마진부에서 상기 세라믹 본체의 표면으로부터 상기 제1 내부전극 중 이와 가장 가까운 것까지의 거리인 제1 두께(t1)를 가지는 제1 보호층; 상기 제2 내부전극만이 대향하여 적층된 영역인 제2 마진부에 대응하도록 상기 세라믹 본체의 타 단부측에 형성되며, 상기 제2 마진부에서 상기 세라믹 본체의 표면으로부터 상기 제2 내부전극 중 이와 가장 가까운 것까지의 거리인 제2 두께(t2)를 가지는 제2 보호층; 및 상기 제1 및 제2 내부전극이 교대로 적층된 영역인 용량형성부에 대응하도록 상기 제1 보호층 및 제2 보호층 사이에 형성되며, 상기 용량형성부에서 상기 세라믹 본체의 표면으로부터 상기 제1 내부전극 중 이와 가장 가까운 것까지의 거리인 제3 두께(t3)를 가지는 제3 보호층;을 포함하며, 상기 제2 두께(t2)에 대한 상기 제3 두께(t3)의 비(t3/t2)는 0.5~0.8인 적층 세라믹 전자부품 제조방법을 제공할 수 있다.According to another embodiment of the present invention, there is provided a method of manufacturing a ceramic green sheet, comprising: applying and drying a slurry containing ceramic powder and a binder of 11 to 17 wt% based on the weight of the ceramic powder to prepare a ceramic green sheet; Forming an internal electrode pattern on the ceramic green sheet using a conductive metal paste; Laminating the ceramic green sheet to form a ceramic body including a dielectric layer and first and second internal electrodes; Pressing the green ceramic sheet at a pressure of 700 to 1000 kgf / cm 2 after lamination; And forming first and second external electrodes electrically connected to the first and second internal electrodes, wherein the ceramic body includes at least one of an effective layer contributing to formation of an electrostatic capacitance and an upper layer Wherein the protective layer is formed on one end side of the ceramic body so as to correspond to a first margin portion that is a region in which only the first internal electrode is stacked so as to face the first margin, A first protective layer having a first thickness t1 that is a distance from a surface of the ceramic body to the closest of the first internal electrodes; Wherein the second internal electrode is formed on the other end side of the ceramic body so as to correspond to a second margin portion which is a region where the second internal electrode is stacked so as to oppose to the second internal electrode, A second protective layer having a second thickness t2 that is a distance to the nearest one; And a second protective layer formed between the first protective layer and the second protective layer so as to correspond to the capacity forming portion which is an area where the first and second internal electrodes are alternately stacked, (T3) of the third thickness (t3) to the second thickness (t2), and a third protective layer having a third thickness (t3) t2) of 0.5 to 0.8 can be provided.

삭제delete

삭제delete

삭제delete

상기 도전성 금속 페이스트는 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.The conductive metal paste may include at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).

본 발명은 바인더 함량으로 용량 형성부에 대응하는 보호층 두께와 마진부에 대응하는 보호층 두께를 조절하여 디라미네이션 및 크랙의 발생율이 낮은 적층 세라믹 전자부품을 구현할 수 있다.The present invention can realize a multilayer ceramic electronic device having a low generation rate of delamination and cracks by adjusting the thickness of the protective layer corresponding to the capacity forming portion and the thickness of the protective layer corresponding to the margin portion by the binder content.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 S 영역의 확대도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 방법을 나타내는 공정도이다.
1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a cross-sectional view taken along line AA 'of FIG.
3 is an enlarged view of the area S in Fig.
4 is a process diagram showing a method of manufacturing a multilayer ceramic capacitor according to another embodiment of the present invention.

본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상 동일한 도면 부호로 표시되는 요소는 동일한 요소이다.
The embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Therefore, the shapes and sizes of the elements in the drawings and the like can be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.

도 2는 본 발명의 일 실시형태를 설명하기 위한 도 1의 A-A' 단면도이다.2 is a cross-sectional view taken along line A-A 'in Fig. 1 for explaining an embodiment of the present invention.

도 3은 본 발명의 일 실시형태를 설명하기 위한 도2의 S의 확대도이다.
Fig. 3 is an enlarged view of S in Fig. 2 for explaining an embodiment of the present invention.

도 1 내지 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(22)과 제1 및 제2 내부전극(20,21)이 교대로 적층된 세라믹 본체(110); 및 상기 제1 및 제2 내부전극(20,21)과 전기적으로 연결되며 상기 세라믹 본체(110)의 양단에 형성되는 제1 및 제2 외부전극(121,122);을 포함하며, 상기 세라믹 본체(110)는 정전 용량 형성에 기여하는 유효층 및 상기 유효층의 상하면 중 적어도 일면에 제공되는 보호층을 포함하며, 상기 제1 및 제2 내부전극이 대향하여 교대로 적층된 영역으로써 정전용량을 형성하는 용량 형성부에 대응하는 보호층 두께가 상기 제1 또는 제2 내부전극으로만 대향하여 적층된 영역인 마진부에 대응하는 보호층 두께의 0.5 내지 0.8배일 수 있다.1 to 3, a multilayer ceramic electronic device according to an embodiment of the present invention includes a ceramic body 110 in which a dielectric layer 22 and first and second internal electrodes 20 and 21 are alternately laminated; And first and second external electrodes (121, 122) electrically connected to the first and second internal electrodes (20, 21) and formed at both ends of the ceramic body (110) ) Includes an effective layer contributing to the formation of an electrostatic capacity and a protective layer provided on at least one side of the upper and lower surfaces of the effective layer, and the first and second internal electrodes are alternately stacked alternately to form an electrostatic capacity The thickness of the protective layer corresponding to the capacity-forming portion may be 0.5 to 0.8 times the thickness of the protective layer corresponding to the margin portion which is a region where the protective layer is laminated only to the first or second internal electrode.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
Hereinafter, a multilayer ceramic electronic device according to an embodiment of the present invention will be described, but a laminated ceramic capacitor will be described, but the present invention is not limited thereto.

본 실시 형태의 적층 세라믹 커패시터에 있어서, '길이'는 도 1의 L 방향, 두께는 도 1의 T 방향, 폭 방향은 도 1의 W 방향으로 정의한다.
In the multilayer ceramic capacitor of the present embodiment, 'length' is defined as L direction in FIG. 1, thickness is defined as T direction in FIG. 1, and width direction is defined as W direction in FIG.

상기 보호층의 두께(t1,t2, t3)는 상기 세라믹 본체(110)의 폭 방향의 중앙부에서 절단한 길이-두께(L-T) 방향 단면에서의 유전체층(22)의 두께일 수 있다.The thicknesses t1, t2 and t3 of the protective layer may be the thickness of the dielectric layer 22 in the length-thickness (L-T) direction cut at the center in the width direction of the ceramic body 110.

상기 용량 형성부(C3)는 상기 세라믹 본체(110)에 있어서 제1 및 제2 내부전극(20,21)이 대향하여 교대로 적층된 영역일 수 있으며, 마진부(C1, C2)는 길이-두께 단면에서 양 측면에 해당하며 제1 또는 제2 내부전극만이 적층된 영역일 수 있다.The capacitance forming portion C3 may be a region in which the first and second internal electrodes 20 and 21 are alternately stacked alternately in the ceramic body 110. The margin portions C1 and C2 may be a length- It may be a region corresponding to both sides of the thickness cross section and only the first or second internal electrode is laminated.

상기 제1 내부전극(20) 및 제2 내부전극(21)은 특별히 제한되지 않으며, 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
The first internal electrode 20 and the second internal electrode 21 are not particularly limited and may be made of a noble metal material such as palladium (Pd), a palladium-silver (Pd-Ag) alloy, The conductive paste may be formed using at least one of the conductive paste.

정전 용량 형성을 위해 제1 외부전극(121) 및 제2 외부전극(122)이 상기 세라믹 본체(110)의 외측에 형성될 수 있으며, 상기 제1 내부전극(20) 및 제2 내부전극(21)과 전기적으로 연결될 수 있다.The first outer electrode 121 and the second outer electrode 122 may be formed on the outer side of the ceramic body 110 to form the electrostatic capacity and the first inner electrode 20 and the second inner electrode 21 As shown in FIG.

상기 제1 외부전극(121) 및 제2 외부전극(121)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 니켈(Ni), 구리(Cu), 은(Ag) 등으로 형성될 수 있다.
The first external electrode 121 and the second external electrode 121 may be formed of a conductive material having the same material as that of the internal electrode. However, the first external electrode 121 and the second external electrode 121 may be formed of Ni, Cu, Ag, Or the like.

t1/t2가 0.5 내지 0.8 이면 적층 세라믹 커패시터의 디라미네이션 또는 크랙의 발생율을 1% 이하로 할 수 있다. 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 디라미네이션 또는 크랙의 발생율을 낮춤으로써 적절한 적층 수에 따른 용량을 구현하면서 신뢰성을 높일 수 있다. When t1 / t2 is 0.5 to 0.8, the delamination or cracking rate of the multilayer ceramic capacitor can be made to be 1% or less. The multilayer ceramic capacitor according to an embodiment of the present invention can reduce the occurrence of delamination or cracking, thereby increasing the reliability while realizing a capacity according to an appropriate number of stacked layers.

t1/t2가 0.5 미만이면 크랙의 발생율이 높아질 수 있으며, 0.8을 초과하는 경우 디라미네이션 및 크랙의 발생율이 높아져 적층 세라믹 전자부품의 신뢰성이 저하될 수 있다.If t1 / t2 is less than 0.5, the occurrence rate of cracks can be increased. If the ratio t1 / t2 exceeds 0.8, the rate of occurrence of delamination and cracks increases and reliability of the multilayer ceramic electronic component may be deteriorated.

도 4는 본 발명의 다른 실시형태를 설명하기 위한 적층 세라믹 커패시터의 공정도이다.
4 is a process diagram of a multilayer ceramic capacitor for explaining another embodiment of the present invention.

도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 제조방법은 세라믹 파우더와 바인더를 포함하는 세라믹 그린시트를 마련하는 단계; 도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계; 상기 세라믹 그린시트를 적층하여 유전체층과 제1 및 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계; 및 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 형성하는 단계;를 포함하며, 상기 세라믹 본체는 정전 용량 형성에 기여하는 유효층 및 상기 유효층의 상하면 중 적어도 일면에 제공되는 보호층을 포함하며, 상기 제1 및 제2 내부전극이 대향하여 교대로 적층된 영역으로써 정전용량을 형성하는 용량 형성부에 대응하는 보호층 두께가 상기 제1 또는 제2 내부전극으로만 대향하여 적층된 영역인 마진부에 대응하는 보호층 두께의 0.5 내지 0.8배일 수 있다.Referring to FIG. 4, a method of manufacturing a multilayer ceramic electronic device according to another embodiment of the present invention includes: providing a ceramic green sheet including a ceramic powder and a binder; Forming an internal electrode pattern on the ceramic green sheet using a conductive metal paste; Laminating the ceramic green sheet to form a ceramic body including a dielectric layer and first and second internal electrodes; And forming first and second external electrodes electrically connected to the first and second internal electrodes, wherein the ceramic body includes at least one of an effective layer contributing to formation of an electrostatic capacitance and an upper layer And a protective layer provided on one surface of the first internal electrode and the second internal electrode, wherein the first and second internal electrodes are alternately stacked alternately and the thickness of the protective layer corresponding to the capacitance- Of the thickness of the protective layer corresponding to the marginal portion, which is a stacked region facing only the protective layer.

상기 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 있어서, 상술한 일 실시형태에 따른 적층 세라믹 전자부품과 중복되는 설명은 생략하도록 한다.
In the method for manufacturing a multilayer ceramic electronic component according to the above embodiment, the description overlapping with the multilayer ceramic electronic component according to the above-described one embodiment will be omitted.

상기 세라믹 그린시트는 티탄산바륨 등의 파우더가 포함된 슬러리를 도포 및 건조하여 마련할 수 있다.
The ceramic green sheet can be prepared by applying and drying a slurry containing a powder such as barium titanate.

상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성할 수 있다.The internal electrode conductive paste may be applied on the green sheet by screen printing to form the internal electrode.

상기 내부전극 패턴을 형성하는 도전성 페이스트는 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
The conductive paste forming the internal electrode pattern may be at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).

상기 세라믹 그린시트 적층 후 적층된 세라믹 그린시트를 압착하는 단계를 더 포함할 수 있다.
And then pressing the laminated ceramic green sheet after stacking the ceramic green sheets.

다음으로, 절단하여 세라믹 본체 칩을 형성하고, 상기 세라믹 본체 칩을 1050~1200℃에서 소성할 수 있다.Next, a ceramic body chip is formed by cutting, and the ceramic body chip can be fired at 1050 to 1200 캜.

이후, 외부전극 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작할 수 있다.
Then, a multilayer ceramic capacitor can be manufactured through a process such as external electrode plating.

본 발명의 일 실시형태에 따르면, 바인더의 함량이나 적층된 세라믹 그린시트를 압착하는 압력을 조절하여 보호층의 두께를 조절할 수 있다.
According to one embodiment of the present invention, the thickness of the protective layer can be adjusted by controlling the content of the binder or the pressure for pressing the laminated ceramic green sheet.

상기 바인더의 함량은 세라믹 파우더의 9.0 내지 21 wt%일 수 있으며, 상기 바인더의 바람직한 함량은 세라믹 파우더의 11~17wt%일 수 있다.The content of the binder may be 9.0 to 21 wt% of the ceramic powder, and the content of the binder may be 11 to 17 wt% of the ceramic powder.

압착 공정 시 700 내지 1300 kgf/cm2의 크기의 압력으로 압착할 수 있으며, 압착 공정 시 보다 바람직한 압착 압력은 700 내지 1000 kgf/cm2일 수 있다.In the pressing process, the pressure may be 700-1300 kgf / cm 2. In the pressing process, the pressing pressure may be 700-1000 kgf / cm 2 .

이하, 표 1은 700 kgf/cm2의 압력으로, 표 2는 1000 kgf/cm2의 압력으로, 표 3은 700 kgf/cm2의 압력으로 압착한 것이고, 각각 바인더의 함량을 달리하여 제조한 적층 세라믹 커패시터의 디라미네이션 및 크랙 발생 여부를 측정한 것이다.
Table 1 shows pressures at 700 kgf / cm 2 , Table 2 at pressures of 1000 kgf / cm 2 and Table 3 pressures at pressures of 700 kgf / cm 2 . The laminated ceramic capacitor was measured for delamination and cracking.

샘플 No.Sample No. 바인더의 함량
(wt%/세라믹파우더)
The content of the binder
(wt% / ceramic powder)
t1/t2t1 / t2 디라미네이션 발생율(%)Delamination occurrence rate (%) 크랙 발생율(%)Crack incidence (%)
1(비교예)1 (comparative example) 7.07.0 1.01.0 00 55 2(비교예)2 (comparative example) 9.09.0 0.90.9 00 22 3(실시예)3 (Example) 11.011.0 0.80.8 00 00 4(실시예)4 (Example) 13.013.0 0.70.7 00 00 5(실시예)5 (Example) 15.015.0 0.60.6 00 00 6(실시예)6 (Example) 17.017.0 0.50.5 00 00 7(실시예)7 (Example) 19.019.0 0.40.4 1One 00 8(실시예)8 (Example) 21.021.0 0.30.3 33 33 9(비교예)9 (comparative example) 23.023.0 0.30.3 99 77 10(비교예)10 (comparative example) 25.025.0 0.30.3 1515 1010

샘플 No.Sample No. 바인더의 함량
(wt%/세라믹파우더)
The content of the binder
(wt% / ceramic powder)
t1/t2t1 / t2 디라미네이션 발생율(%)Delamination occurrence rate (%) 크랙 발생율(%)Crack incidence (%)
1(비교예)1 (comparative example) 7.07.0 0.90.9 00 55 2(비교예)2 (comparative example) 9.09.0 0.90.9 00 22 3(실시예)3 (Example) 11.011.0 0.80.8 00 00 4(실시예)4 (Example) 13.013.0 0.70.7 00 00 5(실시예)5 (Example) 15.015.0 0.60.6 00 00 6(실시예)6 (Example) 17.017.0 0.60.6 00 00 7(실시예)7 (Example) 19.019.0 0.50.5 1One 00 8(실시예)8 (Example) 21.021.0 0.40.4 33 33 9(비교예)9 (comparative example) 23.023.0 0.30.3 99 77 10(비교예)10 (comparative example) 25.025.0 0.30.3 1515 1010

샘플 No.Sample No. 바인더의 함량
(wt%/세라믹파우더)
The content of the binder
(wt% / ceramic powder)
t1/t2t1 / t2 디라미네이션 발생율(%)Delamination occurrence rate (%) 크랙 발생율(%)Crack incidence (%)
1(비교예)1 (comparative example) 7.07.0 0.90.9 00 55 2(실시예)2 (Example) 9.09.0 0.80.8 00 22 3(실시예)3 (Example) 11.011.0 0.70.7 00 00 4(실시예)4 (Example) 13.013.0 0.70.7 00 00 5(실시예)5 (Example) 15.015.0 0.60.6 00 00 6(실시예)6 (Example) 17.017.0 0.50.5 00 00 7(실시예)7 (Example) 19.019.0 0.40.4 1One 00 8(실시예)8 (Example) 21.021.0 0.40.4 33 33 9(비교예)9 (comparative example) 23.023.0 0.30.3 99 77 10(비교예)10 (comparative example) 25.025.0 0.30.3 1515 1010

상기 표 1 내지 2을 참조하면, 바인더의 함량이 세라믹 파우더의 9 내지 21 wt% 인 경우 t1/t2 0.5 내지 0.8 인 것을 만족할 수 있다. Referring to Tables 1 and 2, it can be satisfied that t1 / t2 is 0.5 to 0.8 when the content of the binder is 9 to 21 wt% of the ceramic powder.

t1/t2 가 0.5 미만이거나 0.8 초과인 경우, 디라미네이션이나 크랙의 발생율이 높다. When t1 / t2 is less than 0.5 or more than 0.8, the rate of occurrence of delamination and cracking is high.

압력이 600 kgf/cm2 이하인 경우 압착 정도가 낮아 디라미네이션과 크랙이 다량 발생할 수 있다. When the pressure is less than 600 kgf / cm 2, the degree of squeezing is low, so that large amounts of delamination and cracks may occur.

본 발명에 따르면, t1/t2 을 0.5 내지 0.8로 함으로써 디라미네이션 및 크랙의 발생율을 1% 이하로 낮출 수 있으며 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다. According to the present invention, by setting t1 / t2 to 0.5 to 0.8, the occurrence rate of delamination and cracking can be lowered to 1% or less and a multilayer ceramic electronic component having excellent reliability can be realized.

이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, Those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims.

따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
Therefore, the spirit of the present invention should not be construed as being limited to the above-described embodiments, and all of the equivalents or equivalents of the claims, as well as the following claims, I will say.

100: 적층 세라믹 커패시터 110: 세라믹 본체
20, 21: 내부전극 121,122: 외부전극
22: 유전체층
100: Multilayer Ceramic Capacitor 110: Ceramic Body
20, 21: internal electrodes 121, 122: external electrodes
22: dielectric layer

Claims (7)

  1. 유전체층과 제1 및 제2 내부전극이 교대로 적층된 세라믹 본체; 및
    상기 제1 및 제2 내부전극과 전기적으로 연결되며 상기 세라믹 본체의 양단에 형성되는 제1 및 제2 외부전극;을 포함하되,
    상기 세라믹 본체는,
    정전 용량 형성에 기여하는 유효층; 및
    상기 유효층의 상부 및 하부 중 적어도 하나에 제공되는 보호층을 포함하며,
    상기 보호층은,
    상기 제1 내부전극만이 대향하여 적층된 영역인 제1 마진부에 대응하도록 상기 세라믹 본체의 일 단부측에 형성되며, 상기 제1 마진부에서 상기 세라믹 본체의 표면으로부터 상기 제1 내부전극 중 이와 가장 가까운 것까지의 거리인 제1 두께(t1)를 가지는 제1 보호층;
    상기 제2 내부전극만이 대향하여 적층된 영역인 제2 마진부에 대응하도록 상기 세라믹 본체의 타 단부측에 형성되며, 상기 제2 마진부에서 상기 세라믹 본체의 표면으로부터 상기 제2 내부전극 중 이와 가장 가까운 것까지의 거리인 제2 두께(t2)를 가지는 제2 보호층; 및
    상기 제1 및 제2 내부전극이 교대로 적층된 영역인 용량형성부에 대응하도록 상기 제1 보호층 및 제2 보호층 사이에 형성되며, 상기 용량형성부에서 상기 세라믹 본체의 표면으로부터 상기 제1 내부전극 중 이와 가장 가까운 것까지의 거리인 제3 두께(t3)를 가지는 제3 보호층;을 포함하며,
    상기 제2 두께(t2)에 대한 상기 제3 두께(t3)의 비(t3/t2)는 0.5~0.8인, 적층 세라믹 전자부품.
    A ceramic body in which a dielectric layer and first and second internal electrodes are alternately laminated; And
    And first and second external electrodes electrically connected to the first and second internal electrodes and formed at both ends of the ceramic body,
    In the ceramic body,
    An effective layer contributing to formation of a capacitance; And
    And a protective layer provided on at least one of an upper portion and a lower portion of the effective layer,
    The protective layer may be formed,
    Wherein the first internal electrode is formed on one end side of the ceramic body so as to correspond to a first margin portion which is a region where the first internal electrode is stacked so as to oppose to the first internal electrode, A first protective layer having a first thickness t1 that is a distance to the nearest one;
    Wherein the second internal electrode is formed on the other end side of the ceramic body so as to correspond to a second margin portion which is a region where the second internal electrode is stacked so as to oppose to the second internal electrode, A second protective layer having a second thickness t2 that is a distance to the nearest one; And
    Wherein the first and second inner electrodes are formed between the first protective layer and the second protective layer so as to correspond to the capacitance forming portion which is an alternately stacked region of the first and second inner electrodes, And a third protective layer having a third thickness t3 that is a distance from the inner electrode to the nearest one of the inner electrodes,
    And the ratio (t3 / t2) of the third thickness (t3) to the second thickness (t2) is 0.5 to 0.8.
  2. 제1항에 있어서,
    상기 제1 및 제2 내부전극은 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품.
    The method according to claim 1,
    Wherein the first and second internal electrodes comprise at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).
  3. 세라믹 파우더와 상기 세라믹 파우더의 중량 대비 11~17wt%의 바인더를 포함하는 슬러리를 도포 및 건조하여 세라믹 그린시트를 마련하는 단계;
    도전성 금속 페이스트를 이용하여 상기 세라믹 그린시트 상에 내부전극 패턴을 형성하는 단계;
    상기 세라믹 그린시트를 적층하여 유전체층과 제1 및 제2 내부전극을 포함하는 세라믹 본체를 형성하는 단계;
    상기 세라믹 그린시트 적층 후 700 내지 1000 kgf/cm2의 압력으로 압착하는 단계; 및
    상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 형성하는 단계;를 포함하며,
    상기 세라믹 본체는 정전 용량 형성에 기여하는 유효층 및 상기 유효층의 상하면 중 적어도 일면에 제공되는 보호층을 포함하며,
    상기 보호층은,
    상기 제1 내부전극만이 대향하여 적층된 영역인 제1 마진부에 대응하도록 상기 세라믹 본체의 일 단부측에 형성되며, 상기 제1 마진부에서 상기 세라믹 본체의 표면으로부터 상기 제1 내부전극 중 이와 가장 가까운 것까지의 거리인 제1 두께(t1)를 가지는 제1 보호층;
    상기 제2 내부전극만이 대향하여 적층된 영역인 제2 마진부에 대응하도록 상기 세라믹 본체의 타 단부측에 형성되며, 상기 제2 마진부에서 상기 세라믹 본체의 표면으로부터 상기 제2 내부전극 중 이와 가장 가까운 것까지의 거리인 제2 두께(t2)를 가지는 제2 보호층; 및
    상기 제1 및 제2 내부전극이 교대로 적층된 영역인 용량형성부에 대응하도록 상기 제1 보호층 및 제2 보호층 사이에 형성되며, 상기 용량형성부에서 상기 세라믹 본체의 표면으로부터 상기 제1 내부전극 중 이와 가장 가까운 것까지의 거리인 제3 두께(t3)를 가지는 제3 보호층;을 포함하며,
    상기 제2 두께(t2)에 대한 상기 제3 두께(t3)의 비(t3/t2)는 0.5~0.8인, 적층 세라믹 전자부품 제조방법.
    Applying a ceramic powder and a slurry containing 11 to 17 wt% of a binder to the ceramic powder, and providing a ceramic green sheet;
    Forming an internal electrode pattern on the ceramic green sheet using a conductive metal paste;
    Laminating the ceramic green sheet to form a ceramic body including a dielectric layer and first and second internal electrodes;
    Pressing the green ceramic sheet at a pressure of 700 to 1000 kgf / cm 2 after lamination; And
    And forming first and second external electrodes electrically connected to the first and second internal electrodes,
    Wherein the ceramic body includes a protective layer provided on at least one side of an effective layer contributing to formation of an electrostatic capacity and an upper and lower surface of the effective layer,
    The protective layer may be formed,
    Wherein the first internal electrode is formed on one end side of the ceramic body so as to correspond to a first margin portion which is a region where the first internal electrode is stacked so as to oppose to the first internal electrode, A first protective layer having a first thickness t1 that is a distance to the nearest one;
    Wherein the second internal electrode is formed on the other end side of the ceramic body so as to correspond to a second margin portion which is a region where the second internal electrode is stacked so as to oppose to the second internal electrode, A second protective layer having a second thickness t2 that is a distance to the nearest one; And
    Wherein the first and second inner electrodes are formed between the first protective layer and the second protective layer so as to correspond to the capacitance forming portion which is an alternately stacked region of the first and second inner electrodes, And a third protective layer having a third thickness t3 that is a distance from the inner electrode to the nearest one of the inner electrodes,
    And the ratio (t3 / t2) of the third thickness (t3) to the second thickness (t2) is 0.5 to 0.8.
  4. 삭제delete
  5. 삭제delete
  6. 삭제delete
  7. 제3항에 있어서,
    상기 도전성 금속 페이스트는 구리(Cu), 니켈(Ni), 은(Ag) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상을 포함하는 적층 세라믹 전자부품 제조방법.
    The method of claim 3,
    Wherein the conductive metal paste comprises at least one selected from the group consisting of copper (Cu), nickel (Ni), silver (Ag), and silver-palladium (Ag-Pd).
KR1020120023389A 2012-03-07 2012-03-07 적층 세라믹 전자부품 및 그 제조방법 KR101963259B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120023389A KR101963259B1 (ko) 2012-03-07 2012-03-07 적층 세라믹 전자부품 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120023389A KR101963259B1 (ko) 2012-03-07 2012-03-07 적층 세라믹 전자부품 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20130102277A KR20130102277A (ko) 2013-09-17
KR101963259B1 true KR101963259B1 (ko) 2019-03-28

Family

ID=49452074

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120023389A KR101963259B1 (ko) 2012-03-07 2012-03-07 적층 세라믹 전자부품 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101963259B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200090458A (ko) 2019-01-21 2020-07-29 삼성전기주식회사 적층형 커패시터 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123389A (ja) * 2005-10-26 2007-05-17 Kyocera Corp 積層型電子部品

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005093921A2 (en) 2004-03-22 2005-10-06 Panduit Corp. Vertical cable manager
KR101124091B1 (ko) * 2009-12-10 2012-03-20 삼성전기주식회사 적층 세라믹 커패시터

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123389A (ja) * 2005-10-26 2007-05-17 Kyocera Corp 積層型電子部品

Also Published As

Publication number Publication date
KR20130102277A (ko) 2013-09-17

Similar Documents

Publication Publication Date Title
US9685272B2 (en) Multilayer ceramic capacitor having multilayer external electrodes and board having the same
US8904610B2 (en) Method for manufacturing laminated ceramic electronic component
US9076597B2 (en) Monolithic ceramic capacitor
EP2669915B1 (en) Laminated chip electronic component, board for mounting the same and packing unit
KR101933412B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101452068B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로 기판
KR102004761B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
KR101452048B1 (ko) 적층 세라믹 커패시터, 적층 세라믹 커패시터의 회로 기판 실장 구조 및 적층 세라믹 커패시터의 포장체
US9036328B2 (en) Multilayer ceramic electronic component
US8422196B2 (en) Multilayer ceramic electronic component
US8737037B2 (en) Ceramic electronic component and method of manufacturing the same
KR101499717B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
KR101412940B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터의 실장 기판
KR102029469B1 (ko) 적층 세라믹 전자 부품 및 그 제조 방법
KR102018307B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
US8390983B2 (en) Multilayer ceramic capacitor
KR101452054B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
US8456799B2 (en) Multilayer ceramic capacitor and method of manufacturing the same
KR101598289B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101514607B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101514604B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
US8345405B2 (en) Multilayer ceramic capacitor
US8891226B2 (en) Multilayer ceramic electronic component and method of manufacturing the same
KR102067173B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
US9326381B2 (en) Multilayer ceramic capacitor and board having the same mounted thereon

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right