JP2020043220A - 積層セラミックコンデンサ、その包装体、および部品実装回路基板 - Google Patents

Abstract

【課題】 高い耐湿性を維持しつつ良好な動作性能を実現することができる積層セラミックコンデンサ、その包装体、および部品実装回路基板を提供する。【解決手段】 対向する２端面と上面および下面と対向する２側面とを備えた積層チップと、積層チップの表面の第１領域を覆う第１外部電極と第１領域とは異なる第２領域を覆う第２外部電極と、を備え、積層チップは、誘電体層を挟んで対向するように積層された第１内部電極層と第２内部電極層とを備え、上面において２端面のうちいずれか一方側に偏って配置されて誘電体層とは色が異なるマークを備え、第１内部電極層は第１領域に対して露出して第１外部電極に接続され、第２内部電極層は第２領域に対して露出して第２外部電極に接続され、第２内部電極層は上面よりも下面側に偏って配置され、第２領域は積層チップの表面において上面と下面とが対向する方向において下面側半分のいずれかの領域である。【選択図】 図１

Description

本発明は、積層セラミックコンデンサ、その包装体、および部品実装回路基板に関する。

近年の電子機器の多機能化や高周波数化に伴い、低容量コンデンサ、低損失コンデンサなどの需要が高まっている。これらの電子部品に対しては、容量バラツキの極小化や、高周波数領域での低ＥＳＲおよび低損失が望まれている。また、部品の実装密度が高くなっていることから、ノイズに対する耐性も要求されている。これらの要求に対応するために、コンデンサの内部構造を非対称として、実装方向を規制することによる対策が検討されている。そこで、コンデンサの内部構造を非対称にする技術を用いることが考えられる（例えば、特許文献１参照）。

特開２０１４−１８３１８７号公報

しかしながら、上記技術では、電圧が印加される内部電極層がチップ表面に露出しているため、高い耐湿性が得られないおそれがある。

本発明は、上記課題に鑑みなされたものであり、高い耐湿性を維持しつつ良好な動作性能を実現することができる積層セラミックコンデンサ、その包装体、および部品実装回路基板を提供することを目的とする。

本発明に係る積層セラミックコンデンサは、略直方体形状を有し、対向する２端面と、対向する上面および下面と、対向する２側面とを備えた積層チップと、前記積層チップの表面の第１領域を覆う第１外部電極と、前記第１領域とは異なる第２領域を覆う第２外部電極と、を備え、前記積層チップは、セラミックを主成分とする誘電体層を挟んで対向するように積層された第１内部電極層と第２内部電極層とを備え、前記上面において前記２端面のうちいずれか一方側に偏って配置されて前記誘電体層とは色が異なるマークを備え、前記第１内部電極層は前記第１領域に対して露出して前記第１外部電極に接続され、前記第２内部電極層は前記第２領域に対して露出して前記第２外部電極に接続され、前記第２内部電極層は、前記上面よりも前記下面側に偏って配置され、前記第２領域は、前記積層チップの表面において、前記上面と前記下面とが対向する方向において前記下面側半分のいずれかの領域であることを特徴とする。

上記積層セラミックコンデンサにおいて、前記第１内部電極層は、前記第２内部電極層よりも前記上面側に延在していてもよい。

上記積層セラミックコンデンサにおいて、前記マークは、前記第１内部電極層の面方向には設けられておらず、前記第２内部電極層の面方向に設けられていてもよい。

上記積層セラミックコンデンサにおいて、前記第１領域は、前記２端面のうちいずれか一方の端面から前記下面にまたぐ領域であり、前記第２領域は、前記２端面のうち他方の端面から前記下面にまたぐ領域としてもよい。

上記積層セラミックコンデンサにおいて、前記第２内部電極層は、前記積層チップにおいて、前記上面と前記下面とが対向する方向において前記上面側半分の領域には設けられておらず、前記下面側半分の領域に設けられていてもよい。

本発明に係る部品実装回路基板は、一面にグランド電極と信号電極とが設けられた基板と、上記いずれかの積層セラミックコンデンサと、を備え、前記第１外部電極は、前記グランド電極に接続され、前記第２外部電極は、前記信号電極に接続されていることを特徴とする。

本発明によれば、高い耐湿性を維持しつつ良好な動作性能を実現することができる。

積層セラミックコンデンサの斜視図である。 図１のＡ−Ａ線断面図である。 （ａ）は図１のＢ−Ｂ線断面図であり、（ｂ）は図１のＢ−Ｂ線方向の断面図であって第２内部電極層１２ｂを通る断面図であり、（ｃ）はＹ軸方向に積層チップを透過した場合の透過図である。 （ａ）および（ｂ）は内部電極層がいずれかの端面側に偏って配置された場合を例示する図である。 部品実装回路基板を例示する図である。 積層セラミックコンデンサの製造方法のフローを例示する図である。 印刷パターンを例示する図である。 （ａ）および（ｂ）は包装体を例示する図である。 （ａ）および（ｂ）は変形例１を例示する図である。 変形例２を例示する図である。 （ａ）および（ｂ）は変形例３を例示する図である。

以下、図面を参照しつつ、実施形態について説明する。

（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の外観斜視図である。図２は、図１のＡ−Ａ線断面図である。図１および図２を参照しつつ、積層セラミックコンデンサ１００の構造について説明する。

図１で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた第１外部電極２０ａおよび第２外部電極２０ｂと、を備える。当該２端面のうち、第１外部電極２０ａ側の端面を第１端面Ｅ１、第２外部電極２０ｂ側の端面を第２端面Ｅ２と称する。積層チップ１０の当該２端面以外の４面のうち、後述するマーク１４が露出する面を上面Ｕ１と称し、当該上面と対向する面を下面Ｌ１と称し、残りの２面を側面と称する。

積層チップ１０の２端面が対向する方向（積層チップ１０の長さ方向）をＸ軸方向とする。積層チップ１０の２側面が対向する方向（後述する内部電極層が積層される方向）をＹ軸方向とする。積層チップ１０の上面Ｕ１と下面Ｌ１とが対向する方向をＺ軸方向とする。Ｘ軸方向とＹ軸方向とＺ軸方向とは、互いに直交している。

一例として、第１外部電極２０ａおよび第２外部電極２０ｂは、積層チップ１０の２端面において、Ｚ軸方向の半分よりも下面Ｌ１側に設けられており、下面Ｌ１および２側面に延在している。ただし、第１外部電極２０ａと第２外部電極２０ｂとは、互いに離間している。

図２で例示するように、積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、金属を主成分とする内部電極層とが、交互に積層された構成を有する。具体的には、誘電体層１１、第１内部電極層１２ａ、誘電体層１１、第２内部電極層１２ｂの順に積層され、当該積層単位が繰り返されている。

本実施形態においては、積層チップ１０の下面Ｌ１側の第１内部電極層１２ａおよび第２内部電極層１２ｂの端部が略一致しているか、第１内部電極層１２ａが第２内部電極層１２ｂよりも下面Ｌ１側に延在している。第１内部電極層１２ａは、第２内部電極層１２ｂよりも、積層チップ１０の上面Ｕ１側に延在している。すなわち、第１内部電極層１２ａは、第２内部電極層１２ｂよりも、Ｚ軸方向の幅が大きくなっている。それにより、積層工程において第１内部電極層１２ａの積層位置がずれたとしても、第１内部電極層１２ａと第２内部電極層１２ｂとが対向する面積を確保することができる。

また、誘電体層１１、第１内部電極層１２ａおよび第２内部電極層１２ｂの積層構造の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。

図３（ａ）は、図１のＢ−Ｂ線断面図である。図３（ａ）において、第１外部電極２０ａおよび第２外部電極２０ｂのハッチは省略している。図３（ａ）で例示するように、第１内部電極層１２ａは、積層チップ１０において、第１端面Ｅ１のＺ軸方向の半分よりも下面Ｌ１側に露出し、第１外部電極２０ａに接続されている。第１内部電極層１２ａは、第２外部電極２０ｂには接続されていない。例えば、第１内部電極層１２ａは、ＸＺ平面において、積層チップ１０のいずれの面に対しても露出しない矩形領域１５ａと、矩形領域１５ａから第１端面Ｅ１に対して延在する延在領域１６ａとを備えている。図３（ａ）の例では、延在領域１６ａは、積層チップ１０の下面Ｌ１にも露出している。第１外部電極２０ａは、積層チップ１０において、延在領域１６ａの露出領域（第１領域）の全体を覆うように設けられている。

図３（ｂ）は、図１のＢ−Ｂ線方向の断面図であって、第２内部電極層１２ｂを通る断面図である。図３（ｂ）において、第１外部電極２０ａおよび第２外部電極２０ｂのハッチは省略している。図３（ｂ）で例示するように、Ｚ軸方向における第２内部電極層１２ｂの中心は、積層チップ１０のＺ軸方向の高さの半分よりも下面Ｌ１側に位置している。すなわち、Ｚ軸方向における第２内部電極層１２ｂの位置は、上面Ｕ１よりも下面Ｌ１側に偏って配置されている。本実施形態に係る積層セラミックコンデンサ１００においては、Ｚ軸方向における第２内部電極層１２ｂの位置によって電気容量が生じる領域（容量領域）が定まるため、容量領域は下面Ｌ１側に偏っていることになる。

第２内部電極層１２ｂは、積層チップ１０において、第２端面Ｅ２のＺ軸方向の半分よりも下面Ｌ１側に露出し、第２外部電極２０ｂに接続されている。第２内部電極層１２ｂは、第１外部電極２０ａには接続されていない。例えば、第２内部電極層１２ｂは、ＸＺ平面において、積層チップ１０のいずれの面に対しても露出しない矩形領域１５ｂと、矩形領域１５ｂから第２端面Ｅ２に対して延在する延在領域１６ｂとを備えている。図３（ｂ）の例では、延在領域１６ｂは、積層チップ１０の下面Ｌ１にも露出している。第２外部電極２０ｂは、積層チップ１０において、延在領域１６ｂの露出領域（第２領域）の全体を覆うように設けられている。なお、第１領域と第２領域とは互いに重複しない。

このように、第１内部電極層１２ａと第２内部電極層１２ｂとが、第１外部電極２０ａと第２外部電極２０ｂとに交互に接続されている。それにより、積層セラミックコンデンサ１００は、複数のコンデンサ単位が積層された構成を有している。

また、図３（ｂ）の断面において、上面Ｕ１のＸ軸方向の第１端面Ｅ１側半分のいずれかの箇所に露出するように、マーク１４が設けられている。すなわち、マーク１４は、上面Ｕ１において、２端面のうちいずれか一方側に偏って配置されている。マーク１４は、第１内部電極層１２ａおよび第２内部電極層１２ｂのいずれにも接続されておらず、第１外部電極２０ａおよび第２外部電極２０ｂのいずれにも接続されていない。図１で例示するように、上面Ｕ１の第１端面Ｅ１側に、短冊状に複数のマーク１４が露出している。

図３（ｃ）は、Ｙ軸方向に積層チップ１０を透過した場合の透過図である。図３（ｃ）で例示するように、第１内部電極層１２ａの矩形領域１５ａと第２内部電極層１２ｂの矩形領域１５ｂとが、少なくとも一部で互いに重複している。マーク１４は、第１内部電極層１２ａ、第２内部電極層１２ｂ、第１外部電極２０ａ、および第２外部電極２０ｂのいずれにも接続されていない。

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。

第１内部電極層１２ａおよび第２内部電極層１２ｂは、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。第１内部電極層１２ａおよび第２内部電極層１２ｂとして、Ｐｔ（白金），Ｐｄ（パラジウム），Ａｇ（銀），Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。高周波領域において良好な動作性能を実現する点で、例えばＣｕ等の非鉄族元素を用いることが好ましい。第１内部電極層１２ａおよび第２内部電極層１２ｂの平均厚みは、例えば、３μｍ以下である。

誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３−αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム），ＣａＺｒＯ_３（ジルコン酸カルシウム），ＣａＴｉＯ_３（チタン酸カルシウム），ＳｒＴｉＯ_３（チタン酸ストロンチウム），ペロブスカイト構造を形成するＢａ_{１-ｘ−ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１−ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。高周波領域において良好な動作性能を実現する点で、例えばＣａＺｒＯ_３等の常誘電体材料を用いることが好ましい。誘電体層１１の平均厚みは、例えば、２０μｍ以下である。

マーク１４は、誘電体層１１と色が異なるものであれば、特に限定されるものではない。例えば、マーク１４として、金属などを用いることができる。マーク１４の材料と第１内部電極層１２ａおよび第２内部電極層１２ｂの材料とを同じとすることで、マークパターンと内部電極層パターンとを１回の印刷工程で形成できるため、製造工程が簡略化される。

本実施形態に係る積層セラミックコンデンサ１００においては、容量領域がＺ軸方向において下面Ｌ１側に偏っている。また、積層チップ１０において第２内部電極層１２ｂが第２外部電極２０ｂに接続される箇所が、Ｚ軸方向の半分よりも下面Ｌ１側となっている。それにより、第２外部電極２０ｂが接続される端子と積層セラミックコンデンサ１００の容量領域との距離が短くなる。その結果、高周波領域での低ＥＳＲ、低損失等を実現することができる。

また、マーク１４は、誘電体層１１とは異なる色を有している。それにより、マーク１４を視認することができる。さらに、マーク１４は、上面Ｕ１において、Ｘ軸方向の半分よりも第１端面Ｅ１側に配置されている。すなわち、マーク１４は、いずれかの端面側に偏って配置されている。それにより、２つの外部電極を個別に識別することができるようになる。この構成によれば、実装の向きを定めることができる。それにより、実装の向きの違いに起因する特性バラツキを抑制することができる。例えば、コンデンサとしての各種特性(容量値、耐圧、信頼性等)に影響を及ぼすことなく、小型部品においても容易に実装方向を合わせることが可能となる。

また、マーク１４は、上面Ｕ１に設けられており、Ｚ軸方向においていずれの内部電極層からも離間している。一方で、積層セラミックコンデンサ１００の容量領域は下面Ｌ１側に偏っている。それにより、マーク１４を介したノイズの影響を抑制することができる。

また、積層チップ１０において第１内部電極層１２ａが露出する領域（第１領域）が第１外部電極２０ａによって覆われ、第２内部電極層１２ｂが露出する領域（第２領域）が第２外部電極２０ｂによって覆われている。それにより、高い耐湿性を実現することができる。

以上のことから、本実施形態に係る積層セラミックコンデンサ１００は、高い耐湿性を維持しつつ良好な動作性能を実現することができる。

さらに、本実施形態に係る積層セラミックコンデンサ１００においては、積層チップ１０において第１内部電極層１２ａが第１外部電極２０ａに接続される箇所も、Ｚ軸方向の半分よりも下面Ｌ１側となっている。それにより、第１外部電極２０ａが接続される端子と積層セラミックコンデンサ１００の容量領域との距離も短くなる。その結果、高周波領域において、より低いＥＳＲ、より低い損失等を実現することができる。

さらに、マーク１４は、積層セラミックコンデンサ１００の実装後の確認用マークとしても機能する。それにより、積層セラミックコンデンサ１００の実装不良を識別することができる。

また、マーク１４は、第１内部電極層１２ａおよび第２内部電極層１２ｂの積層精度（位置精度）を確認するためのマークとしても機能する。例えば、図４（ａ）で例示するように、第１内部電極層１２ａおよび第２内部電極層１２ｂが第１端面Ｅ１側に偏っていることを確認することができる。また、図４（ｂ）で例示するように、第１内部電極層１２ａおよび第２内部電極層１２ｂが第２端面Ｅ２側に偏っていることを確認することができる。このようなマーク位置に基づく選別を実施することで、より特性の一致したチップを選別することが可能となる。

また、マーク１４は、図３（ａ）および図３（ｂ）で例示したように、第２内部電極層１２ｂが配置されている断面に設けられ、第１内部電極層１２ａが配置されている断面に設けられていない。すなわち、マーク１４は、第１内部電極層１２ａの面方向には設けられておらず、第２内部電極層１２ｂの面方向に設けられている。第２内部電極層１２ｂの上端（上面Ｕ１側の上端）は、第１内部電極層１２ａの上端（上面Ｕ１側の上端）よりも下面Ｌ１側に位置している。すなわち、第１内部電極層１２ａは第２内部電極層１２ｂよりも上面Ｕ１側に延びている。このような構成において、上面Ｕ１に設けられたマーク１４は、第１内部電極層１２ａと同一層には設けられていない。それにより、耐湿性試験などでマーク１４から水分が進入したとしても、当該水分に起因する不具合の発生を予防することができる。

また、例えば、図５で例示するように、Ｚ軸方向の幅が狭い第２内部電極層１２ｂを、Ｚ軸方向の幅が広い第１内部電極層１２ａの実装面側（下面Ｌ１側）で交差させること、Ｚ軸方向の幅が広い第１内部電極層１２ａを基板６０上のグランド電極６１に接続することで、第１内部電極層１２ａがシールド効果を持ち、外部ノイズの影響を受けにくくすることができる。なお、第２内部電極層１２ｂは、基板６０上の信号電極６２に接続される。

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図６は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。

（原料粉末作製工程）
まず、誘電体層１１の主成分であるセラミック材料の粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ（マグネシウム），Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｓｍ（サマリウム），Ｅｕ（ユウロピウム），Ｇｄ（ガドリニウム），Ｔｂ（テルビウム），Ｄｙ（ジスプロシウム）,Ｈｏ（ホロミウム）,Ｅｒ(エルビウム)，Ｔｍ（ツリウム）およびＹｂ（イッテルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ，Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉの酸化物もしくはガラスが挙げられる。例えば、まず、セラミック材料の粉末に添加化合物を含む化合物を混合して仮焼を行う。続いて、得られたセラミック材料の粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック材料の粉末を調製する。

（積層工程）
次に、得られたセラミック材料の粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み２μｍ〜１６μｍの帯状の誘電体グリーンシートを塗工して乾燥させる。

次に、図７で例示するように、誘電体グリーンシート３０の表面に、導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、第１内部電極層１２ａの第１パターン４０ａおよび第２内部電極層１２ｂの第２パターン４０ｂを配置するとともに、マーク１４のパターン５０を配置する。導電ペーストは、第１内部電極層１２ａおよび第２内部電極層１２ｂの主成分金属の粉末と、バインダと、溶剤と、必要に応じてその他助剤とを含んでいる。バインダおよび溶剤は、上記したセラミックスラリーと異なるものを使用することが好ましい。また、導電ペーストには、共材として、誘電体層１１の主成分であるセラミック材料を分散させてもよい。なお、マーク１４の材料が第１内部電極層１２ａおよび第２内部電極層１２ｂと異なる場合には、第１パターン４０ａおよび第２パターン４０ｂの印刷と、パターン５０の印刷とを別工程で行う。

次に、内部電極層パターンが印刷された誘電体グリーンシート３０を所定の大きさに打ち抜いて、打ち抜かれた誘電体グリーンシート３０を、基材を剥離した状態で、第１パターン４０ａが印刷された部分と、第２パターン４０ｂが印刷された部分とが交互に重なるように積層する。積層数は、例えば、３層〜３０層である。積層によって得られた成型体の上下にカバー層１３となるカバーシートを圧着させ、所定チップ寸法（例えば焼成後の寸法で０．４ｍｍ×０．２ｍｍ）にカットする。これにより、略直方体形状のセラミック積層体が得られる。

次に、積層工程で得られたセラミック積層体を、２００℃〜５００℃のＮ_２雰囲気中で脱バインダした後に、第１外部電極２０ａおよび第２外部電極２０ｂが設けられる領域に、金属フィラー、共材、バインダ、および溶剤を含む金属ペーストを塗布し、乾燥させる。この金属ペーストは、外部電極形成用金属ペーストである。

（焼成工程）
次に、外部電極形成用金属ペーストが塗布されたセラミック積層体を、還元雰囲気中で８００℃〜１３００℃で１０分〜２時間焼成する。このようにして、第１外部電極２０ａおよび第２外部電極２０ｂの下地層が形成された積層チップ１０が得られる。

（めっき処理工程）
その後、めっき処理工程を実施することによって、下地層上に１層以上のめっき層を形成する。以上の工程を経て、積層セラミックコンデンサ１００が完成する。

（包装工程）
次に、複数の積層セラミックコンデンサ１００をキャリアテープ内に包装する。図８（ａ）は、複数の積層セラミックコンデンサ１００がキャリアテープ７０内に包装された包装体を例示する図である。図８（ａ）で例示するように、キャリアテープ７０は、エンボス加工タイプである。キャリアテープ７０は、帯状のテープ本体７１と、テープ本体７１に所定の間隔で設けられた収容部７２と、略円形の送り孔７３とを備えている。収容部７２は、積層セラミックコンデンサ１００を収容可能な略直方体形状を有している。また、図８（ｂ）で例示するように、各積層セラミックコンデンサ１００は、収容部７２と封止テープ７４とによって封止されている。本実施形態に係る製造方法によれば、キャリアテープ７０内に各積層セラミックコンデンサ１００を収容する際に、マーク１４の位置を確認することで、マーク１４を収容部７２のいずれか一方の方向に向けて偏らせて揃えることができる。それにより、実装時に所望の方向での実装が容易になる。

（変形例１）
実施形態においては、各内部電極層は積層チップ１０の第１端面および第２端面のいずれかに露出していたが、それに限られない。例えば、図９（ａ）で例示するように、第１内部電極層１２ａは、第１端面Ｅ１には露出せずに第１端面Ｅ１側の下面Ｌ１に露出してもよい。また、図９（ｂ）で例示するように、第２内部電極層１２ｂは、第２端面Ｅ２に露出せずに第２端面Ｅ２側の下面Ｌ１に露出していてもよい。なお、本変形例は、他の変形例にも適用することができる。

（変形例２）
実施形態においては、各外部電極は積層チップ１０の各端面の一部を覆っていたが、それに限られない。例えば、図１０で例示するように、第１外部電極２０ａは積層チップ１０の第１端面Ｅ１の全体を覆い、第２外部電極２０ｂは積層チップ１０の第２端面Ｅ２の全体を覆っていてもよい。なお、本変形例は、他の変形例にも適用することができる。

（変形例３）
実施形態においては、各内部電極層は、積層チップ１０の端面および下面Ｌ１に露出していたが、端面にのみ露出していてもよい。例えば、図１１（ａ）で例示するように、第１内部電極層１２ａは、積層チップ１０の第１端面Ｅ１にのみ露出してもよい。図１１（ｂ）で例示するように、第２内部電極層１２ｂは、積層チップ１０の第２端面Ｅ２にのみ露出してもよい。なお、Ｚ軸方向において、第１内部電極層１２ａの幅と第２内部電極層１２ｂの幅とが異なっていてもよい。本変形例においては、第２内部電極層１２ｂは、積層チップ１０において、Ｚ軸方向において、上面Ｕ１側半分の領域には設けられておらず、下面Ｌ１側半分の領域に設けられている。

なお、第２内部電極層１２ｂが積層チップ１０において、Ｚ軸方向の上面Ｕ１側半分の領域には設けられておらず下面Ｌ１側半分の領域に設けられていることは、実施形態および他の変形例に適用することができる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 積層チップ
１１ 誘電体層
１２ａ 第１内部電極層
１２ｂ 第２内部電極層
１３ カバー層
１４ マーク
２０ａ 第１外部電極
２０ｂ 第２外部電極
１００ 積層セラミックコンデンサ

Claims (7)

1. 略直方体形状を有し、対向する２端面と、対向する上面および下面と、対向する２側面とを備えた積層チップと、
   前記積層チップの表面の第１領域を覆う第１外部電極と、前記第１領域とは異なる第２領域を覆う第２外部電極と、を備え、
   前記積層チップは、セラミックを主成分とする誘電体層を挟んで対向するように積層された第１内部電極層と第２内部電極層とを備え、前記上面において前記２端面のうちいずれか一方側に偏って配置されて前記誘電体層とは色が異なるマークを備え、
   前記第１内部電極層は前記第１領域に対して露出して前記第１外部電極に接続され、前記第２内部電極層は前記第２領域に対して露出して前記第２外部電極に接続され、
   前記第２内部電極層は、前記上面よりも前記下面側に偏って配置され、
   前記第２領域は、前記積層チップの表面において、前記上面と前記下面とが対向する方向において前記下面側半分のいずれかの領域であることを特徴とする積層セラミックコンデンサ。
2. 前記第１内部電極層は、前記第２内部電極層よりも前記上面側に延在していることを特徴とする請求項１記載の積層セラミックコンデンサ。
3. 前記マークは、前記第１内部電極層の面方向には設けられておらず、前記第２内部電極層の面方向に設けられていることを特徴とする請求項１または２に記載の積層セラミックコンデンサ。
4. 前記第１領域は、前記２端面のうちいずれか一方の端面から前記下面にまたぐ領域であり、前記第２領域は、前記２端面のうち他方の端面から前記下面にまたぐ領域であることを特徴とする請求項１〜３のいずれか一項に記載の積層セラミックコンデンサ。
5. 前記第２内部電極層は、前記積層チップにおいて、前記上面と前記下面とが対向する方向において前記上面側半分の領域には設けられておらず、前記下面側半分の領域に設けられていることを特徴とする請求項１〜４のいずれか一項に記載の積層セラミックコンデンサ。
6. 請求項１〜５のいずれか一項に記載の積層セラミックコンデンサと、
   前記積層セラミックコンデンサが収容される収容部が設けられたキャリアテープと、を備え、
   前記マークが前記収容部の一方の方向に偏った位置となるように、複数の前記積層セラミックコンデンサが収容されていることを特徴とする積層セラミックコンデンサの包装体。
7. 一面にグランド電極と信号電極とが設けられた基板と、
   請求項１〜５のいずれか一項に記載の積層セラミックコンデンサと、を備え、
   前記第１外部電極は、前記グランド電極に接続され、
   前記第２外部電極は、前記信号電極に接続されていることを特徴とする部品実装回路基板。

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