JP7136638B2 - 積層セラミックコンデンサ、その包装体、および部品実装回路基板 - Google Patents

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Description

本発明は、積層セラミックコンデンサ、その包装体、および部品実装回路基板に関する。
近年の電子機器の多機能化や高周波数化に伴い、低容量コンデンサ、低損失コンデンサなどの需要が高まっている。これらの電子部品に対しては、容量バラツキの極小化や、高周波数領域での低ESRおよび低損失が望まれている。また、部品の実装密度が高くなっていることから、ノイズに対する耐性も要求されている。これらの要求に対応するために、コンデンサの内部構造を非対称として、実装方向を規制することによる対策が検討されている。そこで、コンデンサの内部構造を非対称にする技術を用いることが考えられる(例えば、特許文献1参照)。
特開2014-183187号公報
しかしながら、上記技術では、電圧が印加される内部電極層がチップ表面に露出しているため、高い耐湿性が得られないおそれがある。
本発明は、上記課題に鑑みなされたものであり、高い耐湿性を維持しつつ良好な動作性能を実現することができる積層セラミックコンデンサ、その包装体、および部品実装回路基板を提供することを目的とする。
本発明に係る積層セラミックコンデンサは、略直方体形状を有し、対向する2端面と、対向する上面および下面と、対向する2側面とを備えた積層チップと、前記積層チップの表面の第1領域を覆う第1外部電極と、前記第1領域とは異なる第2領域を覆う第2外部電極と、を備え、前記積層チップは、セラミックを主成分とする誘電体層を挟んで対向するように積層された第1内部電極層と第2内部電極層とを備え、前記上面において前記2端面のうちいずれか一方側に偏って配置されて前記誘電体層とは色が異なるマークを備え、前記第1内部電極層は前記第1領域に対して露出して前記第1外部電極に接続され、前記第2内部電極層は前記第2領域に対して露出して前記第2外部電極に接続され、前記第2内部電極層は、前記上面よりも前記下面側に偏って配置され、前記第2領域は、前記積層チップの表面において、前記上面と前記下面とが対向する方向において前記下面側半分のいずれかの領域であり、前記第1内部電極層および前記第2内部電極層に平行な各断面において、前記第1内部電極層が存在する断面においては前記マークが設けられておらず、前記第2内部電極層が存在する断面においては前記マークが設けられていることを特徴とする。
上記積層セラミックコンデンサにおいて、前記第1内部電極層は、前記第2内部電極層よりも前記上面側に延在していてもよい。
上記積層セラミックコンデンサにおいて、前記第1内部電極層および前記第2内部電極層は、前記積層チップの前記2端面において、前記下面の側の半分にだけ露出して前記上面の側の半分には露出しておらず、前記積層チップの前記2端面において、前記第1外部電極は前記第1内部電極層が露出する箇所を覆い、前記第2外部電極は前記第2内部電極層が露出する箇所を覆っていてもよい。
上記積層セラミックコンデンサにおいて、前記第1領域は、前記2端面のうちいずれか一方の端面から前記下面にまたぐ領域であり、前記第2領域は、前記2端面のうち他方の端面から前記下面にまたぐ領域としてもよい。
上記積層セラミックコンデンサにおいて、前記第2内部電極層は、前記積層チップにおいて、前記上面と前記下面とが対向する方向において前記上面側半分の領域には設けられておらず、前記下面側半分の領域に設けられていてもよい。
本発明に係る部品実装回路基板は、一面にグランド電極と信号電極とが設けられた基板と、上記いずれかの積層セラミックコンデンサと、を備え、前記第1外部電極は、前記グランド電極に接続され、前記第2外部電極は、前記信号電極に接続されていることを特徴とする。
本発明によれば、高い耐湿性を維持しつつ良好な動作性能を実現することができる。
積層セラミックコンデンサの斜視図である。 図1のA-A線断面図である。 (a)は図1のB-B線断面図であり、(b)は図1のB-B線方向の断面図であって第2内部電極層12bを通る断面図であり、(c)はY軸方向に積層チップを透過した場合の透過図である。 (a)および(b)は内部電極層がいずれかの端面側に偏って配置された場合を例示する図である。 部品実装回路基板を例示する図である。 積層セラミックコンデンサの製造方法のフローを例示する図である。 印刷パターンを例示する図である。 (a)および(b)は包装体を例示する図である。 (a)および(b)は変形例1を例示する図である。 変形例2を例示する図である。 (a)および(b)は変形例3を例示する図である。
以下、図面を参照しつつ、実施形態について説明する。
(実施形態)
図1は、実施形態に係る積層セラミックコンデンサ100の外観斜視図である。図2は、図1のA-A線断面図である。図1および図2を参照しつつ、積層セラミックコンデンサ100の構造について説明する。
図1で例示するように、積層セラミックコンデンサ100は、略直方体形状を有する積層チップ10と、積層チップ10のいずれかの対向する2端面に設けられた第1外部電極20aおよび第2外部電極20bと、を備える。当該2端面のうち、第1外部電極20a側の端面を第1端面E1、第2外部電極20b側の端面を第2端面E2と称する。積層チップ10の当該2端面以外の4面のうち、後述するマーク14が露出する面を上面U1と称し、当該上面と対向する面を下面L1と称し、残りの2面を側面と称する。
積層チップ10の2端面が対向する方向(積層チップ10の長さ方向)をX軸方向とする。積層チップ10の2側面が対向する方向(後述する内部電極層が積層される方向)をY軸方向とする。積層チップ10の上面U1と下面L1とが対向する方向をZ軸方向とする。X軸方向とY軸方向とZ軸方向とは、互いに直交している。
一例として、第1外部電極20aおよび第2外部電極20bは、積層チップ10の2端面において、Z軸方向の半分よりも下面L1側に設けられており、下面L1および2側面に延在している。ただし、第1外部電極20aと第2外部電極20bとは、互いに離間している。
図2で例示するように、積層チップ10は、誘電体として機能するセラミック材料を含む誘電体層11と、金属を主成分とする内部電極層とが、交互に積層された構成を有する。具体的には、誘電体層11、第1内部電極層12a、誘電体層11、第2内部電極層12bの順に積層され、当該積層単位が繰り返されている。
本実施形態においては、積層チップ10の下面L1側の第1内部電極層12aおよび第2内部電極層12bの端部が略一致しているか、第1内部電極層12aが第2内部電極層12bよりも下面L1側に延在している。第1内部電極層12aは、第2内部電極層12bよりも、積層チップ10の上面U1側に延在している。すなわち、第1内部電極層12aは、第2内部電極層12bよりも、Z軸方向の幅が大きくなっている。それにより、積層工程において第1内部電極層12aの積層位置がずれたとしても、第1内部電極層12aと第2内部電極層12bとが対向する面積を確保することができる。
また、誘電体層11、第1内部電極層12aおよび第2内部電極層12bの積層構造の上面および下面は、カバー層13によって覆われている。カバー層13は、セラミック材料を主成分とする。例えば、カバー層13の材料は、誘電体層11とセラミック材料の主成分が同じである。
図3(a)は、図1のB-B線断面図である。図3(a)において、第1外部電極20aおよび第2外部電極20bのハッチは省略している。図3(a)で例示するように、第1内部電極層12aは、積層チップ10において、第1端面E1のZ軸方向の半分よりも下面L1側に露出し、第1外部電極20aに接続されている。第1内部電極層12aは、第2外部電極20bには接続されていない。例えば、第1内部電極層12aは、XZ平面において、積層チップ10のいずれの面に対しても露出しない矩形領域15aと、矩形領域15aから第1端面E1に対して延在する延在領域16aとを備えている。図3(a)の例では、延在領域16aは、積層チップ10の下面L1にも露出している。第1外部電極20aは、積層チップ10において、延在領域16aの露出領域(第1領域)の全体を覆うように設けられている。
図3(b)は、図1のB-B線方向の断面図であって、第2内部電極層12bを通る断面図である。図3(b)において、第1外部電極20aおよび第2外部電極20bのハッチは省略している。図3(b)で例示するように、Z軸方向における第2内部電極層12bの中心は、積層チップ10のZ軸方向の高さの半分よりも下面L1側に位置している。すなわち、Z軸方向における第2内部電極層12bの位置は、上面U1よりも下面L1側に偏って配置されている。本実施形態に係る積層セラミックコンデンサ100においては、Z軸方向における第2内部電極層12bの位置によって電気容量が生じる領域(容量領域)が定まるため、容量領域は下面L1側に偏っていることになる。
第2内部電極層12bは、積層チップ10において、第2端面E2のZ軸方向の半分よりも下面L1側に露出し、第2外部電極20bに接続されている。第2内部電極層12bは、第1外部電極20aには接続されていない。例えば、第2内部電極層12bは、XZ平面において、積層チップ10のいずれの面に対しても露出しない矩形領域15bと、矩形領域15bから第2端面E2に対して延在する延在領域16bとを備えている。図3(b)の例では、延在領域16bは、積層チップ10の下面L1にも露出している。第2外部電極20bは、積層チップ10において、延在領域16bの露出領域(第2領域)の全体を覆うように設けられている。なお、第1領域と第2領域とは互いに重複しない。
このように、第1内部電極層12aと第2内部電極層12bとが、第1外部電極20aと第2外部電極20bとに交互に接続されている。それにより、積層セラミックコンデンサ100は、複数のコンデンサ単位が積層された構成を有している。
また、図3(b)の断面において、上面U1のX軸方向の第1端面E1側半分のいずれかの箇所に露出するように、マーク14が設けられている。すなわち、マーク14は、上面U1において、2端面のうちいずれか一方側に偏って配置されている。マーク14は、第1内部電極層12aおよび第2内部電極層12bのいずれにも接続されておらず、第1外部電極20aおよび第2外部電極20bのいずれにも接続されていない。図1で例示するように、上面U1の第1端面E1側に、短冊状に複数のマーク14が露出している。
図3(c)は、Y軸方向に積層チップ10を透過した場合の透過図である。図3(c)で例示するように、第1内部電極層12aの矩形領域15aと第2内部電極層12bの矩形領域15bとが、少なくとも一部で互いに重複している。マーク14は、第1内部電極層12a、第2内部電極層12b、第1外部電極20a、および第2外部電極20bのいずれにも接続されていない。
積層セラミックコンデンサ100のサイズは、例えば、長さ0.25mm、幅0.125mm、高さ0.125mmであり、または長さ0.4mm、幅0.2mm、高さ0.2mm、または長さ0.6mm、幅0.3mm、高さ0.3mmであり、または長さ1.0mm、幅0.5mm、高さ0.5mmであり、または長さ3.2mm、幅1.6mm、高さ1.6mmであり、または長さ4.5mm、幅3.2mm、高さ2.5mmであるが、これらのサイズに限定されるものではない。
第1内部電極層12aおよび第2内部電極層12bは、Ni(ニッケル),Cu(銅),Sn(スズ)等の卑金属を主成分とする。第1内部電極層12aおよび第2内部電極層12bとして、Pt(白金),Pd(パラジウム),Ag(銀),Au(金)などの貴金属やこれらを含む合金を用いてもよい。高周波領域において良好な動作性能を実現する点で、例えばCu等の非鉄族元素を用いることが好ましい。第1内部電極層12aおよび第2内部電極層12bの平均厚みは、例えば、3μm以下である。
誘電体層11は、例えば、一般式ABOで表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたABO3-αを含む。例えば、当該セラミック材料として、BaTiO(チタン酸バリウム),CaZrO(ジルコン酸カルシウム),CaTiO(チタン酸カルシウム),SrTiO(チタン酸ストロンチウム),ペロブスカイト構造を形成するBa1-x-yCaSrTi1-zZr(0≦x≦1,0≦y≦1,0≦z≦1)等を用いることができる。高周波領域において良好な動作性能を実現する点で、例えばCaZrO等の常誘電体材料を用いることが好ましい。誘電体層11の平均厚みは、例えば、20μm以下である。
マーク14は、誘電体層11と色が異なるものであれば、特に限定されるものではない。例えば、マーク14として、金属などを用いることができる。マーク14の材料と第1内部電極層12aおよび第2内部電極層12bの材料とを同じとすることで、マークパターンと内部電極層パターンとを1回の印刷工程で形成できるため、製造工程が簡略化される。
本実施形態に係る積層セラミックコンデンサ100においては、容量領域がZ軸方向において下面L1側に偏っている。また、積層チップ10において第2内部電極層12bが第2外部電極20bに接続される箇所が、Z軸方向の半分よりも下面L1側となっている。それにより、第2外部電極20bが接続される端子と積層セラミックコンデンサ100の容量領域との距離が短くなる。その結果、高周波領域での低ESR、低損失等を実現することができる。
また、マーク14は、誘電体層11とは異なる色を有している。それにより、マーク14を視認することができる。さらに、マーク14は、上面U1において、X軸方向の半分よりも第1端面E1側に配置されている。すなわち、マーク14は、いずれかの端面側に偏って配置されている。それにより、2つの外部電極を個別に識別することができるようになる。この構成によれば、実装の向きを定めることができる。それにより、実装の向きの違いに起因する特性バラツキを抑制することができる。例えば、コンデンサとしての各種特性(容量値、耐圧、信頼性等)に影響を及ぼすことなく、小型部品においても容易に実装方向を合わせることが可能となる。
また、マーク14は、上面U1に設けられており、Z軸方向においていずれの内部電極層からも離間している。一方で、積層セラミックコンデンサ100の容量領域は下面L1側に偏っている。それにより、マーク14を介したノイズの影響を抑制することができる。
また、積層チップ10において第1内部電極層12aが露出する領域(第1領域)が第1外部電極20aによって覆われ、第2内部電極層12bが露出する領域(第2領域)が第2外部電極20bによって覆われている。それにより、高い耐湿性を実現することができる。
以上のことから、本実施形態に係る積層セラミックコンデンサ100は、高い耐湿性を維持しつつ良好な動作性能を実現することができる。
さらに、本実施形態に係る積層セラミックコンデンサ100においては、積層チップ10において第1内部電極層12aが第1外部電極20aに接続される箇所も、Z軸方向の半分よりも下面L1側となっている。それにより、第1外部電極20aが接続される端子と積層セラミックコンデンサ100の容量領域との距離も短くなる。その結果、高周波領域において、より低いESR、より低い損失等を実現することができる。
さらに、マーク14は、積層セラミックコンデンサ100の実装後の確認用マークとしても機能する。それにより、積層セラミックコンデンサ100の実装不良を識別することができる。
また、マーク14は、第1内部電極層12aおよび第2内部電極層12bの積層精度(位置精度)を確認するためのマークとしても機能する。例えば、図4(a)で例示するように、第1内部電極層12aおよび第2内部電極層12bが第1端面E1側に偏っていることを確認することができる。また、図4(b)で例示するように、第1内部電極層12aおよび第2内部電極層12bが第2端面E2側に偏っていることを確認することができる。このようなマーク位置に基づく選別を実施することで、より特性の一致したチップを選別することが可能となる。
また、マーク14は、図3(a)および図3(b)で例示したように、第2内部電極層12bが配置されている断面に設けられ、第1内部電極層12aが配置されている断面に設けられていない。すなわち、マーク14は、第1内部電極層12aの面方向には設けられておらず、第2内部電極層12bの面方向に設けられている。第2内部電極層12bの上端(上面U1側の上端)は、第1内部電極層12aの上端(上面U1側の上端)よりも下面L1側に位置している。すなわち、第1内部電極層12aは第2内部電極層12bよりも上面U1側に延びている。このような構成において、上面U1に設けられたマーク14は、第1内部電極層12aと同一層には設けられていない。それにより、耐湿性試験などでマーク14から水分が進入したとしても、当該水分に起因する不具合の発生を予防することができる。
また、例えば、図5で例示するように、Z軸方向の幅が狭い第2内部電極層12bを、Z軸方向の幅が広い第1内部電極層12aの実装面側(下面L1側)で交差させること、Z軸方向の幅が広い第1内部電極層12aを基板60上のグランド電極61に接続することで、第1内部電極層12aがシールド効果を持ち、外部ノイズの影響を受けにくくすることができる。なお、第2内部電極層12bは、基板60上の信号電極62に接続される。
続いて、積層セラミックコンデンサ100の製造方法について説明する。図6は、積層セラミックコンデンサ100の製造方法のフローを例示する図である。
(原料粉末作製工程)
まず、誘電体層11の主成分であるセラミック材料の粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Mg(マグネシウム),Mn(マンガン),V(バナジウム),Cr(クロム),希土類元素(Y(イットリウム),Sm(サマリウム),Eu(ユウロピウム),Gd(ガドリニウム),Tb(テルビウム),Dy(ジスプロシウム),Ho(ホロミウム),Er(エルビウム),Tm(ツリウム)およびYb(イッテルビウム))の酸化物、並びに、Co(コバルト),Ni,Li(リチウム),B,Na(ナトリウム),K(カリウム)およびSiの酸化物もしくはガラスが挙げられる。例えば、まず、セラミック材料の粉末に添加化合物を含む化合物を混合して仮焼を行う。続いて、得られたセラミック材料の粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック材料の粉末を調製する。
(積層工程)
次に、得られたセラミック材料の粉末に、ポリビニルブチラール(PVB)樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み2μm~16μmの帯状の誘電体グリーンシートを塗工して乾燥させる。
次に、図7で例示するように、誘電体グリーンシート30の表面に、導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、第1内部電極層12aの第1パターン40aおよび第2内部電極層12bの第2パターン40bを配置するとともに、マーク14のパターン50を配置する。導電ペーストは、第1内部電極層12aおよび第2内部電極層12bの主成分金属の粉末と、バインダと、溶剤と、必要に応じてその他助剤とを含んでいる。バインダおよび溶剤は、上記したセラミックスラリーと異なるものを使用することが好ましい。また、導電ペーストには、共材として、誘電体層11の主成分であるセラミック材料を分散させてもよい。なお、マーク14の材料が第1内部電極層12aおよび第2内部電極層12bと異なる場合には、第1パターン40aおよび第2パターン40bの印刷と、パターン50の印刷とを別工程で行う。
次に、内部電極層パターンが印刷された誘電体グリーンシート30を所定の大きさに打ち抜いて、打ち抜かれた誘電体グリーンシート30を、基材を剥離した状態で、第1パターン40aが印刷された部分と、第2パターン40bが印刷された部分とが交互に重なるように積層する。積層数は、例えば、3層~30層である。積層によって得られた成型体の上下にカバー層13となるカバーシートを圧着させ、所定チップ寸法(例えば焼成後の寸法で0.4mm×0.2mm)にカットする。これにより、略直方体形状のセラミック積層体が得られる。
次に、積層工程で得られたセラミック積層体を、200℃~500℃のN雰囲気中で脱バインダした後に、第1外部電極20aおよび第2外部電極20bが設けられる領域に、金属フィラー、共材、バインダ、および溶剤を含む金属ペーストを塗布し、乾燥させる。この金属ペーストは、外部電極形成用金属ペーストである。
(焼成工程)
次に、外部電極形成用金属ペーストが塗布されたセラミック積層体を、還元雰囲気中で800℃~1300℃で10分~2時間焼成する。このようにして、第1外部電極20aおよび第2外部電極20bの下地層が形成された積層チップ10が得られる。
(めっき処理工程)
その後、めっき処理工程を実施することによって、下地層上に1層以上のめっき層を形成する。以上の工程を経て、積層セラミックコンデンサ100が完成する。
(包装工程)
次に、複数の積層セラミックコンデンサ100をキャリアテープ内に包装する。図8(a)は、複数の積層セラミックコンデンサ100がキャリアテープ70内に包装された包装体を例示する図である。図8(a)で例示するように、キャリアテープ70は、エンボス加工タイプである。キャリアテープ70は、帯状のテープ本体71と、テープ本体71に所定の間隔で設けられた収容部72と、略円形の送り孔73とを備えている。収容部72は、積層セラミックコンデンサ100を収容可能な略直方体形状を有している。また、図8(b)で例示するように、各積層セラミックコンデンサ100は、収容部72と封止テープ74とによって封止されている。本実施形態に係る製造方法によれば、キャリアテープ70内に各積層セラミックコンデンサ100を収容する際に、マーク14の位置を確認することで、マーク14を収容部72のいずれか一方の方向に向けて偏らせて揃えることができる。それにより、実装時に所望の方向での実装が容易になる。
(変形例1)
実施形態においては、各内部電極層は積層チップ10の第1端面および第2端面のいずれかに露出していたが、それに限られない。例えば、図9(a)で例示するように、第1内部電極層12aは、第1端面E1には露出せずに第1端面E1側の下面L1に露出してもよい。また、図9(b)で例示するように、第2内部電極層12bは、第2端面E2に露出せずに第2端面E2側の下面L1に露出していてもよい。なお、本変形例は、他の変形例にも適用することができる。
(変形例2)
実施形態においては、各外部電極は積層チップ10の各端面の一部を覆っていたが、それに限られない。例えば、図10で例示するように、第1外部電極20aは積層チップ10の第1端面E1の全体を覆い、第2外部電極20bは積層チップ10の第2端面E2の全体を覆っていてもよい。なお、本変形例は、他の変形例にも適用することができる。
(変形例3)
実施形態においては、各内部電極層は、積層チップ10の端面および下面L1に露出していたが、端面にのみ露出していてもよい。例えば、図11(a)で例示するように、第1内部電極層12aは、積層チップ10の第1端面E1にのみ露出してもよい。図11(b)で例示するように、第2内部電極層12bは、積層チップ10の第2端面E2にのみ露出してもよい。なお、Z軸方向において、第1内部電極層12aの幅と第2内部電極層12bの幅とが異なっていてもよい。本変形例においては、第2内部電極層12bは、積層チップ10において、Z軸方向において、上面U1側半分の領域には設けられておらず、下面L1側半分の領域に設けられている。
なお、第2内部電極層12bが積層チップ10において、Z軸方向の上面U1側半分の領域には設けられておらず下面L1側半分の領域に設けられていることは、実施形態および他の変形例に適用することができる。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10 積層チップ
11 誘電体層
12a 第1内部電極層
12b 第2内部電極層
13 カバー層
14 マーク
20a 第1外部電極
20b 第2外部電極
100 積層セラミックコンデンサ

Claims (7)

  1. 略直方体形状を有し、対向する2端面と、対向する上面および下面と、対向する2側面とを備えた積層チップと、
    前記積層チップの表面の第1領域を覆う第1外部電極と、前記第1領域とは異なる第2領域を覆う第2外部電極と、を備え、
    前記積層チップは、セラミックを主成分とする誘電体層を挟んで対向するように積層された第1内部電極層と第2内部電極層とを備え、前記上面において前記2端面のうちいずれか一方側に偏って配置されて前記誘電体層とは色が異なるマークを備え、
    前記第1内部電極層は前記第1領域に対して露出して前記第1外部電極に接続され、前記第2内部電極層は前記第2領域に対して露出して前記第2外部電極に接続され、
    前記第2内部電極層は、前記上面よりも前記下面側に偏って配置され、
    前記第2領域は、前記積層チップの表面において、前記上面と前記下面とが対向する方向において前記下面側半分のいずれかの領域であり、
    前記第1内部電極層および前記第2内部電極層に平行な各断面において、前記第1内部電極層が存在する断面においては前記マークが設けられておらず、前記第2内部電極層が存在する断面においては前記マークが設けられていることを特徴とする積層セラミックコンデンサ。
  2. 前記第1内部電極層は、前記第2内部電極層よりも前記上面側に延在していることを特徴とする請求項1記載の積層セラミックコンデンサ。
  3. 前記第1内部電極層および前記第2内部電極層は、前記積層チップの前記2端面において、前記下面の側の半分にだけ露出して前記上面の側の半分には露出しておらず、
    前記積層チップの前記2端面において、前記第1外部電極は前記第1内部電極層が露出する箇所を覆い、前記第2外部電極は前記第2内部電極層が露出する箇所を覆うことを特徴とする請求項1または請求項2に記載の積層セラミックコンデンサ。
  4. 前記第1領域は、前記2端面のうちいずれか一方の端面から前記下面にまたぐ領域であり、前記第2領域は、前記2端面のうち他方の端面から前記下面にまたぐ領域であることを特徴とする請求項1~3のいずれか一項に記載の積層セラミックコンデンサ。
  5. 前記第2内部電極層は、前記積層チップにおいて、前記上面と前記下面とが対向する方向において前記上面側半分の領域には設けられておらず、前記下面側半分の領域に設けられていることを特徴とする請求項1~4のいずれか一項に記載の積層セラミックコンデンサ。
  6. 請求項1~5のいずれか一項に記載の積層セラミックコンデンサと、
    前記積層セラミックコンデンサが収容される収容部が設けられたキャリアテープと、を備え、
    前記マークが前記収容部の一方の方向に偏った位置となるように、複数の前記積層セラミックコンデンサが収容されていることを特徴とする積層セラミックコンデンサの包装体。
  7. 一面にグランド電極と信号電極とが設けられた基板と、
    請求項1~5のいずれか一項に記載の積層セラミックコンデンサと、を備え、
    前記第1外部電極は、前記グランド電極に接続され、
    前記第2外部電極は、前記信号電極に接続されていることを特徴とする部品実装回路基板。
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