JP5733836B2 - 積層セラミック電子部品 - Google Patents

Description

本発明は内部電極間のショート不良を改善するとともに、電圧印加時に積層セラミック電子部品によって発生するアコースティックノイズを低減することができる積層セラミック電子部品に関する。

セラミック材料を用いる電子部品には、キャパシタ、インダクター、圧電素子、バリスタまたはサーミスタなどがある。

このようなセラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は小型でありながら、高容量が保障され、実装が容易であるという長所がある。

該積層セラミックキャパシタはコンピューター、個人携帯用端末機（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）または携帯電話など、様々な電子製品の回路基板に装着され、電気を充電または放電させる重要な役割をするチップ状のコンデンサーであり、用いられる用途及び容量によって多様なサイズと積層形態を有する。

特に、最近では、電子製品の小型化に伴って該電子製品に用いられる積層セラミックキャパシタも超小型化及び超高容量化が要求されている。

そこで、製品の超小型化のために誘電体層及び内部電極を薄くし、超高容量化のために多数の誘電体層を積層した積層セラミックキャパシタが製造されている。

その中に、外部電極が全て下面に位置する積層セラミックキャパシタがあり、このような構造の積層セラミックキャパシタは、実装密度及び容量に優れ、ＥＳＬが低いという長所を有するが、セラミック本体の切断時に切断ストレスにより対向する内部電極の位置ずれ現象による内部電極間のショート不良が発生しやすいという短所がある。

韓国特許公開公報第２０１０−００６８０５６号

本発明は、内部電極間のショート不良を改善するとともに、電圧印加時に積層セラミック電子部品によって発生するアコースティックノイズを低減することができる積層セラミック電子部品に関する。

本発明の一実施形態は、誘電体層を含み、対向する第１、第２主面、対向する第１、第２側面及び対向する第１、第２端面を有するセラミック本体と、上記セラミック本体の内部に形成され、容量を形成するための重畳領域を有する容量部と上記容量部から上記第１側面に露出するように延長形成された第１リード部を有し、上記第１及び第２端面に露出する第１内部電極と、上記誘電体層を介して上記第１内部電極と交互に積層され、且つ上記第１内部電極と絶縁され、上記容量部から第１側面に露出するように延長形成された第２リード部を有し、上記第１端面及び第２端面と一定間隔離隔されて形成される第２内部電極と、上記第１リード部、第２リード部とそれぞれ連結されて形成される第１、第２外部電極と、上記セラミック本体の第１側面、第１及び第２端面に形成される絶縁層と、を含む積層セラミック電子部品を提供する。

上記第１及び第２端面間の長さをＬ、上記第２内部電極が上記第１及び第２端面と離隔された長さをそれぞれＬｍ１及びＬｍ２とするとき、０．０１≦（Ｌｍ１＋Ｌｍ２）／Ｌ≦０．０８を満たすことができる。

上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されてよい。

上記第１外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されてよい。

上記第２外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されてよい。

上記絶縁層はエポキシ、耐熱性高分子、ガラス及びセラミックからなる群より選択された一つ以上を含んでよい。

上記絶縁層は、上記第１及び第２内部電極の露出部を全て覆うように形成されてよい。

上記絶縁層は、上記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより低く形成されてよい。

本発明の他の実施形態は、誘電体層を含み、対向する第１、第２主面、対向する第１、第２側面及び対向する第１、第２端面を有するセラミック本体と、上記セラミック本体の内部に形成され、容量を形成するための重畳領域を有する容量部と上記容量部から上記第１側面に露出するように延長形成された第１リード部を有し、上記第１及び第２端面に露出する第１内部電極と、上記誘電体層を介して上記第１内部電極と交互に積層され、且つ上記第１内部電極と絶縁され、上記容量部から第１側面に露出するように延長形成された第２リード部を有し、上記第１端面及び第２端面と一定間隔離隔されて形成される第２内部電極と、上記第１リード部、第２リード部とそれぞれ連結されて形成される第１、第２外部電極と、上記セラミック本体の第１側面、第１及び第２端面に形成される絶縁層と、を含み、上記第２内部電極が上記第１及び第２端面と離隔された長さは１〜１５０μｍである積層セラミック電子部品を提供する。

上記第１及び第２端面の間の長さをＬ、上記第２内部電極が上記第１及び第２端面と離隔された長さをそれぞれＬｍ１及びＬｍ２とするとき、０．０１≦（Ｌｍ１＋Ｌｍ２）／Ｌ≦０．０８を満たすことができる。

上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されてよい。

上記第１外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されてよい。

上記第２外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されてよい。

上記絶縁層はエポキシ、耐熱性高分子、ガラス及びセラミックからなる群より選択された一つ以上を含んでよい。

上記絶縁層は、上記第１及び第２内部電極の露出部を全て覆うように形成されてよい。

上記絶縁層は、上記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより低く形成されてよい。

本発明の一実施形態によると、第１内部電極はセラミック本体の端面に露出し、第２内部電極は露出しないように形成することで、内部電極間のショート不良を改善することができる。

本発明の一実施形態によると、容量部を形成する第１及び第２内部電極の重畳領域が増加し、積層セラミックキャパシタの容量が増加することができる。

また、外部で異なる極性の電圧が印加される第１及び第２内部電極間の距離が近くなり、カレントループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）が短くなることができる。これにより等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。

また、本発明の一実施形態による積層セラミックキャパシタによると、印刷回路基板上の実装面積を最小化することができ、アコースティックノイズを著しく減少させることができる。

本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図である。 図１に示された積層セラミックキャパシタのセラミック本体を示す概略的な斜視図である。 図１の第１内部電極と第１外部電極の結合構造を示した断面図である。 図１の第２内部電極と第２外部電極の結合構造を示した断面図である。 図１の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

図１は本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示した斜視図であり、図２は図１に示された積層セラミックキャパシタのセラミック本体を示す概略的な斜視図であり、図３は図１の第１内部電極と第１外部電極の結合構造を示した断面図であり、図４は図１の第２内部電極と第２外部電極の結合構造を示した断面図であり、図５は図１の第１及び第２内部電極と第１及び第２外部電極の結合構造を示した断面図である。

本実施形態による積層セラミックキャパシタは、２端子垂直積層型キャパシタであってよい。「垂直積層型（ｖｅｒｔｉｃａｌｌｙ ｌａｍｉｎａｔｅｄ ｏｒ ｖｅｒｔｉｃａｌ ｍｕｌｔｉｌａｙｅｒ）」とは、キャパシタ内に積層された内部電極が回路基板の実装領域面に垂直に配置されることを意味し、「２端子（２−ｔｅｒｍｉｎａｌ）」とは、キャパシタの端子として２個の端子が回路基板に接続されることを意味する。

図１〜図５を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、上記セラミック本体の内部に形成される内部電極１２１、１２２と、上記セラミック本体の一面に形成される絶縁層１４１、１４３、１４４と、外部電極１３１、１３２とを含んでよい。

本実施形態におけるセラミック本体１１０は、対向する第１主面５及び第２主面６と、上記第１主面及び第２主面を連結する第１側面１、第２側面２、第１端面３及び第２端面４とを有することができる。上記セラミック本体１１０の形状は、特に制限されないが、図示されたように六面体であってよい。本発明の一実施形態によると、セラミック本体の第１側面１は回路基板の実装領域に配置される実装面となることができる。

本発明の一実施形態によると、ｘ−方向は第１及び第２外部電極が所定の間隔を置いて形成される方向であり、ｙ−方向は内部電極が誘電体層を介して積層される方向であり、ｚ−方向は内部電極が回路基板に実装される方向であることができる。

本発明の一実施形態によると、上記セラミック本体１１０は複数の誘電体層１１１が積層されて形成されることができる。上記セラミック本体１１０を構成する複数の誘電体層１１１は焼結された状態であり、隣接する誘電体層同士は、境界が確認できないほど一体化されていてもよい。

上記誘電体層１１１は、セラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートを焼成することにより形成することができる。上記セラミック粉末は高い誘電率を有する物質であって、これに制限されないが、チタン酸バリウム（ＢａＴｉＯ_３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系材料などを用いることができる。

本発明の一実施形態によると、セラミック本体１１０の内部には内部電極が形成されることができる。

図３〜図５を参照すると、第１極性の第１内部電極１２１と第２極性の第２内部電極１２２を一対にすることができ、一誘電体層１１１を介して対向するようにｙ−方向に配置されることができる。

本発明の一実施形態によると、第１及び第２内部電極１２１、１２２は積層セラミックキャパシタの実装面、即ち、第１側面１に垂直に配置されてよい。

本発明において、第１及び第２は異なる極性を意味することができる。

本発明の一実施形態によると、第１及び第２内部電極１２１、１２２は導電性金属を含む導電性ペーストにより形成されてよい。

上記導電性金属はこれに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であってよい。

誘電体層を形成するセラミックグリーンシート上に、スクリーン印刷法またはグラビア印刷法のような印刷法により導電性ペーストで内部電極層を印刷することができる。

内部電極層が印刷されたセラミックグリーンシートを交互に積層して焼成し、セラミック本体を形成することができる。

本発明の一実施形態による積層セラミックキャパシタ１００は、上記セラミック本体１１０の内部に形成され、容量を形成するための重畳領域を有する容量部１２０と上記容量部１２０から上記第１側面１に露出するように延長形成された第１リード部１２１ａを有し、上記第１及び第２端面３、４に露出する第１内部電極１２１と、上記誘電体層１１１を介して上記第１内部電極１２１と交互に積層され、且つ上記第１内部電極１２１と絶縁され、上記容量部１２０から第１側面１に露出するように延長形成された第２リード部１２２ａを有し、上記第１及び第２端面３、４と一定間隔離隔されて形成される第２内部電極１２２とを含んでよい。

上記第１内部電極１２１は上記第１及び第２端面３、４に露出するように形成され、上記第２内部電極１２２は上記第１及び第２端面３、４と一定間隔離隔されて形成されるため、セラミック本体の切断時に切断ストレスにより対向する内部電極の位置ずれ現象による内部電極間のショート不良を改善することができる。

具体的には、上記第１及び第２端面３、４に露出するように形成された第１内部電極１２１と、上記第１及び第２端面３、４と一定間隔離隔されて形成された第２内部電極１２２とが交互に積層されるため、内部電極間のショート不良を改善することができる。

上記第１及び第２内部電極１２１、１２２は異なる極性の外部電極と連結されるためにそれぞれ第１及び第２リード部１２１ａ、１２２ａを有し、上記第１及び第２リード部１２１ａ、１２２ａは上記セラミック本体１１０の第１側面１に露出することができる。

本発明の一実施形態によると、積層セラミックキャパシタは垂直積層型であり、第１及び第２リード部１２１ａ、１２２ａはセラミック本体の同一面に露出することができる。

本発明の一実施形態によると、内部電極のリード部は、内部電極を形成する導体パターンのうち幅Ｗが増加してセラミック本体の一面に露出した領域を意味することができる。

上記第１及び第２内部電極１２１、１２２は重畳される領域によって静電容量を形成し、異なる極性の外部電極と連結される第１及び第２リード部１２１ａ、１２２ａは重畳される領域を有さない。

上記のように第１及び第２リード部１２１ａ、１２２ａは重畳されずに絶縁されているため、セラミック本体の切断時に切断ストレスにより対向する内部電極の位置ずれ現象による内部電極間のショート不良を改善することができる。

上記第１リード部１２１ａと第２リード部１２２ａは重畳されないため、上記第１内部電極１２１と上記第２内部電極１２２は絶縁されることができる。

図５を参照すると、上記第１及び第２端面３、４間の長さをＬ、上記第２内部電極１２２が上記第１及び第２端面３、４と離隔された長さをそれぞれＬｍ１及びＬｍ２とするとき、０．０１≦（Ｌｍ１＋Ｌｍ２）／Ｌ≦０．０８を満たすことができる。

上記のように、上記第１及び第２端面３、４間の長さＬ、及び上記第２内部電極１２２が上記第１及び第２端面３、４と離隔された長さＬｍ１、Ｌｍ２が０．０１≦（Ｌｍ１＋Ｌｍ２）／Ｌ≦０．０８を満たすように調節することで、容量増加及びショート不良減少の効果を得られる。

上記容量増加の効果は、第１内部電極と第２内部電極との重畳領域が増加したことによるもので、上記ショート不良減少の効果は、上述のように上記第１及び第２端面３、４に露出するように形成された第１内部電極１２１と、上記第１及び第２端面３、４と一定間隔離隔されて形成された第２内部電極１２２とが交互に積層されたことに因る。

上記（Ｌｍ１＋Ｌｍ２）／Ｌが０．０１未満では、上記第２内部電極１２２が上記第１及び第２端面３、４と離隔された長さが短くて内部電極間のショート不良が発生することがある。

上記（Ｌｍ１＋Ｌｍ２）／Ｌが０．０８を超えると、第１内部電極と第２内部電極との重畳領域が小さくて静電容量の増加効果がない。

図３〜図５を参照すると、セラミック本体１１０の第１側面１に引出された第１内部電極１２１の第１リード部１２１ａと連結されるように第１外部電極１３１が形成され、セラミック本体１１０の第１側面１に引出された第２内部電極１２２の第２リード部１２２ａと連結されるように第２外部電極１３２が形成されてよい。

上記第１外部電極１３１は第１リード部１２１ａと連結されるために上記セラミック本体の第１側面１に形成され、上記セラミック本体の第１端面３に延長形成されることができるが、これに制限されない。

また、上記第２外部電極１３２は第２リード部１２２ａと連結されるために上記セラミック本体の第１側面１に形成され、上記セラミック本体の第２端面４に延長形成されることができるが、これに制限されない。

即ち、上記第１外部電極１３１は、上記セラミック本体１１０の第１主面５、第２主面６及び第２側面２のうち一つ以上に延長形成されてよい。

また、上記第２外部電極１３２は、上記セラミック本体１１０の第１主面５、第２主面６及び第２側面２のうち一つ以上に延長形成されてよい。

従って、本発明の一実施形態によると、上記第１外部電極１３１は、上記セラミック本体１１０の第１側面１に引出された第１内部電極１２１の第１リード部１２１ａと連結され、且つ上記セラミック本体１１０の長さ方向の一側端部を囲むように形成されることができる。

また、上記第２外電極１３２は、上記セラミック本体１１０の第１側面１に引出された第２内部電極１２２の第２リード部１２２ａと連結され、且つ上記セラミック本体１１０の長さ方向の他側端部を囲むように形成されることができる。

上記第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストにより形成されることができる。

上記導電性金属はこれに制限されないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、すず（Ｓｎ）またはこれらの合金であってよい。

上記導電性ペーストは絶縁性物質をさらに含んでよく、これに制限されないが、例えば、上記絶縁性物質はガラスであってよい。

上記第１及び第２外部電極１３１、１３２の形成方法は、特に制限されず、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、メッキなどの他の方法を用いることもできる。

一方、本発明の一実施形態によると、図５に示されたように、セラミック本体１１０の第１側面、第１端面及び第２端面１、３、４には絶縁層１４１、１４３、１４４が形成されることができる。

上記第１側面１に形成された絶縁層１４１は、第１及び第２外部電極１３１、１３２の間に形成されることができる。

上記第１側面１に形成された絶縁層１４１は、第１側面に露出した第１リード部１２１ａを覆うように形成され、第１側面に露出した第１及び第２内部電極１２１、１２２の重畳領域を全て覆うように形成されることができる。

本発明の一実施形態によると、図５に示されたように上記第１側面１に形成された絶縁層１４１は、第１及び第２外部電極の間のセラミック本体の一面を完全に埋めるように形成されてよい。

また、図示しなかったが、本発明の一実施形態によると、第１側面１に形成された絶縁層１４１は、第１リード部１２１ａのみを覆うように形成され、第１及び第２外部電極１３１、１３２と所定間隔を置いて形成されてよい。

一方、第１及び第２端面３、４には、露出した第１内部電極１２１の露出部分を全て覆うように絶縁層１４３、１４４が形成されることができる。

本発明の一実施形態によると、第１側面１に形成された絶縁層１４１の高さは第１外部電極１３１または第２外部電極１３２の高さより低く形成されることができる。上記絶縁層及び外部電極の高さは実装面、即ち、第１側面を基準に測定されることができる。

本実施形態によると、上記第１側面１に形成された絶縁層１４１の高さが第１及び第２外部電極１３１、１３２の高さより低いため、積層セラミックキャパシタ１００が回路基板上により安定的に実装されることができる。

また、第１及び第２外部電極１３１、１３２は、セラミック本体の第１側面１の一部に形成されてよい。

上記絶縁層１４１、１４３、１４４は特に制限されないが、例えば、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群より選択された一つ以上を含んでよい。

本発明の一実施形態によると、上記絶縁層１４１、１４３、１４４はセラミックスラリーで形成されてよい。

上記セラミックスラリーの量及び形状を調節することで、絶縁層１４１、１４３、１４４の形成位置及び高さを調節することができる。

上記絶縁層１４１、１４３、１４４は、焼成工程によりセラミック本体を形成した後、上記セラミック本体にセラミックスラリーを塗布及び焼成して形成することができる。

他の方法としては、セラミック本体を形成するセラミックグリーンシート上に絶縁層を形成するセラミックスラリーを塗布し、セラミックグリーンシートとともに焼成して形成することができる。

上記セラミックスラリーの塗布方法は特に制限されないが、例えば、スプレー方式で噴射したり、ローラーを利用して塗布することができる。

上記第１側面１に形成された絶縁層１４１は、セラミック本体の一面に露出した第１リード部１２１ａを覆って内部電極間の短絡を防止し、耐湿特性低下などの内部欠陥を防止することができる。

本発明の他の実施形態による積層セラミック電子部品は、誘電体層１１１を含み、対向する第１、第２主面５、６、対向する第１、第２側面１、２及び対向する第１、第２端面３、４を有するセラミック本体１１０と、上記セラミック本体１１０の内部に形成され、容量を形成するための重畳領域を有する容量部１２０と上記容量部１２０から上記第１側面１に露出するように延長形成された第１リード部１２１ａを有し、上記第１及び第２端面３、４に露出する第１内部電極１２１と、上記誘電体層１１１を介して上記第１内部電極１２１と交互に積層され、且つ上記第１内部電極１２１と絶縁され、上記容量部１２０から第１側面１に露出するように延長形成された第２リード部１２２ａを有し、上記第１及び第２端面３、４と一定間隔離隔されて形成される第２内部電極１２２と、上記第１リード部、第２リード部１２１ａ、１２２ａとそれぞれ連結されて形成される第１、第２外部電極１３１、１３２と、上記セラミック本体１１０の第１側面、第１端面及び第２端面１、３、４に形成される絶縁層１４１、１４３、１４４とを含み、上記第２内部電極１２２が上記第１及び第２端面３、４と離隔された長さは１〜１５０μｍであることができる。

上記第１及び第２端面間の長さをＬ、上記第２内部電極が上記第１及び第２端面と離隔された長さをそれぞれＬｍ１及びＬｍ２とするとき、０．０１≦（Ｌｍ１＋Ｌｍ２）／Ｌ≦０．０８を満たすことができる。

上記第１及び第２内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。

上記第１外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されてよい。

上記第２外部電極は、上記セラミック本体の第１主面、第２主面及び第２側面のうち一つ以上に延長形成されてよい。

上記絶縁層はエポキシ、耐熱性高分子、ガラス及びセラミックからなる群より選択された一つ以上を含んでよい。

上記絶縁層は、重畳された第１及び第２内部電極の露出部を全て覆うように形成されることができる。

上記絶縁層は、上記セラミック本体の第１側面から測定される第１及び第２外部電極の高さより低く形成されることができる。

上述した本発明の一実施形態と異なる構成要素を中心に説明し、同じ構成要素に対する詳しい説明は省略する。

本発明の一実施形態による積層セラミックキャパシタ１００は、上記第２内部電極１２２が上記第１及び第２端面３、４と離隔された長さが１〜１５０μｍであることができる。

上記のように、上記第２内部電極１２２が上記第１及び第２端面３、４と離隔された長さが１〜１５０μｍになるよう調節することで、セラミック本体の切断時に切断ストレスにより対向する内部電極の位置ずれ現象による内部電極間のショート不良を改善することができる。

具体的には、上記第１内部電極１２１は上記第１及び第２端面３、４に露出するように形成され、上記第２内部電極１２２は上記第１及び第２端面３、４と一定間隔離隔されて形成されるため、セラミック本体の切断時に切断ストレスにより対向する内部電極の位置ずれ現象による内部電極間のショート不良を改善することができる。

即ち、上記第１及び第２端面３、４に露出するように形成された第１内部電極１２１と、上記第１及び第２端面３、４と一定間隔離隔されて形成された第２内部電極１２２とが交互に積層されるため、内部電極間のショート不良を改善することができる。

上記第２内部電極１２２が上記第１及び第２端面３、４と離隔された長さが１μｍ未満では、離隔された長さが短いため、内部電極間のショート不良が発生することがある。

上記第２内部電極１２２が上記第１及び第２端面３、４と離隔された長さが１５０μｍを超えると、第１内部電極と第２内部電極との重畳領域が小さいため、静電容量増加の効果がない。

下表１は、本発明の一実施形態による積層セラミックキャパシタにおいて、上記第１及び第２端面３、４間の長さＬ、及び上記第２内部電極１２２が上記第１及び第２端面３、４と離隔された長さＬｍ１、Ｌｍ２による相対静電容量、ショート発生率及び耐湿負荷不良率を比較したものである。

相対静電容量とは、一般的な積層セラミックキャパシタの静電容量対比本発明による積層セラミックキャパシタの静電容量の百分率値を意味する。

静電容量及びショート発生率は、試料に４Ｖ電圧を加えてから静電容量を測定し、短絡されて通電される場合をショートが発生したと判断した。

耐湿負荷不良率は８０℃、８０％の相対湿度条件下で、２４時間絶縁抵抗を測定し、ショートが発生したときを不良と判断した。

サンプルは、０６０３サイズ（０．６ｍｍ×０．３ｍｍ×０．３ｍｍ）、静電容量２．２μＦを有する機種の製品を基準に選定した。

上記表１を参照すると、本発明の一実施形態による積層セラミックキャパシタは、本発明の数値範囲から外れると、ショート発生率、耐湿負荷不良率が増加することが分かる。

一方、本発明の数値範囲を満たすと、ショート発生率及び耐湿負荷不良率が低下することが分かる。

下表２は、本発明の他の実施形態による積層セラミックキャパシタにおいて、上記第２内部電極１２２が上記第１及び第２端面３、４と離隔された長さによる相対静電容量、ショート発生率及び耐湿負荷不良率を比較したものである。

相対静電容量とは、一般的な積層セラミックキャパシタの静電容量対比本発明による積層セラミックキャパシタの静電容量の百分率値を意味する。

静電容量及びショート発生率は、試料に４Ｖ電圧を加えてから静電容量を測定し、短絡されて通電される場合をショートが発生したと判断した。

耐湿負荷不良率は８０℃、８０％の相対湿度条件下で、２４時間絶縁抵抗を測定し、ショートが発生したときを不良と判断した。

サンプルは、長さ×幅×高さが２．０ｍｍ×１．２５ｍｍ×１．２５ｍｍ、静電容量２．２μＦを有する機種の製品を基準に選定した。

上記表２を参照すると、本発明の他の実施形態による積層セラミックキャパシタは、本発明の数値範囲から外れると、相対静電容量の低下またはショート発生率及び耐湿負荷不良率が増加することが分かる。

一方、本発明の数値範囲を満たすと、静電容量が増加し、ショート発生率と耐湿負荷不良率が低下することが分かる。

本発明の一実施形態によると、第１及び第２内部電極は第１側面に露出する部分にも重畳領域が形成され、積層セラミックキャパシタの容量が増加することができる。

また、第１及び第２内部電極をセラミック本体の一側面に交互に露出させることで、内部電極間のショート不良を改善することができる。

また、外部で異なる極性の電圧が印加される第１及び第２内部電極間の距離が近くなり、カレントループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）が短くなることができる。これにより等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１２０ 容量部
１２１、１２２ 第１及び第２内部電極
１２１ａ、１２２ａ 第１及び第２リード部
１３１、１３２ 第１及び第２外部電極
１４１、１４３、１４４ 絶縁層

Claims (12)

1. 誘電体層を含み、対向する第１主面及び第２主面、対向する第１側面及び第２側面、並びに対向する第１端面及び第２端面を有するセラミック本体と、
   前記セラミック本体の内部に形成され、容量を形成するための重畳領域を有する容量部と前記容量部から前記第１側面に露出するように延長形成された第１リード部を有し、前記第１端面及び前記第２端面に露出する第１内部電極と、
   前記誘電体層を介して前記第１内部電極と交互に積層され、且つ前記第１内部電極と絶縁され、前記容量部から前記第１側面に露出するように延長形成された第２リード部を有し、前記第１端面及び前記第２端面と一定間隔離隔されて形成される第２内部電極と、
   前記第１リード部、前記第２リード部とそれぞれ連結されて形成される第１外部電極、第２外部電極と、
   前記セラミック本体の前記第１側面、前記第１端面及び前記第２端面に形成される絶縁層と、
   を含み、
   前記第１側面に形成される前記絶縁層は、前記セラミック本体の前記第１側面から測定される前記第１外部電極及び前記第２外部電極の高さより低く形成され、
   前記第１端面及び前記第２端面間の長さをＬ、前記第２内部電極が前記第１端面及び前記第２端面と離隔された長さをそれぞれＬｍ１及びＬｍ２とするとき、０．０１≦（Ｌｍ１＋Ｌｍ２）／Ｌ≦０．０８を満たす積層セラミック電子部品。
2. 前記第１内部電極及び前記第２内部電極は、前記セラミック本体の実装面に対して垂直に配置される請求項１に記載の積層セラミック電子部品。
3. 前記第１外部電極は、前記セラミック本体の前記第１主面、前記第２主面及び前記第２側面のうち一つ以上に延長形成された請求項１に記載の積層セラミック電子部品。
4. 前記第２外部電極は、前記セラミック本体の前記第１主面、前記第２主面及び前記第２側面のうち一つ以上に延長形成された請求項１に記載の積層セラミック電子部品。
5. 前記絶縁層はエポキシ、耐熱性高分子、ガラス及びセラミックからなる群より選択された一つ以上を含む請求項１に記載の積層セラミック電子部品。
6. 前記絶縁層は、前記第１内部電極及び前記第２内部電極の露出部を全て覆うように形成される請求項１に記載の積層セラミック電子部品。
7. 誘電体層を含み、対向する第１主面及び第２主面、対向する第１側面及び第２側面、並びに対向する第１端面及び第２端面を有するセラミック本体と、
   前記セラミック本体の内部に形成され、容量を形成するための重畳領域を有する容量部と前記容量部から前記第１側面に露出するように延長形成された第１リード部を有し、前記第１端面及び前記第２端面に露出する第１内部電極と、
   前記誘電体層を介して前記第１内部電極と交互に積層され、且つ前記第１内部電極と絶縁され、前記容量部から前記第１側面に露出するように延長形成された第２リード部を有し、前記第１端面及び前記第２端面と一定間隔離隔されて形成される第２内部電極と、
   前記第１リード部、前記第２リード部とそれぞれ連結されて形成される第１外部電極及び第２外部電極と、
   前記セラミック本体の前記第１側面、前記第１端面及び前記第２端面に形成される絶縁層と、
   を含み、
   前記第１側面に形成される前記絶縁層は、前記セラミック本体の前記第１側面から測定される前記第１外部電極及び前記第２外部電極の高さより低く形成され、
   前記第２内部電極が前記第１端面及び前記第２端面と離隔された長さは１〜１５０μｍであり、
   前記第１端面及び前記第２端面間の長さをＬ、前記第２内部電極が前記第１端面及び前記第２端面と離隔された長さをそれぞれＬｍ１及びＬｍ２とするとき、０．０１≦（Ｌｍ１＋Ｌｍ２）／Ｌ≦０．０８を満たす積層セラミック電子部品。
8. 前記第１内部電極及び前記第２内部電極は、前記セラミック本体の実装面に対して垂直に配置される請求項７に記載の積層セラミック電子部品。
9. 前記第１外部電極は、前記セラミック本体の前記第１主面、前記第２主面及び前記第２側面のうち一つ以上に延長形成された請求項７に記載の積層セラミック電子部品。
10. 前記第２外部電極は、前記セラミック本体の前記第１主面、前記第２主面及び前記第２側面のうち一つ以上に延長形成された請求項７に記載の積層セラミック電子部品。
11. 前記絶縁層はエポキシ、耐熱性高分子、ガラス及びセラミックからなる群より選択された一つ以上を含む請求項７に記載の積層セラミック電子部品。
12. 前記絶縁層は、前記第１内部電極及び前記第２内部電極の露出部を全て覆うように形成される請求項７に記載の積層セラミック電子部品。

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