KR100974634B1 - 커패시터 디바이스 - Google Patents

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Abstract

용량을 갖는 커패시터 디바이스를 제공한다. 커패시터 디바이스는 하나 이상의 용량성 소자를 포함한다. 하나 이상의 용량성 소자는, 서로 대향하는 한 쌍의 제1 도전 층, 한 쌍의 제1 도전 층 중 하나 이상의 도전 층의 표면상에 형성되는 하나 이상의 제1 유전체 층, 및 하나 이상의 제1 유전체 층을 통해 한 쌍의 제1 도전 층 사이에 개재된 제2 유전체 층을 포함한다. 제1 유전체 층은 제1 유전 상수를 가지며, 제2 유전체 층은 제2 유전 상수를 갖는다. 커패시터 디바이스의 용량은, 제1 유전체 층과 제2 유전체 층의 유전체 파라미터에 의존한다. 유전체 파라미터는, 하나 이상의 제1 유전체 층의 제1 유전 상수 및 두께와, 제2 유전체 층의 제2 유전 상수와 두께를 포함한다.
용량성 소자, 커패시터, 도전 층, 유전체 층, 유전 상수, 유전체 스폿

Description

커패시터 디바이스{CAPACITOR DEVICES}
본 발명은 커패시터에 관한 것으로서, 더 구체적으로 말하면, 인쇄 회로 기판 또는 다른 마이크로 전자 디바이스 내에 구현될 수 있는 커패시터에 관한 것이다.
커패시터는, 회로에 용량을 도입하는데 사용되는 디바이스이다. 커패시터는 주로 전기적 에너지를 저장하거나, 직류의 흐름을 차단하거나, 또는 교류의 흐름을 허용하는 작용을 한다. 커패시터는, 구리 코일 등과 같은 도전성 금속 층과 유전체 물질로 된 층을 포함하여 이루어지는데, 한 쌍의 도전성 금속 층 사이에 유전체 물질로 된 층이 개재되는 구성을 갖는다.
커패시터는, 인쇄 회로 기판(PCB) 및 그외 다른 마이크로 전자 디바이스에 일반적으로 사용되는 소자이다. 최근, 이러한 PCB와 PCB 상에 배치되는 디바이스의 설계에 상당한 연구가 진행되어, PCB의 전원과 접지면 사이에서 발생하는 전압 요동(voltage fluctuation)을 보완하고 있다. 전압 요동의 종류 중 한가지로서, "스위칭 노이즈"가 있는데, 스위칭 노이즈는 집적 회로 내의 트랜지스터의 스위칭 동작에 의해 생길 수 있는 것이다. 이러한 스위칭 노이즈의 문제점을 해결하기 위 해, 집적 회로의 가까이에, 전원 단자와 접지 단자 사이에 결합될 수 있는, 디커플링 커패시터 또는 바이패스 커패시터로서 기능하는 하나 이상의 커패시터를 설치하는 것이 일반적이다.
커패시터는, 회로 기판상의 개별 소자로서 전기적으로 접속되거나, 회로 기판 내에 구현될 수 있다. 그 중에서, 회로 기판 내에 커패시터를 구현하는 편이, 다른 목적을 위한 기판의 표면 영역을 넓게 사용할 수 있다.
커패시터를 선택하는 2가지 주요 요인에는, 커패시터의 용량과 주파수 대역폭이 있다. 커패시터의 주파수 대역폭은, 자기 공진 주파수(self-resonance frequency)에 의존하는데, 주파수가 자기 공진 주파수 이하의 주파수에서 동작할 때 커패시터가 적절하게 동작하기 때문이다. 이하의 식 (1)은 커패시터의 자기 공진 주파수와 용량과의 관계를 나타낸다.
Figure 112007080243772-pat00001
여기서, fr은 자기 공진 주파수를 나타내고, L은 기생 인덕턴스(즉, 등가의 직렬 인덕턴스 "ESL")를 나타내며, C는 기생 용량(즉, 등가의 직렬 용량 "ESC")을 나타낸다. 식 (1)에 의하면, 커패시터는, 용량이 작을수록 자기 공진 주파수가 더 높기 때문에, 더 넓은 주파수 대역폭을 갖는다. 한편, 커패시터의 용량이 클수록, 자기 공진 주파수는 작기 때문에, 더 좁은 주파수 대역폭을 갖는다. 자기 공진 주파수와 용량은 큰 것은 바람직하다.
일반적으로, 용량은 이하의 식 (2)에 의해 정해질 수 있다.
Figure 112007080243772-pat00002
식 (2)에서, C는 패럿(Farad) 단위의 커패시터 용량을 나타내며, ε은 유전체의 유전 상수를 나타내고, A는 2개의 도전 판 사이에 유지되는 유전체의 표면 면적을 나타내며, d는 도전 판들 사이의 거리를 나타낸다. 상기 식 (2)에 의하면, 용량은 도전 판의 표면 면적과 유전체의 유전 상수에 비례하고, 도전 판 사이의 거리에는 반비례한다. 따라서, 커패시터의 용량을 증가시키기 위해서는, 도전 판의 면적을 증가시키거나, 유전 상수는 큰 값을 가지면서 매우 얇은 층으로 된 유전체 물질을 선택하면 된다. 그러나, 이러한 방식들은 모두 어려움이 있다. 먼저, 도전 판의 면적을 증가시키는 것은 콤팩트한 설계의 목적에 적합하지 않다. 또한, 큰 값의 유전 상수를 가지면서 매우 얇은 층으로 된 유전체 물질을 선택하는 것은, 생산성을 높이는 것이 어렵고 그 구성에 제한을 받기 쉽다. 유전체 층의 두께를 감소시키면 다른 문제점이 생길 수 있다. 특히, 회로 기판상의 유전체 층의 두께는 제어하기가 쉽지 않은데, 유전체의 두께는, 유전체가 배치되는 밑의 패턴화된 특정의 형상(예컨대, 커패시터 전극)의 모양과 치수에 따라 크게 변경될 수 있기 때문이다. 유전체 층을 얇게 하는 설계는, 얇은 유전체 층을 통해 금속과 금속 사이가 쇼트 상태로 될 위험이 있으며, 미세 공간이 생기거나 또는 커패시터의 용량 효과와 특성에 영향을 줄 수 있는, 층의 구조적 결함이 생길 수 있다.
본 발명에 따른 실시예는 용량을 가진 커패시터 디바이스와 커패시터를 제조하는 방법을 제공한다.
본 발명의 실시예는 용량을 갖는 커패시터 디바이스를 제공한다. 커패시터 디바이스는 하나 이상의 용량성 소자를 포함한다. 하나 이상의 용량성 소자는, 서로 대향하는 한 쌍의 제1 도전 층, 한 쌍의 제1 도전 층 중 하나 이상의 도전 층의 표면상에 형성되는 하나 이상의 제1 유전체 층, 및 한 쌍의 제1 도전 층 사이에 개재된 제2 유전체 층을 포함한다. 제1 유전체 층은 제1 유전 상수를 가지며, 제2 유전체 층은 제2 유전 상수를 갖는다. 커패시터 디바이스의 용량은, 제1 유전체 층과 제2 유전체 층의 유전체 파라미터에 의존한다. 유전체 파라미터는, 하나 이상의 제1 유전체 층의 제1 유전 상수 및 두께와, 제2 유전체 층의 제2 유전 상수와 두께를 포함한다.
본 발명의 다른 실시예는, 한 쌍의 제1 도전 층을 제공하는 단계, 제1 도전 층 중의 하나의 도전 층상에 하나 이상의 제1 유전체 층을 형성하는 단계, 및 제1 도전 층과 상기 하나 이상의 제1 유전체 층에 제2 유전체 층을 적층하는 단계를 포함하는 커패시터 제조 방법을 제공한다.
본 발명의 실시예는, 다수의 용량성 소자를 갖는 커패시터 디바이스를 제공한다. 용량성 소자는, 제1 도전 층과, 상기 제1 도전 층과 대향하는 제2 도전층; 제1 도전 층 및 제2 도전 층 중 하나 이상의 도전 층의 표면상에 형성되는 하나 이상의 제1 유전체 층; 및 하나 이상의 제1 유전체 층을 통해 상기 제1 도전 층과 제2 도전 층 사이에 개재되는 제2 유전체 층을 포함한다. 제1 유전체 층은 제1 유전 상수를 가지며, 제2 유전체 층은 제2 유전 상수를 갖는다. 용량성 소자의 제1 도전 층과 제2 도전 층 중의 하나 이상의 도전 층은, 다른 용량성 소자의 도전 층에 결합된다.
본 발명의 다른 실시예는 다수의 용량성 소자를 갖는 커패시터 디바이스를 제공한다. 본 발명의 커패시터 디바이스는, 서로 대향하는 한 쌍의 제1 도전 층, 한 쌍의 제1 도전 층 중의 하나 이상의 도전 층의 표면상에 형성되는 하나 이상의 제1 유전체 층, 및 하나 이상의 제1 유전체 층을 통해 한 쌍의 제1 도전 층 사이에 개재된 제2 유전체 층을 갖는 제1 용량성 소자를 포함한다. 본 발명의 커패시터 디바이스는, 서로 대향하는 한 쌍의 제2 도전 층, 한 쌍의 제2 도전 층 중의 하나 이상의 도전 층의 표면상에 형성되는 하나 이상의 제3 유전체 층, 및 하나 이상의 제3 유전체 층을 통해 한 쌍의 제2 도전 층 사이에 개재된 제4 유전체 층을 갖는 제2 용량성 소자를 더 포함한다. 하나 이상의 제1 유전체 층은 제1 유전 상수를 가지며, 하나 이상의 제3 유전체 층은 제1 유전 상수와는 상이한 제3 유전 상수를 갖는다.
본 발명의 실시예는 용량을 갖는 커패시터 디바이스를 제공한다. 본 발명의 커패시터 디바이스는, 서로 대향하는 한 쌍의 제1 도전 층 및 한 쌍의 제1 도전 층 사이에 개재되는 유전체 층을 포함한다. 유전체 층은, 제1 유전 상수를 갖는 하나 이상의 제1 유전체 물질, 및 제1 유전 상수와는 상이한 제2 유전 상수를 갖는 제2 유전체 물질을 포함함으로써, 제1 도전 층을 공유하며 나란하게 배치된 2개 이상의 용량성 소자를 형성할 수 있다.
본 발명의 커패시터에 의하면, 도전 층은, 유전체 층에 의해, 도전 층이 서로 접촉되거나 쇼트 상태로 되는 것이 방지된다. 또한, 유전체 구조물을 중간 유전체 층과, 도전 층 상에 형성되는 유전체 층을 구비하는 구성으로 함으로써, 유전체 구조물의 유전 상수가 유전체 층에 의해 제어될 수 있게 된다.
본 발명에 관한 상기 과제 해결 수단과 이하의 상세한 설명은 모두, 첨부 도면을 참조하여 읽어보면 잘 이해될 수 있을 것이다. 그러나, 본 발명은 도시된 것과 동일한 배치 및 구성으로 제한되는 것은 아니다.
미국 특허 제5,800,575호에는, 금속, 절연체 및 금속으로 된(MIM: metal-insulator-metal) 커패시터를 제조하는 방법을 개시하고 있다. 도 1a를 보면, 제조 공정에, 완전하게 경화된 유전체 시트(40')가 포함되는데, 이 유전체 시트(40')의 양면 상에 도전성 포일(28', 46')이 적층 또는 접착된 초기 적층 구조물(50)을 형성하는 것부터 제조 공정이 시작될 수 있다. 이후, 도전성 포일(28')이, 도 1b에 도시된 것과 같이 에칭된다. 도 1c를 보면, 다른 적층 구조물(52)을, 상기 적층 구조물(50)과 유사한 방식으로 형성한다. 적층 구조물(52)은, 유전체 층(42')과 도전성 포일(30', 48')을 포함한다. 이후, 경화되지 않은 유전체 시트(32')가 2개의 적층 구조물(50, 52) 사이에, 2개의 도전성 포일(28', 30')의 가까이에 배치된다. 경화되지 않은 유전체 시트(32')를 완전히 경화된 상태로 변환시키기 위한 통상적인 적층 과정 후에, 도 1d에 도시된 것과 같은 완료된 용량성 PCB(10')가 형성된다. 유전체 시트(32')의 두께는 큰 용량을 얻기 위해 감소시키는 것이 일반적이다. 그러나, 유전체 시트의 두께를 얇게 하면, 얇은 유전체 시트를 통해 금속과 금속 사이가 쇼트 상태로 될 수 있다.
본 발명의 실시예는, 중간 유전체 층을 적층하기 전에, 커패시터의 전극으로서 기능하는 하나 이상의 도전 층 상에 하나 이상의 유전체 층을 코팅한 커패시터를 제공한다. 이러한 방식에서, 도전 층은 하나 이상의 유전체 층이 서로 접촉되는 것을 방지한다. 도 2a-2f는 본 발명의 실시예에 따라 MIM(금속-절연체-금속) 커패시터를 제조하는 방법을 나타낸다. 이 제조 공정은, 캐리어(212)와 도전 층(214)을 포함하는 초기 구조물(210)을 형성하는 단계를 포함한다. 일부 실시예에서, 캐리어(212)는, 에폭시 수지가 주입된 보강 물질 또는 에폭시로 코팅한 섬유-보강 물질이 될 수 있는 프리프레그(prepreg)를 포함할 수 있다. 일실시예에서, 캐리어(212)는, 대략 9㎛ 내지 36㎛의 두께를 가질 수 있으며, 구리와 같은 하나 이상의 도전성 물질로 만들어질 수 있다. 도전 층(214)에 대해서는, 도 2a에 도시된 것과 같이 에칭이 이루어질 수 있다. 본 발명의 목적에 적합한 도전 층은 원하는 용도에 따라 달라질 수 있다. 일부 실시예에서, 도전 층(214)은, 구리, 아연, 청동, 크롬, 크로메이트, 티타늄 니트라이드, 니켈, 실란, 알루미늄, 스테인레스 스틸, 아이언, 금, 은, 티타늄, 및 이들의 조합체로 이루어진 그룹으로부터 선택된 물질을 포함하여 구성될 수 있다. 일실시예에서, 도전 층(214)은, 구리를 포함하거나 구리로 이루어질 수 있으며, 두께는 5㎛ 내지 75㎛의 범위를 가질 수 있다.
도 2a에 도시된 바와 같이, 구조물(210)과 유사하게, 캐리어(222)와 도전 층(224)을 포함하는 초기 구조물(220)을 형성한다. 구조물(210, 220)에 중간 유전체 층(230)을 적층하기 전에, 도전 층(214, 224) 중 하나 이상의 도전 층 상에 다른 유전체 층을 형성한다. 예를 들어, 도 2a에 도시된 것과 같이 도전 층(224) 상에 유전체 층(226)을 형성하거나, 도 2c에 도시된 바와 같이, 도전 층(214)들 중 하나의 도전 층(214) 상에 유전체 층(216)을, 그리고 도전 층(224)들 중 하나의 도전 층(224) 상에 유전체 층(226)을 형성한다. 다른 예에서는, 도 2e에 도시된 바와 같이, 도전 층(214)들 상에 유전체 층(216)을, 그리고 도전 층(224)들 상에 유전체 층(226)을 형성한다. 유전체 층은, 스크린 인쇄, 잉크젯 인쇄, 또는 얇은 유전체 층을 제공할 수 있는 그외 다른 기술로 형성할 수 있다. 유전체 층은, 값이 수백 이상인 유전 상수를 가질 수 있으며, 대략 5㎛의 두께를 가질 수 있지만, 유전체 층의 두께는 용도에 따라 달라질 수 있다. 높은 유전 상수(K)를 갖는 물질에는, 예컨대 에폭시, 폴리에스테르, 공중합체를 함유하는 폴리에스테르, 방향족 열경화성 코폴리에스테르, 폴리아릴렌 에테르 및 불화 폴리아릴렌 에테르, 폴리이미드, 벤조시클로부텐, 액정 폴리머, 알릴화 폴리페닐렌 에테르, 아민; 바륨 티타네이트(BaTiO3), 보론 니트라이드(BN), 알루미늄 옥사이드(Al2O3), 실리카, 스트론튬 티타네이트, 바륨 스트론튬 티타네이트, 석염, 및 그외 세라믹 및 비세라믹 무기 물질 등의 무기 물질(inorganic materials)과, 이들의 조합체를 포함한다.
도전 층(214, 224)들 중 하나의 도전 층에 하나 이상의 유전체 층을 도포한 후, 2개의 구조물(210, 220)을 중간 유전체 층(230)에 대해 압착시켜서, 도 2b, 2d 또는 2f에 도시된 것과 같은 구조물을 형성한다. 이 과정에서, 중간 유전체 층(230)의 일부는, 하나 이상의 유전체 층(216 및/또는 226)을 통해 도전 층(214)과 도전 층(224) 사이에 개재된다. 유전체 층(230)은 상기 언급한 바와 같이 높은 유전 상수를 갖는 유전 물질로 할 수 있다. 일실시예에서, 유전체 층(230)의 유전 상수는 유전체 층(216 및/또는 226)의 유전 상수보다 낮은 값으로 할 수 있다. 유전체 층(230)의 두께는 대략 20㎛이다.
상기 도시한 커패시터의 설계에 의하면, 도전 층(214, 224)은, 유전체 층(216 및/또는 226)에 의해, 도전 층이 서로 접촉되거나 쇼트 상태로 되는 것이 방지된다. 또한, 유전체 구조물을 유전체 층(230)과 유전체 층(216 또는 226)을 구비하는 구성으로 함으로써, 유전체 구조물의 유전 상수가 중간 유전체 층(230)과 유전체 층(216, 226)에 의해 제어될 수 있게 된다. 또한, 용량은, 유전체 층(216 및/또는 226)과 중간 유전체 층(230)의 두께에 의존한다.
도 3a 및 3b는 본 발명에 따른 실시예에서의 MIM(metal-insulator-metal) 커패시터의 제조 과정을 나타낸다. 도 3a를 보면, 구조물(310, 320)은 각각 캐리어(312 또는 322)와 도전 층(314 또는 324)을 포함한다. 패턴화된 도전 층(314, 324)의 위에는 유전체 층을 형성한다. 패턴화된 도전 층(314, 324) 상에 형성된 유전체 층은, 상이한 유전 물질 또는 유전 물질의 상이한 조합을 가짐으로써 각각 다른 유전 상수를 가질 수 있다. 일실시예에서, 유전체 층(316a)은 유전체 층(326a)과 동일한 유전 상수를 가지며, 유전체 층(316b)은 유전체 층(326b)과 동일한 유전 상수를 갖는다. 구조물(310, 320)에 중간 유전체 층(330)을 적층한 후, 도 3b에 도시된 것과 같이, 커패시터(C1, C2)를 형성한다. 커패시터(C1)의 유전 상수는 커패시터(C2)의 유전 상수와 다르기 때문에, 커패시터 C1과 커패시터 C2의 용량은 다르다. 도 3b에 도시된 구조물과 등가인 전기 회로가 도 3c에 도시되어 있는데, 커패시터(C1, C2)가 나란하게 연결되어 있다. 도 3d는, 도 3b에 나타낸 커패시터의 임피던스 곡선으로서, 커패시터를 나란하게 연결함으로써, 커패시터에 대해 상이한 주파수의 노이즈를 감소 또는 제거하기 위한 대역폭 등의 대역폭이 더 넓어질 수 있는 것을 나타낸다.
도 4a 및 4b는 본 발명의 실시예에 따른 MIM 커패시터를 나타낸다. 도 3a와 마찬가지로, 구조물(410 또는 420)은 캐리어(412 또는 422), 패턴화된 도전 층(414 또는 424), 및 패턴화된 도전 층 상에 배치되는 유전체 층(416 또는 426)을 포함한다. 또한, 도 4a에 도시된 바와 같이, 각각의 유전체 층 상에 얇은 도전 층(418, 428)을 형성한다. 2개의 구조물(410, 420)에 유전체 층(430)을 적층한 후, 도 4b에 도시된 것과 같이 높은 용량을 갖는 커패시터를 형성할 수 있다. 도 4c에 도시된 것과 같이, 도전 층(414)과 도전 층(424) 사이의 거리는, 얇은 도전 층(418, 428)에 의해 감소될 수 있다. 따라서, 커패시터의 용량을 증가시킬 수 있다. 일실시예에서, 도전 층 사이의 거리를 감소시켜서 용량을 증가시키기 위해, 도전 층(414)과 도전 층(424) 사이에 많은 수의 얇은 도전 층을 포함시킬 수 있다. 도 전 층과 얇은 도전 층은, 상기 언급한 하나 이상의 도전성 물질을 포함하거나 이러한 물질로 이루어질 수 있다. 얇은 도전 층(418, 428)은, 인쇄 기술 및/또는 코팅 기술을 사용하여, 하부의 유전체 층 상에 형성될 수 있다. 유전체 층은, 상기 언급한 높은 유전 상수를 갖는 하나 이상의 물질을 포함하거나 이러한 물질로 이루어질 수 있으며, 하부의 층 상에 인쇄 및/또는 코팅될 수 있다.
도 5a는 본 발명의 실시예에 따른 MIM 커패시터를 나타낸다. 본 실시예에서, 구조물(510, 520)은, 캐리어(512 또는 522), 도전 층(514 또는 524), 및 도전 층(514 또는 524) 상에 높은 유전 상수를 갖는 물질로 된 다수의 스폿 또는 그외 다른 패턴(516 또는 526)을 포함할 수 있다. 스폿은 잉크젯 인쇄 또는 그외 다른 기술을 사용하여 형성될 수 있다. 스폿은 임의의 패턴 또는 이러한 패턴을 임의로 조합해서 형성할 수 있으며, 패턴은 잉크젯 인쇄 공정과 같은 형성 공정을 제어하여 형성할 수 있다. 스폿을 포함하는 구조물(510, 520)은, 도 5b에 도시된 것과 같이 중간 유전체 물질(530)에 대해 압착시킬 수 있다. 스폿(516 또는 526)을 유전체 물질로 형성하면, 이러한 스폿에 의해, 도전 층(514, 524)에서 금속 간 쇼트 상태가 되는 것을 방지할 수 있다. 또한, 커패시터(500a, 500b)의 유전 상수는 가까이에 있는 스폿들 사이의 거리에 좌우될 수 있다.
도 5c는 본 발명의 실시예에 따른 다른 MIM 커패시터를 나타낸다. 도 5a와 유사하게, 구조물(510, 520)은, 캐리어(512 또는 522), 도전 층(514, 524), 및 잉크젯 인쇄 기술 또는 그외 다른 기술에 의해 도전 층(514 또는 524)의 표면상에 제공되는 다수의 스폿(516 또는 526)을 포함할 수 있다. 스폿은, 높은 유전 상수를 갖는 물질로 된 유전체 스폿(516a 또는 526a)과 도전성 물질로 된 도전성 스폿(516b 또는 526b)을 포함한다. 이러한 스폿을 포함하는 구조물(510, 520)은, 도 5d에 도시된 것과 같이 중간 유전체 물질(530)에 대해 압착될 수 있다. 일실시예에서, 유전체 스폿(516a, 526a)과 도전성 스폿(516b, 526b)은, 십자형 패턴 또는 체크무늬 패턴을 형성할 수 있다. 스폿이나 패턴 배치에 좌우되는 도전성 스폿 및 유전체 스폿은, 도 5e에 도시된 바와 같이, 2개의 구조물로부터 유전체 스폿을 연결시켜서 형성된 파형(wave-like) 유전체 층을 갖는 커패시터를 제공할 수 있다. 도시된 실시예에서, 용량은, 도 5e에 도시된 바와 같이 2개의 도전성 스폿 사이의 최소 거리(x)에 의존한다.
다른 실시예로서, 스폿 또는 유전체 층은 상이한 유전 상수를 갖는 유전체 물질로 형성될 수 있다. 도 6a는 적층 후의 커패시터의 구조를 나타낸다. 도 6a를 보면, 커패시터(600a)는, 상이한 유전체 물질을 포함하거나 유전체 물질의 상이한 조합에 의해 3가지 상이한 유전 상수를 갖는 유전체 층(630)을 포함한다. 그 결과, 나란하게 배치된 3개의 용량성 소자가 형성된다. 이들 3개의 용량성 소자는 도전 층(614, 624)을 공유하기 때문에, 3개의 용량성 소자를 나란하게 연결하기 위한 추가의 배선을 필요로 하지 않는다. 도 6b는, 도 6a의 구조에 대한 등가의 전기 회로의 예를 나타낸다. 도 6c는, 도 6a의 커패시터의 임피던스 곡선으로서, 도 6d에 도시된 것과 같은 나란하게 배치된 SMD 커패시터보다 더 넓은 유효 대역폭을 나타내고 있다.
이상은 단일의 MIM 커패시터에 관하여 설명하였다. 일부 실시예에서는, 본 발명에 따른 다수의 용량성 소자(710a, 710b, 710c)가 도 7a에 도시된 것과 같은 일련의 커패시터(720)를 형성할 수 있다. 도 7b는 본 발명에 따른 다른 일련의 MIM 커패시터의 예를 나타낸다. 도 7b는 나란하게 배치된 용량성 소자(730a, 730b)와 하나의 용량성 소자(730c)를 포함한다. 도 7c는 본 발명에 따른 다른 일련의 MIM 커패시터의 예를 나타낸다. 도 7c에는 용량성 소자(740a, 740b, 740c)가 포함되어 있다. 도 7c에 도시된 바와 같이, 이러한 3개의 커패시터 중의 하나의 전극, 예컨대 접지면(750)이 결합될 수 있다.
당업자라면 넓은 발명의 개념으로부터 벗어남이 없이 상기 설명한 실시예에 따라 변경을 행할 수 있다는 것을 알 수 있다. 따라서, 본 발명은 개시된 특정의 실시예에 한정되는 것이 아니며, 청구범위에 개시된 본 발명의 범위 내의 변형을 포함한다는 것을 이해하여야 한다.
도 1a-1d는 종래 기술에서의 금속-절연체-금속(MIM) 커패시터를 나타내는 단면도이다.
도 2a-2f는 본 발명의 실시예에 따른 MIM 커패시터를 나타내는 단면도이다.
도 3a 및 3b는 본 발명의 실시예에 따른 MIM 커패시터를 나타내는 단면도이다.
도 3c는 도 3b에 도시된 구조의 등가 전기 회로도이다.
도 3d는 도 3b의 커패시터의 임피던스 곡선이다.
도 4a 및 4b는 본 발명의 실시예에 따른 MIM 커패시터의 단면도이다.
도 4c는 도 4b의 등가 구조도이다.
도 5a-5e는 본 발명의 실시예에 따른 MIM 커패시터의 단면도이다.
도 6a는 본 발명의 실시예에 따른 MIM 커패시터의 단면도이다.
도 6b는 도 6a의 구조의 등가 전기 회로도이다.
도 6c는 도 6a의 커패시터의 임피던스 곡선이다.
도 6d는 나란하게 배치된 3개의 SMD 커패시터의 임피던스 곡선을 나타내는 도면이다.
도 7a-7c는 본 발명의 실시예에 따른 용량성 코어를 나타내는 도면이다.

Claims (23)

  1. 인쇄 회로 기판(print circuit board) 내에 구현되는, 용량(capacitance)을 갖는 커패시터 디바이스에 있어서,
    상기 커패시터 디바이스는 하나 이상의 용량성 소자(capacitive element)를 포함하며,
    상기 하나 이상의 용량성 소자는,
    서로 대향하는 한 쌍의 제1 도전 층;
    상기 한 쌍의 제1 도전 층 중 하나 이상의 도전 층의 표면상에 형성되며, 제1 유전 상수를 갖는 하나 이상의 제1 유전체 보호 층; 및
    제2 유전 상수를 가지는 제2 유전체 층
    을 포함하고,
    상기 제2 유전체 층의 일부는 상기 하나 이상의 제1 유전체 보호 층을 통해 상기 한 쌍의 제1 도전 층 사이에 개재되고, 상기 제2 유전체 층의 상기 일부를 제외한 다른 부분은 상기 제1 도전 층의 측벽을 둘러싸며,
    상기 제1 유전체 보호 층의 일부가 상기 제1 도전 층 사이에 직접 개재되어, 상기 제1 유전체 보호 층은 상기 제1 도전 층이 서로 접촉되거나 단락(short)되는 것을 방지하고,
    상기 커패시터 디바이스의 용량은, 상기 제1 유전체 층과 상기 제2 유전체 층의 유전체 파라미터(dielectric parameters)에 의존하는, 커패시터 디바이스.
  2. 제1항에 있어서,
    상기 유전체 파라미터는, 상기 하나 이상의 제1 유전체 보호 층의 두께 및 상기 제1 유전 상수와, 상기 제2 유전체 층의 두께 및 상기 제2 유전 상수를 포함하는, 커패시터 디바이스.
  3. 제1항에 있어서,
    상기 하나 이상의 제1 유전체 보호 층상에 형성되는 하나 이상의 제2 도전 층을 더 포함하는, 커패시터 디바이스.
  4. 제1항에 있어서,
    상기 하나 이상의 제1 유전체 보호 층은 패턴으로 되어 있는, 커패시터 디바이스.
  5. 제4항에 있어서,
    상기 패턴은, 상기 하나 이상의 제1 유전체 보호 층에 다수의 유전체 스폿(dielectric spots)을 구비함으로써 형성되는, 커패시터 디바이스.
  6. 제5항에 있어서,
    상기 커패시터 디바이스의 용량은, 2개의 이웃하는 스폿 사이의 공간과, 상기 스폿의 유전 상수에 의존하는, 커패시터 디바이스.
  7. 제4항에 있어서,
    상기 패턴은 다수의 유전체 스폿과 다수의 도전성 스폿(conductive spots)을 구비함으로써 형성되는, 커패시터 디바이스.
  8. 제5항에 있어서,
    상기 유전체 스폿은 서로 다른 유전 상수를 갖는, 커패시터 디바이스.
  9. 제1항에 있어서,
    상기 도전 층은, 구리, 아연, 알루미늄, 스테인레스 스틸, 아이언, 금, 은, 및 이들의 조합체로 이루어진 그룹으로부터 선택된 물질을 포함하여 구성된, 커패시터 디바이스.
  10. 제1항에 있어서,
    상기 하나 이상의 제1 유전체 보호 층은, 에폭시, 폴리에스테르, 무기 물질, 세라믹 물질, 비세라믹(non-ceramic) 물질, 및 이들의 조합체로부터 선택된 유전체 물질을 포함하여 구성된, 커패시터 디바이스.
  11. 인쇄 회로 기판(print circuit board) 내에 구현되는 커패시터를 제조하는 방법으로서,
    한 쌍의 제1 도전 층을 제공하는 단계;
    상기 제1 도전 층 중의 하나의 도전 층상에 하나 이상의 제1 유전체 보호 층을 형성하는 단계; 및
    상기 제1 도전 층과 상기 하나 이상의 제1 유전체 보호 층에 제2 유전체 층을 적층하는 단계
    를 포함하고,
    상기 제2 유전체 층의 일부는 상기 제1 도전 층의 측벽을 둘러싸고,
    상기 제1 유전체 보호 층의 일부가 상기 제1 도전 층 사이에 직접 개재되어, 상기 제1 유전체 보호 층은 상기 제1 도전 층이 서로 접촉되거나 단락(short)되는 것을 방지하는,
    커패시터 제조 방법.
  12. 제11항에 있어서,
    상기 하나 이상의 제1 유전체 보호 층은 스크린 인쇄 및/또는 잉크젯 인쇄에 의해 형성되는, 커패시터 제조 방법.
  13. 제11항에 있어서,
    상기 하나 이상의 제1 유전체 보호 층 상에 하나 이상의 제2 도전 층을 형성하는 단계를 더 포함하는 커패시터 제조 방법.
  14. 제11항에 있어서,
    상기 하나 이상의 제1 유전체 보호 층은 패턴으로 되어 있는, 커패시터 제조 방법.
  15. 제11항에 있어서,
    상기 하나 이상의 제1 유전체 보호 층은 다수의 유전체 스폿을 포함하는, 커패시터 제조 방법.
  16. 제14항에 있어서,
    상기 패턴은 스크린 인쇄 및/또는 잉크젯 인쇄에 의해 형성되는, 커패시터 제조 방법.
  17. 인쇄 회로 기판(print circuit board) 내에 구현되는 커패시터 디바이스로서,
    상기 캐패시터 디바이스는 다수의 용량성 소자를 포함하고,
    상기 용량성 소자는,
    제1 도전 층과, 상기 제1 도전 층과 대향하는 제2 도전 층;
    상기 제1 도전 층 및 상기 제2 도전 층 중 하나 이상의 도전 층의 표면상에 형성되며, 제1 유전 상수를 갖는 하나 이상의 제1 유전체 보호 층; 및
    제2 유전 상수를 가지는 제2 유전체 층
    을 포함하며,
    상기 제2 유전체 층의 일부는 상기 하나 이상의 제1 유전체 보호 층을 통해 상기 제1 도전 층과 상기 제2 도전 층 사이에 개재되고, 상기 제2 유전체 층의 상기 일부를 제외한 다른 부분은 상기 제1 도전 층과 상기 제2 도전 층의 측벽을 둘러싸며,
    상기 용량성 소자의 상기 제1 도전 층과 상기 제2 도전 층 중의 하나 이상의 도전 층은, 다른 용량성 소자의 도전 층에 결합되어 있고,
    상기 제1 유전체 보호 층의 일부가 상기 제1 도전 층과 상기 제2 도전 층 사이에 직접 개재되어, 상기 제1 유전체 보호 층은 상기 제1 도전 층과 상기 제2 도전 층이 서로 접촉되거나 단락(short)되는 것을 방지하는,
    커패시터 디바이스.
  18. 인쇄 회로 기판(print circuit board) 내에 구현되는, 다수의 용량성 소자를 갖는 커패시터 디바이스로서,
    서로 대향하는 한 쌍의 제1 도전 층, 상기 한 쌍의 제1 도전 층 중의 하나 이상의 도전 층의 표면상에 형성되는 하나 이상의 제1 유전체 보호 층, 및 상기 하나 이상의 제1 유전체 보호 층을 통해 상기 한 쌍의 제1 도전 층 사이에 개재된 제2 유전체 층을 갖는 제1 용량성 소자; 및
    서로 대향하는 한 쌍의 제2 도전 층, 상기 한 쌍의 제2 도전 층 중의 하나 이상의 도전 층의 표면상에 형성되는 하나 이상의 제3 유전체 보호 층, 및 상기 하나 이상의 제3 유전체 보호 층을 통해 상기 한 쌍의 제2 도전 층 사이에 개재된 제4 유전체 층을 갖는 제2 용량성 소자
    를 포함하며,
    상기 제2 유전체 층의 일부는 상기 제1 도전 층의 측벽을 둘러싸고,
    상기 제4 유전체 층의 일부는 상기 제2 도전 층의 측벽을 둘러싸며,
    상기 하나 이상의 제1 유전체 보호 층은 제1 유전 상수를 가지며, 상기 하나 이상의 제3 유전체 보호 층은 상기 제1 유전 상수와는 상이한 제3 유전 상수를 갖고,
    상기 제1 유전체 보호 층의 일부와 상기 제3 유전체 보호 층의 일부가 각각 상기 제1 도전 층 사이와 상기 제2 도전 층 사이에 직접 개재되어, 상기 제1 유전체 보호 층과 상기 제3 유전체 보호 층은 상기 제1 도전 층과 상기 제2 도전 층이 서로 접촉되거나 단락(short)되는 것을 방지하는,
    커패시터 디바이스.
  19. 인쇄 회로 기판(print circuit board) 내에 구현되는, 용량을 갖는 커패시터 디바이스로서,
    서로 대향하는 한 쌍의 제1 도전 층; 및
    상기 한 쌍의 제1 도전 층 사이에 개재되는 유전체 층
    을 포함하며,
    상기 유전체 층은, 제1 유전 상수를 갖는 하나 이상의 제1 유전체 보호 물질, 및 상기 제1 유전 상수와는 상이한 제2 유전 상수를 갖는 제2 유전체 물질을 포함함으로써, 상기 제1 도전 층을 공유하며 나란하게 배치된 2개 이상의 용량성 소자를 형성하고,
    상기 제2 유전체 물질의 일부는 상기 제1 도전 층의 측벽을 둘러싸고,
    상기 제1 유전체 보호 물질의 일부가 상기 제1 도전 층 사이에 직접 개재되어, 상기 제1 유전체 보호 물질은 상기 제1 도전 층이 서로 접촉되거나 단락(short)되는 것을 방지하는,
    커패시터 디바이스.
  20. 제1항에 있어서,
    상기 제1 유전체 보호 층은 제1 부분과 제2 부분을 포함하고,
    상기 제1 부분의 유전 상수는 상기 제2 부분의 유전 상수와 다른,
    커패시터 디바이스.
  21. 제11항에 있어서,
    상기 제1 유전체 보호 층은 제1 부분과 제2 부분을 포함하고,
    상기 제1 부분의 유전 상수는 상기 제2 부분의 유전 상수와 다른,
    커패시터 제조 방법.
  22. 제17항에 있어서,
    상기 제1 유전체 보호 층은 제1 부분과 제2 부분을 포함하고,
    상기 제1 부분의 유전 상수는 상기 제2 부분의 유전 상수와 다른,
    커패시터 디바이스.
  23. 제19항에 있어서,
    상기 제1 유전체 보호 층은 제1 부분과 제2 부분을 포함하고,
    상기 제1 부분의 유전 상수는 상기 제2 부분의 유전 상수와 다른,
    커패시터 디바이스.
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US11/844,280 US7804678B2 (en) 2007-04-25 2007-08-23 Capacitor devices
US11/844,280 2007-08-23

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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100096625A (ko) * 2009-02-25 2010-09-02 삼성전기주식회사 커패시터 및 그 제조방법
TWI394189B (zh) * 2009-06-04 2013-04-21 Ind Tech Res Inst 電容基板結構
US8735734B2 (en) 2009-07-23 2014-05-27 Lexmark International, Inc. Z-directed delay line components for printed circuit boards
TWI467610B (zh) * 2009-07-23 2015-01-01 Ind Tech Res Inst 電容結構
US8198547B2 (en) 2009-07-23 2012-06-12 Lexmark International, Inc. Z-directed pass-through components for printed circuit boards
KR101084273B1 (ko) 2010-03-03 2011-11-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101101347B1 (ko) * 2010-04-06 2012-01-02 한국세라믹기술원 무소결 ｍｉｍ 커패시터 및 그 제조 방법
EP2381451B1 (en) * 2010-04-22 2018-08-01 Epcos AG Method for producing an electrical multi-layer component and electrical multi-layer component
US8752280B2 (en) 2011-09-30 2014-06-17 Lexmark International, Inc. Extrusion process for manufacturing a Z-directed component for a printed circuit board
US9009954B2 (en) 2011-08-31 2015-04-21 Lexmark International, Inc. Process for manufacturing a Z-directed component for a printed circuit board using a sacrificial constraining material
US9078374B2 (en) 2011-08-31 2015-07-07 Lexmark International, Inc. Screening process for manufacturing a Z-directed component for a printed circuit board
US8658245B2 (en) 2011-08-31 2014-02-25 Lexmark International, Inc. Spin coat process for manufacturing a Z-directed component for a printed circuit board
US8943684B2 (en) 2011-08-31 2015-02-03 Lexmark International, Inc. Continuous extrusion process for manufacturing a Z-directed component for a printed circuit board
US8790520B2 (en) 2011-08-31 2014-07-29 Lexmark International, Inc. Die press process for manufacturing a Z-directed component for a printed circuit board
TWI483352B (zh) * 2012-03-12 2015-05-01 Ind Tech Res Inst 固態電解電容基板模組及包括該固態電解電容基板模組的電路板
EP2639001B1 (de) 2012-03-14 2017-06-28 Siemens Aktiengesellschaft Verfahren zur spanenden Bearbeitung eines Werkstücks
US8822840B2 (en) 2012-03-29 2014-09-02 Lexmark International, Inc. Z-directed printed circuit board components having conductive channels for controlling transmission line impedance
US8830692B2 (en) 2012-03-29 2014-09-09 Lexmark International, Inc. Ball grid array systems for surface mounting an integrated circuit using a Z-directed printed circuit board component
US8822838B2 (en) 2012-03-29 2014-09-02 Lexmark International, Inc. Z-directed printed circuit board components having conductive channels for reducing radiated emissions
US8912452B2 (en) 2012-03-29 2014-12-16 Lexmark International, Inc. Z-directed printed circuit board components having different dielectric regions
US9672986B2 (en) * 2014-01-13 2017-06-06 Apple Inc. Acoustic noise cancellation in multi-layer capacitors
US10319523B2 (en) 2014-05-12 2019-06-11 Capacitor Sciences Incorporated Yanli dielectric materials and capacitor thereof
US10347423B2 (en) 2014-05-12 2019-07-09 Capacitor Sciences Incorporated Solid multilayer structure as semiproduct for meta-capacitor
CA2947983C (en) * 2014-05-12 2022-10-25 Capacitor Sciences Incorporated Energy storage device and method of production thereof
US20170301477A1 (en) 2016-04-04 2017-10-19 Capacitor Sciences Incorporated Electro-polarizable compound and capacitor
US10340082B2 (en) 2015-05-12 2019-07-02 Capacitor Sciences Incorporated Capacitor and method of production thereof
RU2017112074A (ru) 2014-11-04 2018-12-05 Кэпэситор Сайенсиз Инкорпорейтед Устройства для хранения энергии и способы их получения
KR20170118764A (ko) 2015-02-26 2017-10-25 캐패시터 사이언시스 인코포레이티드 자기-회복 커패시터 및 이들의 생산 방법
US9932358B2 (en) 2015-05-21 2018-04-03 Capacitor Science Incorporated Energy storage molecular material, crystal dielectric layer and capacitor
US9941051B2 (en) 2015-06-26 2018-04-10 Capactor Sciences Incorporated Coiled capacitor
MX2018003151A (es) * 2015-09-14 2019-04-25 Polymerplus Llc Película dieléctrica estratificada multicomponente y usos de la misma.
US10026553B2 (en) 2015-10-21 2018-07-17 Capacitor Sciences Incorporated Organic compound, crystal dielectric layer and capacitor
US10636575B2 (en) 2016-02-12 2020-04-28 Capacitor Sciences Incorporated Furuta and para-Furuta polymer formulations and capacitors
US10305295B2 (en) 2016-02-12 2019-05-28 Capacitor Sciences Incorporated Energy storage cell, capacitive energy storage module, and capacitive energy storage system
WO2017154167A1 (ja) * 2016-03-10 2017-09-14 三井金属鉱業株式会社 多層積層板及びこれを用いた多層プリント配線板の製造方法
US9978517B2 (en) 2016-04-04 2018-05-22 Capacitor Sciences Incorporated Electro-polarizable compound and capacitor
US10566138B2 (en) 2016-04-04 2020-02-18 Capacitor Sciences Incorporated Hein electro-polarizable compound and capacitor thereof
US10153087B2 (en) 2016-04-04 2018-12-11 Capacitor Sciences Incorporated Electro-polarizable compound and capacitor
US9986633B2 (en) 2016-06-16 2018-05-29 International Business Machines Corporation Embedding discrete components having variable dimensions in a substrate
US10395841B2 (en) 2016-12-02 2019-08-27 Capacitor Sciences Incorporated Multilayered electrode and film energy storage device
US20190035562A1 (en) 2017-05-26 2019-01-31 Flash Power Capacitors, Llc High energy density capacitor system and method
WO2018218164A1 (en) * 2017-05-26 2018-11-29 Flash Power Capacitors, Llc High energy density capacitor and wireless charging system
US10163575B1 (en) 2017-11-07 2018-12-25 Capacitor Sciences Incorporated Non-linear capacitor and energy storage device comprising thereof
KR102584993B1 (ko) * 2018-02-08 2023-10-05 삼성전기주식회사 커패시터 부품 및 그 제조방법
KR20190121217A (ko) * 2018-11-13 2019-10-25 삼성전기주식회사 적층 세라믹 전자부품

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283369A (ja) * 1996-04-17 1997-10-31 Murata Mfg Co Ltd 薄膜コンデンサの製造方法
KR20020002596A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 메모리 소자의 캐패시터 제조방법
KR20040092436A (ko) * 2003-04-23 2004-11-03 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
KR100611707B1 (ko) * 2002-05-28 2006-08-11 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US659185A (en) * 1898-04-22 1900-10-02 Charles W Pratt Rock-drill.
US5330931A (en) * 1993-09-22 1994-07-19 Northern Telecom Limited Method of making a capacitor for an integrated circuit
JP3363651B2 (ja) * 1994-04-21 2003-01-08 キヤノン株式会社 プリント配線板およびその設計方法
US5936831A (en) * 1997-03-06 1999-08-10 Lucent Technologies Inc. Thin film tantalum oxide capacitors and resulting product
JPH11177244A (ja) * 1997-12-08 1999-07-02 Sony Corp 配線板の製造方法
JP3838827B2 (ja) * 1999-10-05 2006-10-25 新光電気工業株式会社 薄膜コンデンサ素子及びプリント回路基板の製造方法
JP3585796B2 (ja) * 1999-12-17 2004-11-04 新光電気工業株式会社 多層配線基板の製造方法、及び半導体装置
US6657849B1 (en) * 2000-08-24 2003-12-02 Oak-Mitsui, Inc. Formation of an embedded capacitor plane using a thin dielectric
US6524926B1 (en) * 2000-11-27 2003-02-25 Lsi Logic Corporation Metal-insulator-metal capacitor formed by damascene processes between metal interconnect layers and method of forming same
JP3792129B2 (ja) * 2001-03-01 2006-07-05 新光電気工業株式会社 キャパシタ、キャパシタ内蔵回路基板及びそれらの製造方法
JP2002289462A (ja) * 2001-03-27 2002-10-04 Alps Electric Co Ltd 薄膜キャパシタの製造方法とその薄膜キャパシタを備えた温度補償用薄膜コンデンサ及び電子機器と電子回路
EP1251530A3 (en) * 2001-04-16 2004-12-29 Shipley Company LLC Dielectric laminate for a capacitor
JP3795460B2 (ja) 2003-01-06 2006-07-12 三菱電機株式会社 プリント配線板、半導体装置およびプリント配線板の製造方法
CN1288756C (zh) 2002-05-17 2006-12-06 台湾积体电路制造股份有限公司 具有高介电常数与低漏电流特性的金属电容器
US6593185B1 (en) * 2002-05-17 2003-07-15 United Microelectronics Corp. Method of forming embedded capacitor structure applied to logic integrated circuit
US6706588B1 (en) * 2003-04-09 2004-03-16 Infineon Technologies Ag Method of fabricating an integrated circuit having embedded vertical capacitor
JP4937495B2 (ja) * 2003-12-25 2012-05-23 新光電気工業株式会社 キャパシタ装置、電子部品実装構造及びキャパシタ装置の製造方法
KR100688743B1 (ko) * 2005-03-11 2007-03-02 삼성전기주식회사 멀티 레이어 커패시터 내장형의 인쇄회로기판의 제조방법
KR100596602B1 (ko) 2005-03-30 2006-07-04 삼성전기주식회사 적층 세라믹 콘덴서 및 그 제조 방법
US7893359B2 (en) * 2005-09-19 2011-02-22 Industrial Technology Research Institute Embedded capacitor core having a multiple-layer structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283369A (ja) * 1996-04-17 1997-10-31 Murata Mfg Co Ltd 薄膜コンデンサの製造方法
KR20020002596A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 메모리 소자의 캐패시터 제조방법
KR100611707B1 (ko) * 2002-05-28 2006-08-11 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
KR20040092436A (ko) * 2003-04-23 2004-11-03 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법

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