JP2020077792A - 積層セラミックコンデンサの実装構造体 - Google Patents

Abstract

【課題】静電容量を保ちつつ、ＥＳＲの調整が可能な積層セラミックコンデンサの実装構造体を提供する。【解決手段】積層セラミックコンデンサの実装構造体１００は、積層セラミックコンデンサ１と、積層セラミックコンデンサが実装される実装基板３０とを備える。積層セラミックコンデンサは、積層体の表面に設けられた第１の外部電極１５、第２の外部電極１６、第３の外部電極１７及び第４の外部電極１８とを備える。複数の内部電極は、第１の内部電極と第２の内部電極と第３の内部電極とを含む。積層体は、第１の内部電極及び第３の内部電極が交互に積層された第１の積層部と、第２の内部電極及び第３の内部電極が交互に積層された第２の積層部とを有する。第１の外部電極、第３の外部電極及び第４の外部電極は、それぞれ実装基板と接合されている。第２の外部電極には、実装基板から電流が直接供給されない。【選択図】図７

Description

本発明は、積層セラミックコンデンサが実装基板に実装された積層セラミックコンデンサの実装構造体に関する。

積層セラミックコンデンサの一例として、特許文献１には、誘電体層を複数積層して成る矩形状積層体の内部に、上記積層体の相対向する一対の端面から両端部が導出する貫通導体層と、上記誘電体層を介して上記貫通導体層と対向し、且つ上記積層体の他の相対向する一対の両端面に導出するグランド電極層とを交互に配置するとともに、上記積層体の相対向する一対の端面に、貫通導体層の両端部に接続される一対の入出力端子を形成し、上記積層体の他の相対向する一対の端面に、グランド電極層の両端部に接続されるグランド端子を形成して成る貫通型コンデンサが開示されている。

特開２００１−１０２２４３号公報

積層セラミックコンデンサの等価直列抵抗（ＥＳＲ）を高くするための方法の１つとして、内部電極の積層数を減らす方法が挙げられる。しかし、内部電極の積層数を減らしてＥＳＲを調整する場合、それに伴って静電容量も低下してしまう。

本発明は上記の問題を解決するためになされたものであり、静電容量を保ちつつ、ＥＳＲの調整が可能な積層セラミックコンデンサの実装構造体を提供することを目的とする。

本発明の積層セラミックコンデンサの実装構造体は、積層セラミックコンデンサと、上記積層セラミックコンデンサが実装される実装基板と、を備える。上記積層セラミックコンデンサは、交互に積層された複数の誘電体層及び複数の内部電極を含み、積層方向に相対する第１の主面及び第２の主面と、上記積層方向に直交する長さ方向に相対する第１の端面及び第２の端面と、上記積層方向及び上記長さ方向に直交する幅方向に相対する第１の側面及び第２の側面とを有する積層体と、上記積層体の表面に設けられた第１の外部電極、第２の外部電極、第３の外部電極及び第４の外部電極と、を備える。上記複数の内部電極は、上記第１の外部電極及び上記第２の外部電極と接続された第１の内部電極と、上記第２の外部電極と接続された第２の内部電極と、上記第３の外部電極及び上記第４の外部電極と接続された第３の内部電極とを含む。上記積層体は、上記第１の内部電極及び上記第３の内部電極が交互に積層された第１の積層部と、上記第２の内部電極及び上記第３の内部電極が交互に積層された第２の積層部とを有する。

第１の態様においては、上記第１の外部電極、上記第３の外部電極及び上記第４の外部電極は、それぞれ上記実装基板と接合されており、上記第２の外部電極には、上記実装基板から電流が直接供給されない。

第２の態様においては、上記第１の外部電極、上記第３の外部電極及び上記第４の外部電極は、それぞれ上記実装基板と接合されており、上記第２の外部電極は、上記実装基板と接合されていない。

本発明によれば、静電容量を保ちつつ、ＥＳＲの調整が可能な積層セラミックコンデンサの実装構造体を提供することができる。

図１は、本発明の積層セラミックコンデンサの実装構造体を構成する積層セラミックコンデンサの一例を模式的に示す斜視図である。 図２は、図１に示す積層セラミックコンデンサを第１の主面側から見た平面図である。 図３は、図１に示す積層セラミックコンデンサを第１の側面側から見た平面図である。 図４は、図１に示す積層セラミックコンデンサのＩＶ−ＩＶ線断面図である。 図１に示す積層セラミックコンデンサのＶ−Ｖ線断面図である。 図６（ａ）は、第１の内部電極の一例を模式的に示す平面図であり、図６（ｂ）は、第２の内部電極の一例を模式的に示す平面図であり、図６（ｃ）は、第３の内部電極の一例を模式的に示す平面図である。 図７は、本発明の積層セラミックコンデンサの実装構造体の一例を第１の主面側から見た平面図である。 図８（ａ）は、第１の内部電極の別の一例を模式的に示す平面図であり、図８（ｂ）は、第２の内部電極の別の一例を模式的に示す平面図であり、図８（ｃ）は、第３の内部電極の別の一例を模式的に示す平面図である。

以下、本発明の積層セラミックコンデンサの実装構造体について説明する。
しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。

［積層セラミックコンデンサ］
まず、本発明の積層セラミックコンデンサの実装構造体を構成する積層セラミックコンデンサについて説明する。

図１は、本発明の積層セラミックコンデンサの実装構造体を構成する積層セラミックコンデンサの一例を模式的に示す斜視図である。図２は、図１に示す積層セラミックコンデンサを第１の主面側から見た平面図である。図３は、図１に示す積層セラミックコンデンサを第１の側面側から見た平面図である。図４は、図１に示す積層セラミックコンデンサのＩＶ−ＩＶ線断面図である。図５は、図１に示す積層セラミックコンデンサのＶ−Ｖ線断面図である。

本明細書においては、積層セラミックコンデンサ及び積層体の積層方向、長さ方向、幅方向を、図１において、それぞれＴ、Ｌ、Ｗで定める方向とする。ここで、積層方向（Ｔ方向）と長さ方向（Ｌ方向）と幅方向（Ｗ方向）とは互いに直交する。積層方向（Ｔ方向）は、複数の誘電体層１４と複数の内部電極１１、１２及び１３とが積み上げられていく方向である。

図１〜図５に示す積層セラミックコンデンサ１は、３端子型の積層セラミックコンデンサである。図１〜図５に示すように、積層セラミックコンデンサ１は、例えば直方体状又は略直方体状の積層体１０を含む。

積層体１０は、交互に積層された複数の誘電体層１４と複数の内部電極１１、１２及び１３とを含む。

積層体１０は、積層方向（Ｔ方向）に相対する第１の主面１０ａ及び第２の主面１０ｂと、積層方向（Ｔ方向）に直交する長さ方向（Ｌ方向）に相対する第１の端面１０ｃ及び第２の端面１０ｄと、積層方向（Ｔ方向）及び長さ方向（Ｌ方向）に直交する幅方向（Ｗ方向）に相対する第１の側面１０ｅ及び第２の側面１０ｆとを有する。

本明細書においては、第１の端面１０ｃ及び第２の端面１０ｄに直交し、かつ、積層方向（Ｔ方向）と平行な積層セラミックコンデンサ１又は積層体１０の断面をＬＴ断面という。また、第１の側面１０ｅ及び第２の側面１０ｆに直交し、かつ、積層方向（Ｔ方向）と平行な積層セラミックコンデンサ１又は積層体１０の断面をＷＴ断面という。また、第１の端面１０ｃ、第２の端面１０ｄ、第１の側面１０ｅ及び第２の側面１０ｆに直交し、かつ、積層方向（Ｔ方向）に直交する積層セラミックコンデンサ１又は積層体１０の断面をＬＷ断面という。したがって、図４は、積層セラミックコンデンサ１のＬＴ断面であり、図５は、積層セラミックコンデンサ１のＷＴ断面である。

積層体１０は、角部及び稜線部に丸みが付けられていることが好ましい。角部は、積層体の３面が交わる部分であり、稜線部は、積層体の２面が交わる部分である。

図１に示す積層セラミックコンデンサ１では、積層体１０の長さ方向（Ｌ方向）の寸法が、幅方向（Ｗ方向）の寸法より長い。しかし、積層体１０の長さ方向の寸法は、幅方向の寸法より短くてもよいし、幅方向の寸法と同じであってもよい。

誘電体層１４は、誘電体材料により形成される。誘電体材料としては、例えば、チタン酸バリウム、チタン酸カルシウム、チタン酸ストロンチウム、チタン酸バリウムカルシウム又はジルコン酸カルシウムなどの主成分を含む誘電体セラミックを用いることができる。上記の誘電体材料を主成分として含む場合、所望する積層セラミックコンデンサ１の特性に応じて、例えば、Ｍｇ化合物、Ｍｎ化合物、Ｓｉ化合物、Ａｌ化合物、Ｖ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分を添加したものを用いてもよい。

内部電極に挟まれた誘電体層１４の平均厚みは、０．３μｍ以上５０μｍ以下であることが好ましい。

誘電体層１４は、外層部と内層部とを含む。外層部は、積層体１０の第１の主面１０ａ側に位置し、第１の主面１０ａと第１の主面１０ａに最も近い内部電極（図４及び図５では内部電極１３）との間に位置する誘電体層１４、及び、積層体１０の第２の主面１０ｂ側に位置し、第２の主面１０ｂと第２の主面１０ｂに最も近い内部電極（図４及び図５では内部電極１１）との間に位置する誘電体層１４である。そして、両外層部に挟まれた領域が内層部である。

外層部の厚みは、片側５μｍ以上１００μｍ以下であることが好ましい。

積層体１０の第１の側面１０ｅには、第１の外部電極の一例である第１の側面外部電極１５が配置される。第１の側面外部電極１５は、第１の側面１０ｅから延伸して第１の主面１０ａの一部及び第２の主面１０ｂの一部を覆うように配置される。なお、第１の側面外部電極１５は、第１の側面１０ｅのみに配置されていてもよい。

積層体１０の第２の側面１０ｆには、第２の外部電極の一例である第２の側面外部電極１６が配置される。第２の側面外部電極１６は、第２の側面１０ｆから延伸して第１の主面１０ａの一部及び第２の主面１０ｂの一部を覆うように配置される。なお、第２の側面外部電極１６は、第２の側面１０ｆのみに配置されていてもよい。

積層体１０の第１の端面１０ｃには、第３の外部電極の一例である第１の端面外部電極１７が配置される。第１の端面外部電極１７は、積層体１０の第１の端面１０ｃから延伸して第１の主面１０ａの一部、第２の主面１０ｂの一部、第１の側面１０ｅの一部及び第２の側面１０ｆの一部を覆うように配置されることが好ましい。

積層体１０の第２の端面１０ｄには、第４の外部電極の一例である第２の端面外部電極１８が配置される。第２の端面外部電極１８は、積層体１０の第２の端面１０ｄから延伸して第１の主面１０ａの一部、第２の主面１０ｂの一部、第１の側面１０ｅの一部及び第２の側面１０ｆの一部を覆うように配置されることが好ましい。

これらの外部電極は、積層体側から順に、積層体の表面に配置される下地電極層と、下地電極層を覆うように配置されるめっき層とを有することが好ましい。

下地電極層は、焼付け電極層、樹脂電極層及び薄膜電極層等から選択される少なくとも１つから成る。

焼付け電極層は、金属及びガラスを含む。焼付け電極層の金属としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金及びＡｕ等から選択される少なくとも１つを用いることができる。焼付け電極層のガラスとしては、例えば、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ又はＬｉ等を含むガラスを用いることができる。

焼付け電極層は、複数層であってもよい。

焼付け電極層は、金属及びガラスを含む導電性ペーストを、積層体に塗布して焼き付けたものである。焼付け電極層は、積層体と同時焼成してもよく、積層体を焼成した後に焼き付けてもよい。積層体と同時焼成して焼付け電極層を形成する場合、焼付け電極層は、金属及びセラミックを含むことが好ましい。セラミックは共材であることがより好ましい。

側面外部電極の下地電極層が焼付け電極層である場合、焼付け電極層の幅方向（Ｗ方向）の厚みは、最も厚い部分で２μｍ以上５０μｍ以下であることが好ましい。

薄膜電極層は、めっきやスパッタ、蒸着等の薄膜形成法により形成される、金属粒子が堆積された層である。

薄膜電極層の厚みは、５μｍ以下であることが好ましく、１μｍ以下であることがより好ましい。

めっき層の材料としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、Ａｕ、Ｓｎ等から選択される少なくとも１つが用いられる。

めっき層は、複数層により形成されていてもよい。めっき層は、好ましくは、Ｎｉめっき層とＳｎめっき層との２層構造である。Ｎｉめっき層は、下地電極層が積層セラミックコンデンサを実装する際のはんだによって侵食されることを防止することができる。Ｓｎめっき層は、積層セラミックコンデンサを実装する際のはんだの濡れ性を向上させ、積層セラミックコンデンサの実装を容易にすることができる。

Ｎｉめっき層の平均厚みは、１μｍ以上１０μｍ以下であることが好ましい。Ｓｎめっき層の平均厚みは、１μｍ以上１０μｍ以下であることが好ましい。

図４及び図５に示すように、積層体１０は、複数の第１の内部電極１１、複数の第２の内部電極１２及び複数の第３の内部電極１３を含む。

積層体１０は、第１の内部電極１１及び第３の内部電極１３が交互に積層された第１の積層部２１と、第２の内部電極１２及び第３の内部電極１３が交互に積層された第２の積層部２２とを有している。

積層体１０は、第１の積層部２１及び第２の積層部２２をそれぞれ１つ以上有していればよい。また、積層体１０における第１の積層部２１及び第２の積層部２２の配置も特に限定されないが、第１の積層部２１と第１の積層部２１との間に第２の積層部２２が挟まれていることが好ましい。特に、図４及び図５に示すように、第１の積層部２１と第２の積層部２２のうち、積層体１０の最も第１の主面１０ａ側には第１の積層部２１が配置され、積層体１０の最も第２の主面１０ｂ側には第１の積層部２１が配置され、積層体１０の最も第１の主面１０ａ側の第１の積層部２１と積層体１０の最も第２の主面１０ｂ側の第１の積層部２１との間に第２の積層部２２が挟まれていることが好ましい。

第１の積層部２１において、第１の内部電極１１及び第３の内部電極１３の合計の積層枚数は特に限定されない。積層体１０が複数の第１の積層部２１を有する場合、それぞれの第１の積層部２１における第１の内部電極１１及び第３の内部電極１３の合計の積層枚数は、同じであってもよいし、異なっていてもよい。

第２の積層部２２において、第２の内部電極１２及び第３の内部電極１３の合計の積層枚数は特に限定されないが、第２の内部電極１２及び第３の内部電極１３が交互に３層以上積層されていることが好ましい。積層体１０が複数の第２の積層部２２を有する場合、それぞれの第２の積層部２２における第２の内部電極１２及び第３の内部電極１３の合計の積層枚数は、同じであってもよいし、異なっていてもよい。

第１の内部電極１１、第２の内部電極１２及び第３の内部電極１３の合計の積層枚数は、３枚以上１０００枚以下であることが好ましい。

図６（ａ）は、第１の内部電極の一例を模式的に示す平面図であり、図６（ｂ）は、第２の内部電極の一例を模式的に示す平面図であり、図６（ｃ）は、第３の内部電極の一例を模式的に示す平面図である。

図６（ａ）に示すように、第１の内部電極１１は、略十字形状であり、積層体１０の第１の側面１０ｅ及び第２の側面１０ｆのそれぞれに引き出されている。第１の内部電極１１は、第１の側面１０ｅにおいて第１の側面外部電極１５と接続されており、さらに、第２の側面１０ｆにおいて第２の側面外部電極１６と接続されている。

図６（ｂ）に示すように、第２の内部電極１２は、略Ｔ字形状であり、積層体１０の第２の側面１０ｆに引き出されている。第２の内部電極１２は、第２の側面１０ｆにおいて第２の側面外部電極１６と接続されている。第１の内部電極１１と異なり、第２の内部電極１２は、積層体１０の第１の側面１０ｅには引き出されておらず、第１の側面外部電極１５と接続されていない。

図６（ｃ）に示すように、第３の内部電極１３は、積層体１０の第１の端面１０ｃ及び第２の端面１０ｄのそれぞれに引き出されている。第３の内部電極１３は、第１の端面１０ｃにおいて第１の端面外部電極１７と接続されており、さらに、第２の端面１０ｄにおいて第２の端面外部電極１８と接続されている。

第１の内部電極１１と第３の内部電極１３、あるいは、第２の内部電極１２と第３の内部電極１３とが、誘電体セラミック材料からなる誘電体層１４を介して対向することにより静電容量が形成される。これにより、積層セラミックコンデンサ１は、コンデンサとして機能する。

これらの内部電極は、適宜の導電性材料により構成することができる。内部電極は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の１種を含む例えばＡｇ−Ｐｄ合金などの合金を含有している。内部電極は、さらに誘電体層に含まれるセラミックスと同一組成系の誘電体粒子を含んでいてもよい。

内部電極の平均厚みは、０．３μｍ以上５μｍ以下であることが好ましい。

図４に示すように、積層体１０は、積層方向（Ｔ方向）において対向する内部電極の長さ方向（Ｌ方向）の一端と第１の端面１０ｃ又は第２の端面１０ｄとの間に側部（以下、Ｌギャップという）１０Ｌを含む。さらに、図５に示すように、積層体１０は、積層方向（Ｔ方向）において対向する内部電極の幅方向（Ｗ方向）の一端と第１の側面１０ｅ又は第２の側面１０ｆとの間に側部（以下、Ｗギャップという）１０Ｗを含む。

Ｌギャップ１０Ｌの長さ方向（Ｌ方向）の平均長さは、２０μｍ以上２００μｍ以下であることが好ましい。

Ｗギャップ１０Ｗの幅方向（Ｗ方向）の平均長さは、２０μｍ以上２００μｍ以下であることが好ましい。

これまで説明した積層セラミックコンデンサは、好ましくは、以下のように製造される。以下においては、図１に示す積層セラミックコンデンサ１を量産する場合を例にして説明する。

まず、誘電体層１４を形成するためのセラミックグリーンシートが準備される。別途、第１の内部電極１１、第２の内部電極１２及び第３の内部電極１３を形成するための内部電極用導電性ペースト、並びに、第１の側面外部電極１５、第２の側面外部電極１６、第１の端面外部電極１７及び第２の端面外部電極１８を形成するための外部電極用導電性ペーストが準備される。なお、セラミックグリーンシート、内部電極用導電性ペースト及び外部電極用導電性ペーストには、有機バインダ及び溶剤が含まれ、公知の有機バインダや有機溶剤を用いることができる。

セラミックグリーンシート上に、例えば、所定のパターンで内部電極用導電性ペーストを印刷し、内部電極パターンが形成される。なお、内部電極用導電性ペーストは、スクリーン印刷法などの公知の方法により印刷することができる。

次に、内部電極パターンが形成されていない外層用セラミックグリーンシートが所定枚数積層され、その上に、内部電極パターンが形成されたセラミックグリーンシートが順次積層され、その上に、外層用セラミックグリーンシートが所定枚数積層され、マザー積層体が作製される。必要に応じて、マザー積層体は、静水圧プレスなどの手段により積層方向に圧着させてもよい。

その後、マザー積層体が所定の形状寸法に切断され、未焼成の積層体１０が切り出される。このとき、バレル研磨などにより積層体の角部や稜線部に丸みをつけてもよい。

未焼成の積層体１０が焼成される。その結果、内部に第１の内部電極１１、第２の内部電極１２及び第３の内部電極１３が配設された積層体１０が作製される。焼成温度は、用いたセラミック材料や導電性材料に応じて適宜設定することができ、例えば、９００℃以上１３００℃以下程度である。セラミックグリーンシートと内部電極用導電性ペーストとは、同時に焼成される。

得られた積層体１０の第１の側面１０ｅに導電性ペーストが塗布・焼き付けられて、第１の側面外部電極１５の下地電極層が形成され、第２の側面１０ｆに導電性ペーストが塗布・焼き付けられて、第２の側面外部電極１６の下地電極層が形成される。また、積層体１０の第１の端面１０ｃに導電性ペーストが塗布・焼き付けられて、第１の端面外部電極１７の下地電極層が形成され、第２の端面１０ｄに導電性ペーストが塗布・焼き付けられて、第２の端面外部電極１８の下地電極層が形成される。焼き付け温度は、７００℃以上９００℃以下であることが好ましい。

第１の側面外部電極１５の下地電極層の表面にめっき層が形成され、第２の側面外部電極１６の下地電極層の表面にめっき層が形成される。また、第１の端面外部電極１７の下地電極層の表面にめっき層が形成され、第２の端面外部電極１８の下地電極層の表面にめっき層が形成される。

上述のようにして、図１に示す積層セラミックコンデンサ１が製造される。

［積層セラミックコンデンサの実装構造体］
次に、本発明の積層セラミックコンデンサの実装構造体について説明する。
本発明の積層セラミックコンデンサの実装構造体は、積層セラミックコンデンサと、上記積層セラミックコンデンサが実装される実装基板を備える。

図７は、本発明の積層セラミックコンデンサの実装構造体の一例を第１の主面側から見た平面図である。
図７に示す積層セラミックコンデンサの実装構造体１００は、図１に示す積層セラミックコンデンサ１と、実装基板３０とを備える。

図７では、積層セラミックコンデンサ１は、第１の側面１０ｅが実装基板３０と対向するように実装基板３０に実装されている。このように、積層方向（Ｔ方向）が実装面と平行であることが好ましい。積層方向を実装面と平行にすることにより、等価直列インダクタンス（ＥＳＬ）を低くすることができる。ただし、積層方向（Ｔ）が実装面に垂直であってもよい。

実装基板３０は、基板本体３１を有する。基板本体３１は、例えば、セラミック基板、ガラスエポキシ基板などの樹脂基板により構成することができる。

基板本体３１の上には、１つの第１のランド３２と、２つの第２のランド３３とが配されている。

第１のランド３２には、第１の側面外部電極１５が電気的に接続される。第１のランド３２は、第１の側面外部電極１５と、導電性を有する第１の接合材３４により接合されている。第１の接合材３４は、例えば、半田や導電性粒子を含む樹脂等により構成することができる。

第２のランド３３の一方には、第１の端面外部電極１７が電気的に接続され、第２のランド３３の他方には、第２の端面外部電極１８が電気的に接続される。第２のランド３３は、第１の端面外部電極１７及び第２の端面外部電極１８と、導電性を有する第２の接合材３５により接合されている。第２の接合材３５は、例えば、半田や導電性粒子を含む樹脂等により構成することができる。

図７に示す積層セラミックコンデンサの実装構造体１００では、第１の外部電極である第１の側面外部電極１５、第３の外部電極である第１の端面外部電極１７、及び、第４の外部電極である第２の端面外部電極１８は、それぞれ実装基板３０と接合されている。一方、第２の外部電極である第２の側面外部電極１６は、実装基板３０と接合されていない。これにより、静電容量を保ちつつ、ＥＳＲを調整することが可能となる。

このように、本発明の積層セラミックコンデンサの実装構造体においては、第１の外部電極、第３の外部電極及び第４の外部電極は、それぞれ実装基板と接合されており、第２の外部電極は、実装基板と接合されていないことを特徴としている。

ただし、第１の外部電極が接合されている基板上の配線パターンとは独立した配線パターンであれば、第２の外部電極が実装基板と接合されていてもよい。したがって、本発明の積層セラミックコンデンサの実装構造体においては、第１の外部電極、第３の外部電極及び第４の外部電極は、それぞれ実装基板と接合されており、第２の外部電極には、実装基板から電流が直接供給されないことを特徴としていると表現することもできる。

本発明の積層セラミックコンデンサの実装構造体は、上記実施形態に限定されるものではなく、例えば、積層セラミックコンデンサの構成、製造条件等に関し、本発明の範囲内において、種々の応用、変形を加えることが可能である。

図８（ａ）は、第１の内部電極の別の一例を模式的に示す平面図であり、図８（ｂ）は、第２の内部電極の別の一例を模式的に示す平面図であり、図８（ｃ）は、第３の内部電極の別の一例を模式的に示す平面図である。

図８（ａ）に示す第１の内部電極１１ａは、図６（ａ）に示す第１の内部電極１１と同様であり、積層体１０の第１の側面１０ｅ及び第２の側面１０ｆのそれぞれに引き出されている。第１の内部電極１１ａは、第１の側面１０ｅにおいて、第１の外部電極の一例である第１の側面外部電極１５ａと接続されており、さらに、第２の側面１０ｆにおいて、第２の外部電極の一例である第２の側面外部電極１６ａと接続されている。

図８（ｂ）に示す第２の内部電極１２ａは、図６（ｂ）に示す第２の内部電極１２と同様であり、積層体１０の第２の側面１０ｆに引き出されている。第２の内部電極１２ａは、第２の側面１０ｆにおいて第２の側面外部電極１６ａと接続されている。第１の内部電極１１ａと異なり、第２の内部電極１２ａは、積層体１０の第１の側面１０ｅには引き出されておらず、第１の側面外部電極１５ａと接続されていない。

図８（ｃ）に示す第３の内部電極１３ａは、積層体１０の第１の側面１０ｅに２箇所で引き出されている。第３の内部電極１３ａは、第１の側面１０ｅの１箇所において、第３の外部電極の一例である第３の側面外部電極１７ａと接続されており、さらに、第１の側面１０ｅのもう１箇所において、第４の外部電極の一例である第４の側面外部電極１８ａと接続されている。

また、積層セラミックコンデンサを構成する積層体において、第１の内部電極、第３の内部電極、第２の内部電極、第３の内部電極、第１の内部電極、第３の内部電極、第２の内部電極、第３の内部電極、・・・・第１の内部電極、第３の内部電極、第２の内部電極、第３の内部電極、第１の内部電極、第３の内部電極、第２の内部電極及び第３の内部電極がこの順に積層されていてもよい。
このような構成であっても、従来の積層セラミックコンデンサと内部電極の合計の積層枚数が同じであれば、静電容量は同程度確保することができ、ＥＳＲは２倍程度となる。

以下、本発明の積層セラミックコンデンサの実装構造体をより具体的に開示した実施例を示す。なお、本発明は、これらの実施例のみに限定されるものではない。

以下に示す構成を有する実施例１〜４、比較例１及び比較例２の積層セラミックコンデンサを作製した。

外観寸法 （Ｌ×Ｗ×Ｔ）：１．１２ｍｍ×０．６２ｍｍ×０．６２ｍｍ
積層体寸法（Ｌ×Ｗ×Ｔ）：１．０５ｍｍ×０．５６ｍｍ×０．６０ｍｍ
誘電体層の材料の主成分 ：チタン酸バリウム
誘電体層の平均厚み ：０．６５μｍ
内部電極の主成分 ：Ｎｉ
内部電極の平均厚み ：０．５μｍ
内部電極の積層構造 ：表１参照
外部電極の構造 ：下地電極層とめっき層とを含む構造
下地電極層 ：Ｃｕ焼付け電極
めっき層 ：ＮｉめっきとＳｎめっきの２層構造

表１においては、第１の内部電極、第２の内部電極、第３の内部電極、第１の積層部及び第２の積層部を、それぞれ、「内部電極１」、「内部電極２」、「内部電極３」、「積層部１」及び「積層部２」と記載している。

（静電容量の測定方法）
各実施例及び比較例において、２０個のサンプルの静電容量を以下の方法により測定し、平均値を求めた。
各サンプルに対して１５０℃、６０分で熱処理を行い、２４時間放置した後、測定周波数１ｋＨｚ、測定電圧０．５Ｖの条件にてＣメーターで測定を行った。

（ＥＳＲ及びＥＳＬの測定方法）
各実施例及び比較例において、５個のサンプルのＥＳＲ及びＥＳＬを以下の方法により測定し、平均値を求めた。
実施例１〜４については、内部電極の積層方向が実装面と平行になるように、実装基板に半田でサンプルを実装した（図７参照）。一方、比較例１及び２については、内部電極の積層方向が実装面と垂直になるように、実装基板に半田でサンプルを実装した。実装後、前処理として１５０℃、６０分で熱処理した後、２４時間放置した。ネットワークアナライザーにて測定周波数９ｋＨｚ〜９ＧＨｚのＳパラメータを測定し、５ＭＨｚでのＥＳＲ値、及び、１ＧＨｚでのＥＳＬ値を算出した。

各実施例及び比較例における静電容量、ＥＳＲ及びＥＳＬを表２に示す。

表２の結果から、第１の積層部及び第２の積層部の比率を調整することにより、静電容量を保ちつつ、ＥＳＲの調整が可能であることが確認できる。

実施例１〜３のように、第１の積層部と第１の積層部との間に第２の積層部が挟まれている構造にすることにより、比較例１及び比較例２のような通常の３端子型の積層セラミックコンデンサに近いＥＳＬを得ることができる。

一方、実施例４では、実施例１〜３よりもＥＳＬが悪化する。
その理由は、以下のように推測される。第１の外部電極である第１の側面外部電極から、第１の積層部を経由して電流ループが形成される際、電流によって磁界が発生する。実施例１〜３では、第１の外部電極と接続する第１の積層部が２箇所に配置されているため、第１の外部電極に電流ループ起点が２箇所存在する。この２箇所から電流が内部電極に流れ込むと、その電流によって生じる磁界の向きは反対方向となるため相殺され、結果的にＥＳＬを低くすることができると推測される。これに対し、実施例４では、電流ループ起点間の距離が近く、実質１箇所であるため、発生する磁界の相殺が弱くなり、ＥＳＬが悪化すると推測される。

１ 積層セラミックコンデンサ
１０ 積層体
１０ａ 第１の主面
１０ｂ 第２の主面
１０ｃ 第１の端面
１０ｄ 第２の端面
１０ｅ 第１の側面
１０ｆ 第２の側面
１０Ｌ 側部（Ｌギャップ）
１０Ｗ 端部（Ｗギャップ）
１１，１１ａ 第１の内部電極
１２，１２ａ 第２の内部電極
１３，１３ａ 第３の内部電極
１４ 誘電体層
１５，１５ａ 第１の側面外部電極（第１の外部電極）
１６，１６ａ 第２の側面外部電極（第２の外部電極）
１７ 第１の端面外部電極（第３の外部電極）
１７ａ 第３の側面外部電極（第３の外部電極）
１８ 第２の端面外部電極（第４の外部電極）
１８ａ 第４の側面外部電極（第４の外部電極）
２１ 第１の積層部
２２ 第２の積層部
３０ 実装基板
３１ 基板本体
３２ 第１のランド
３３ 第２のランド
３４ 第１の接合材
３５ 第２の接合材
１００ 積層セラミックコンデンサの実装構造体

Claims (6)

1. 積層セラミックコンデンサと、
   前記積層セラミックコンデンサが実装される実装基板と、を備える積層セラミックコンデンサの実装構造体であって、
   前記積層セラミックコンデンサは、
   交互に積層された複数の誘電体層及び複数の内部電極を含み、積層方向に相対する第１の主面及び第２の主面と、前記積層方向に直交する長さ方向に相対する第１の端面及び第２の端面と、前記積層方向及び前記長さ方向に直交する幅方向に相対する第１の側面及び第２の側面とを有する積層体と、
   前記積層体の表面に設けられた第１の外部電極、第２の外部電極、第３の外部電極及び第４の外部電極と、を備え、
   前記複数の内部電極は、前記第１の外部電極及び前記第２の外部電極と接続された第１の内部電極と、前記第２の外部電極と接続された第２の内部電極と、前記第３の外部電極及び前記第４の外部電極と接続された第３の内部電極とを含み、
   前記積層体は、前記第１の内部電極及び前記第３の内部電極が交互に積層された第１の積層部と、前記第２の内部電極及び前記第３の内部電極が交互に積層された第２の積層部とを有し、
   前記第１の外部電極、前記第３の外部電極及び前記第４の外部電極は、それぞれ前記実装基板と接合されており、
   前記第２の外部電極には、前記実装基板から電流が直接供給されない、積層セラミックコンデンサの実装構造体。
2. 積層セラミックコンデンサと、
   前記積層セラミックコンデンサが実装される実装基板と、を備える積層セラミックコンデンサの実装構造体であって、
   前記積層セラミックコンデンサは、
   交互に積層された複数の誘電体層及び複数の内部電極を含み、積層方向に相対する第１の主面及び第２の主面と、前記積層方向に直交する長さ方向に相対する第１の端面及び第２の端面と、前記積層方向及び前記長さ方向に直交する幅方向に相対する第１の側面及び第２の側面とを有する積層体と、
   前記積層体の表面に設けられた第１の外部電極、第２の外部電極、第３の外部電極及び第４の外部電極と、を備え、
   前記複数の内部電極は、前記第１の外部電極及び前記第２の外部電極と接続された第１の内部電極と、前記第２の外部電極と接続された第２の内部電極と、前記第３の外部電極及び前記第４の外部電極と接続された第３の内部電極とを含み、
   前記積層体は、前記第１の内部電極及び前記第３の内部電極が交互に積層された第１の積層部と、前記第２の内部電極及び前記第３の内部電極が交互に積層された第２の積層部とを有し、
   前記第１の外部電極、前記第３の外部電極及び前記第４の外部電極は、それぞれ前記実装基板と接合されており、
   前記第２の外部電極は、前記実装基板と接合されていない、積層セラミックコンデンサの実装構造体。
3. 前記積層方向が実装面と平行である、請求項１又は２に記載の積層セラミックコンデンサの実装構造体。
4. 前記第１の積層部と前記第１の積層部との間に前記第２の積層部が挟まれている、請求項１〜３のいずれか１項に記載の積層セラミックコンデンサの実装構造体。
5. 前記第１の積層部と前記第２の積層部のうち、前記積層体の最も前記第１の主面側には前記第１の積層部が配置され、前記積層体の最も前記第２の主面側には前記第１の積層部が配置され、
   前記積層体の最も前記第１の主面側の前記第１の積層部と前記積層体の最も前記第２の主面側の前記第１の積層部との間に前記第２の積層部が挟まれている、請求項１〜４のいずれか１項に記載の積層セラミックコンデンサの実装構造体。
6. 前記第２の積層部において、前記第２の内部電極及び前記第３の内部電極が交互に３層以上積層されている、請求項１〜５のいずれか１項に記載の積層セラミックコンデンサの実装構造体。
   

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