KR100786416B1 - 적층형 칩 소자 - Google Patents

Abstract

듀얼 공진을 가능하게 하고 듀얼 공진에 의한 주파수 대역의 감쇄 특성을 향상시키도록 한 적층형 칩 소자를 제시한다. 소체의 상면에 저항체 패턴이 형성되고, 소체의 일측면의 제 1외부 단자에 제 1내부 전극 패턴이 연결되며, 소체의 타측면의 제 2외부 단자에 제 2내부 전극 패턴이 연결되며, 인덕터 패턴이 소체의 내부에서 저항체 패턴의 일측에 연결되는 제 1외부 단자와 저항체 패턴의 타측에 연결되는 제 2외부 단자 및 공통 접지 단자에 연결되지 않은 채로 제 1내부 전극 패턴과 제 2내부 전극 패턴에 대향되게 설치된다. 이로 인해, 듀얼 공진이 가능한 필터를 구현할 수 있게 되고, 특히 원하는 주파수 대역에서의 감쇄 특성을 향상시킨 필터를 구현하게 된다.

Description

적층형 칩 소자{Laminated chip device}

도 1은 종래 적층형 칩 소자의 외관사시도이다.

도 2는 도 1의 적층형 칩 소자의 내부 전극 패턴의 적층구조를 나타낸 사시도이다.

도 3은 도 1의 적층형 칩 소자에서 어느 한 단위 소자의 개략적인 단면도이다.

도 4는 도 3의 등가회로도이다.

도 5는 종래 적층형 칩 소자의 특성 그래프이다.

도 6은 본 발명의 제 1실시예에 따른 적층형 칩 소자의 내부 전극 패턴의 적층구조 및 제조과정을 설명하기 위한 사시도이다.

도 7은 도 6의 적층형 칩 소자에서 어느 한 단위 소자의 개략적인 단면도이다.

도 8은 도 7의 등가회로도이다.

도 9는 제 1실시예의 적층형 칩 소자의 특성 그래프이다.

도 10은 본 발명의 제 2실시예에 따른 적층형 칩 소자의 내부 전극 패턴의 적층구조를 나타낸 사시도이다.

도 11은 제 2실시예의 적층형 칩 소자에서 어느 한 단위 소자의 개략적인 단 면도이다.

도 12는 도 10의 변형예를 나타낸 사시도이다.

도 13은 도 12에 의한 적층형 칩 소자에서 어느 한 단위 소자의 개략적인 단면도이다.

< 도면의 주요부분에 대한 부호의 설명 >

50 : 제 1시트 50a : 제 1내부 전극 패턴

52 : 제 2시트 52a : 제 2내부 전극 패턴

54 : 제 3시트 54a, 56a : 제 3내부 전극 패턴

56 : 제 4시트 58 : 제 5시트

58a : 제 1인덕터 패턴 60 : 제 6시트

60a : 제 2인덕터 패턴 62 : 커버 시트

64a : 제 1내부 전극 보조 패턴 66a : 제 2내부 전극 보조 패턴

70 : 소체 70a, 70b, 70c, 70d : 단위 소자

72 : 제 1외부 단자 74 : 제 2외부 단자

76 : 제 3외부 단자 78a, 78b, 78c, 78d : 저항체 패턴

본 발명은 적층형 칩 소자에 관한 것으로, 보다 상세하게는 2단 공진을 가능하도록 한 적층형 칩 소자에 관한 것이다.

일반적으로, 저항(R)은 회로내에서 전류 흐름의 제어나 전압을 강하시키는 역할을 수행한다. 저항은 교류회로에 있어서 임피던스 정합 등의 역할을 수행한다. 저항은 다른 수동소자인 캐패시터(C) 또는 인덕터(L)와 결합하여 각종 필터를 구현하고 고주파 노이즈 제거 뿐만 아니라 주파수 선택의 기능을 수행하고 있다.

캐패시터(C)는 기본적으로 직류를 차단하고 교류 신호를 통과시키는 역할을 하며, 시정수 회로, 시간 지연 회로, RC 및 LC 필터 회로를 구성하기도 한다. 캐패시터 자체로 노이즈를 제거하는 역할을 하기도 한다.

바리스터(varistor)는 인가전압에 따라 저항이 변하기 때문에 과전압(서지 전압) 및 정전기로부터 중요 전자 부품과 회로를 보호하는 보호용 소자로 널리 사용되고 있다. 평소에는 회로내에 배치된 바리스터에는 전류가 흐르지 않는다. 그러나, 특정한 전압 이상의 과전압이 바리스터의 양단에 걸리면 바리스터의 저항이 급격히 감소하여 거의 모든 전류가 바리스터에 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 된다. 그로 인해 바리스터가 배치된 회로는 과전압으로부터 보호된다.

바리스터는 과전압이 걸리지 않은 정상상태에서 캐패시터로 작용한다. 캐패 시터는 캐패시턴스 값만을 갖는 것이 아니라 기생 인덕턴스 값을 갖고 있다.

인덕터는 도선에 전류가 흐를 때 그 전류의 변화를 막으려는 성질을 가지는 소자이다. 인덕터는 인덕턴스 값 외에도 기생 캐패시턴스 값을 갖는다. 이로 인하여 특정 고주파에서 소자의 기능이 바뀌게 되는데, 이러한 특정 주파수를 자기 공진 주파수라고 한다.

단일 칩 내에 저항 성분과 바리스터 성분을 함께 결합하여 형성시킨 저항-바리스터 복합 칩은 과전압 및 정전기로부터의 보호와 동시에 고주파 선로에서 발생할 수 있는 노이즈를 제거한다. 상기와 같은 바리스터 소자와 저항 소자를 결합시키게 되면 과전압으로부터 중요한 전자부품이나 소형 모터 및 회로를 효율적으로 보호할 수 있을 뿐만 아니라 안정된 전원 전압의 확보 및 노이즈 성분의 제거를 통해 전자부품이나 회로의 안정된 동작을 보장할 수 있다.

따라서, 인덕터- 바리스터의 결합은 고주파 노이즈 제거 특성이 양호한 인덕터-커패시터로 이루어지는 파이형 필터를 구현하게 된다.

이러한 저항-바리스터 결합 소자 또는 인덕터-바리스터의 결합 소자는 회로내의 과전압이 유입되면 즉시 바리스터의 기능이 발현되어 과전압으로부터 전자 부품 또는 회로를 보호하고 노이즈 성분을 제거하게 된다.

특히, 최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자 등에 대한 요구도 늘어가고 있다.

이러한 추세에 발맞추어 다양한 형태의 적층형 칩 소자가 제안되고 있는데, 그 중의 일 예로 도 1과 같은 구성을 갖는 적층형 칩 소자가 있다.

도 1에는 4개의 단위 소자(40a, 40b, 40c, 40d)가 하나의 칩으로 어레이된 적층형 칩 소자가 도시되어 있다. 도 1의 적층형 칩 소자가 파이형 RC필터로 구현된 것으로 설정하고 설명한다.

종래의 적층형 칩 소자는 제 1 내지 제 3외부단자(42, 44, 46)가 소체(40)의 측면부에 각각 형성되고, 저항체 패턴(48)이 소체(40)의 상면에 형성된다. 즉, 제 1외부 단자(42)는 소체(40)의 어느 한 측면부에 단위 소자별로 형성되되 해당 측면부에 노출된 내부 전극 패턴(도시 생략)과 연결되고 일단이 소체(40)의 상면으로 연장된다. 제 2외부 단자(44)는 상기 제 1외부 단자(42)가 형성된 측면부와 반대되는 측면부에 단위 소자별로 형성되되 해당 측면부에 노출된 내부 전극 패턴(도시 생략)과 연결되고 일단이 소체(40)의 상면으로 연장된다. 제 3외부 단자(46)는 소체(40)의 또다른 양측면부에 각각 형성되어 해당 측면부에 노출된 내부 전극 패턴(도시 생략)과 연결되고 일단이 상면으로 연장된다. 상기 제 3외부 단자(46)는 공통 단자(접지 전극)이다. 상기 저항체 패턴(48)은 소체(40)의 상면에서 상호 대향되고 있는 제 1 및 제 2외부 단자(42, 44)를 상호 연결하도록 형성된다.

도 2는 도 1의 적층형 칩 소자의 내부 전극 패턴의 적층구조를 나타낸 사시도이고, 도 3은 도 1의 적층형 칩 소자에서 어느 한 단위 소자의 개략적인 단면도이다. 도 1의 적층형 칩 소자는 도 2에 예시된 바와 같은 내부 전극 패턴이 형성된 다수의 시트가 적층된 구조이다.

도 2에서, 제 1시트(10)에는 횡방향 일측 단부에서 타측 단부측으로 연장된 제 1내부 전극 패턴(12) 및 횡방향 타측 단부에서 일측 단부측으로 연장된 제 2내부 전극 패턴(14)이 각 단위 소자(40a, 40b, 40c, 40d)마다 하나씩 형성되어 있다. 그 제 1내부 전극 패턴(12)과 제 2내부 전극 패턴(14)은 상호 이격되고, 그 이격된 거리는 각 단위 소자별로 동일하다. 즉, 제 1시트(10)에는 각 단위 소자(40a, 40b, 40c, 40d)별로 측면의 외부 단자(42, 44)와 각각 연결되고 중심에서 서로 이격된 다수의 제 1내부 전극 패턴(12)과 제 2내부 전극 패턴(14)이 형성된다. 그리고, 도 2에서는 제 1 및 제 2내부 전극 패턴(12, 14)이 연장부(12a, 14a)를 갖는 것으로 하였는데, 그 연장부(12a, 14a)가 없이 직접 해당 내부 전극 패턴의 일측이 해당 단위 소자의 횡방향 일측 단부 또는 타측 단부로 노출되어도 무방하다. 도 2에서, 제 2시트(20)에는 상기 제 1 및 제 2내부 전극 패턴(12, 14)과 교차하는 방향으로 양 대향 단부를 가로지르는 제 3내부 전극 패턴(22)이 형성되어 있다. 도 2에서, 제 3내부 전극 패턴(22)의 종방향 양측 단부에는 연장부(22a)가 형성되어 있는 것으로 하였지만, 그 연장부(22a)가 없는 형상으로 하여도 된다. 여기서, 상기 내부 전극 패턴(12, 14, 22)을 내부 도전체 패턴이라고도 한다.

이와 같이 내부 전극 패턴이 형성된 제 1시트(10) 및 제 2시트(20)를 제조하게 되면, 그 제 2시트(20)를 최하층으로 하여 그 위에 제 1시트(10)를 적층한 다음에 커버 시트(30)를 더 적층한다. 그 이후에, 이를 압착하고 나서, 절단, 베이크 아웃, 소성 공정을 순차적으로 실시하면 원하는 소체를 형성하게 된다. 상기 소성 공정까지 마쳐서 형성된 소체는 제 1 내지 제 3외부 단자(42, 44, 46) 및 저항체 패턴(48)이 형성되지 않은 상태의 소체이다. 그 소성 공정 이후에 제 1 내지 제 3외부 단자(42, 44, 46) 및 저항체 패턴(48)을 형성시키게 된다.

도 2에서는 내부 전극 패턴이 형성된 시트의 수를 2개로 하였는데, 그 시트의 수는 필요에 따라 증가되기도 한다. 즉, 제조된 제 1 및 제 2시트(10, 20)를 다양한 조합으로 3개 이상의 복수개로 적층하여 단일 칩을 이루어 커패시턴스값을 조절할 수도 있다.

도 3은 다수개의 단위 소자(40a, 40b, 40c, 40d)중에서 어느 한 단위 소자를 수직으로 절단한 도면이다. 제 1내부 전극 패턴(12)과 제 3내부 전극 패턴(22) 사이에서 캐패시턴스가 형성되고, 제 2내부 전극 패턴(14)과 제 3내부 전극 패턴(33) 사이에서 캐패시턴스가 형성된다.

도 4는 도 3의 등가회로도로서, 입력단(IN)과 출력단(OUT) 사이에 저항(R)이 연결되고, 그 저항(R)의 양단과 접지 사이에 캐패시터(C1, C2)가 연결된다. 입력단(IN) 및 출력단(OUT)은 도 3의 제 1 및 제 2외부 단자(42, 44)에 해당된다. 캐패시터(C1)는 도 3의 제 1내부 전극 패턴(12)과 제 3내부 전극 패턴(22) 사이에서 형성되는 캐패시턴스를 갖는다. 캐패시터(C2)는 제 2내부 전극 패턴(14)과 제 3내부 전극 패턴(33) 사이에서 형성되는 캐패시턴스를 갖는다. 저항(R)은 도 1의 저항체 패턴(48)에 해당된다. 도 4에서, 그 캐패시터(C1, C2)를 바리스터로 보아도 된다. 도 4는 전형적인 파이형 RC필터 구조로서 바리스터가 과전압이 아닌 정상작동 전압 인 정격전압이 인가될 경우에는 캐패시터의 역할을 하는 특성을 가지게 된다.

도 3의 제 1외부 단자(42)를 도 4의 입력단(IN)으로 사용하고 도 3의 제 2외부 단자(44)를 도 4의 출력단(OUT)으로 사용하는 경우, 입력단(IN)인 제 1외부 단자(42)로 소정의 고주파 신호가 입력되면 저항(R)과 캐패시터(C1, C2)에 의해 결정되는 소정의 주파수대역의 신호는 접지 전극측으로 향하여 그 입력된 소정의 고주파 신호의 상당부분이 감쇄되고, 다른 주파수대역의 신호는 출력단(OUT)인 제 2외부 단자(44)로 출력된다.

이와 반대로, 앞서 출력단으로 사용하였던 제 2외부 단자(44)를 입력단으로 사용하고 입력단으로 사용하였던 제 1외부 단자(42)를 출력단으로 사용하더라도 동일한 필터링 기능을 구현하게 된다.

도 5는 종래 적층형 칩소자의 특성 그래프이다. 도 5에서 특성(X)은 삽입 손실을 나타낸다. 도 4의 캐패시터(C1)와 캐패시터(C2)의 캐패시턴스값이 동일할 경우, 그 특성(X)은 약 900MHz 전후에 있는 통과대역에 대해서는 삽입 손실(즉, 감쇄)이 커지는 특성을 보이고, 약 900MHz 근방의 주파수 대역(즉, 저지 대역(a))에서는 삽입 손실이 커짐을 보여준다.

그런데, 이러한 동작 특성을 보이는 종래의 적층형 칩소자는 저지 대역(a)에서의 감쇄량이 그리 크지 못하여 원하는 주파수대역의 신호 제거가 양호하게 이루어지지 않게 된다. 즉, 도 3의 단면도에서, 각 단위 소자별로 제 1내부 전극 패턴(12)과 제 3내부 전극 패턴(22) 사이 및 제 2내부 전극 패턴(14)과 제 3내부 전 극 패턴(33) 사이에서 캐패시턴스 뿐만 아니라 기생 인덕턴스가 함께 형성되어 의도한 감쇄 특성을 얻지 못하게 된다.

그리고, 현재 이동통신 단말기에는 듀얼 밴드 사용이 잦아지고 있는데, 상술한 종래의 적층형 칩 소자는 듀얼 밴드에 적용하기 어렵다.

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 듀얼 공진을 가능하게 하고 듀얼 공진에 의한 주파수 대역의 감쇄 특성을 향상시키도록 한 적층형 칩 소자를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 적층형 칩 소자는, 소체의 제 1면에 형성된 제 1전자 소자 패턴; 상기 소체의 제 2면의 제 1외부 단자에 연결되게 형성된 제 1내부 전극 패턴; 상기 소체의 제 3면의 제 2외부 단자에 연결되게 형성된 제 2내부 전극 패턴; 상기 소체의 제 4면의 제 3외부 단자에 연결되게 형성된 제 3내부 전극 패턴; 상기 소체의 내부에서 상기 제 1 내지 제 3외부 단자와 이격되게 형성된 제 2전자 소자 패턴을 포함하고,

상기 제 1전자 소자 패턴의 일측은 상기 제 1외부 단자에 연결되고, 상기 제 1전자 소자 패턴의 타측은 상기 제 2외부 단자에 연결되며, 상기 제 2전자 소자 패턴은 상기 제 1내부 전극 패턴 및 제 2내부 전극 패턴에 대향되게 설치되고,

상기 제 1 및 제 2내부 전극 패턴의 일측이 상기 제 3내부 전극 패턴의 일측과 중첩된 면적을 가지고, 상기 제 2전자 소자 패턴의 일측은 상기 제 1내부 전극 패턴의 일측과 중첩된 면적을 가지며, 상기 제 2전자 소자 패턴의 타측은 상기 제 2내부 전극 패턴과 중첩된 면적을 가지는 것을 특징으로 한다.

상기 제 1전자 소자 패턴은 저항체 패턴이고, 상기 제 2전자 소자 패턴은 인덕터 패턴이다.

상기 제 2전자 소자 패턴은 적층된 다수개의 시트에 각각 형성되고, 각각의 시트에 형성된 제 2전자 소자 패턴의 일부는 상호 연결된다.

상기 제 1내부 전극 패턴과 제 2내부 전극 패턴은 서로 다른 시트에 형성된다.

상기 제 2전자 소자 패턴을 중심으로, 상기 제 1내부 전극 패턴이 상부 또는 하부에 배치되고 상기 제 2내부 전극 패턴이 상기 제 1내부 전극 패턴과 반대되는 부위에 배치된다.

상기 소체의 제 2면의 제 1외부 단자에 연결되게 형성된 제 1내부 전극 보조 패턴; 및 상기 소체의 제 3면의 제 2외부 단자에 연결되게 형성된 제 2내부 전극 보조 패턴이 추가로 구비되어도 된다. 이 경우, 상기 제 1내부 전극 보조 패턴은 상기 제 3내부 전극 패턴을 중심으로 상기 제 2내부 전극 패턴과 반대되게 배치되고, 상기 제 2내부 전극 보조 패턴은 상기 제 3내부 전극 패턴을 중심으로 상기 제 1내부 전극 패턴과 반대되게 배치되며, 상기 제 1 및 제 2내부 전극 보조 패턴은 상기 제 2전자 소자 패턴을 중심으로 상호 반대되게 배치된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 적층형 칩 소자에 대하여 설명하면 다음과 같다.

(제 1실시예)

도 6은 본 발명의 제 1실시예에 따른 적층형 칩 소자의 내부 전극 패턴의 적층구조 및 제조과정을 설명하기 위한 사시도이다.

도 6의 (a)에서, 제 1시트(50)에는 횡방향 일측 단부에서 타측 단부측으로 연장된 제 1내부 전극 패턴(50a)이 각 단위 소자마다 하나씩 형성된다. 제 2시트(52)에는 횡방향 타측 단부에서 일측 단부측으로(즉, 제 1내부 전극 패턴(52)과 반대의 방향으로) 연장된 제 2내부 전극 패턴(52a)이 각 단위 소자마다 하나씩 형성된다. 제 3시트(54)에는 제 1 및 제 2내부 전극 패턴(50a, 52a)과 교차하는 방향으로 양 대향 단부를 가로지르는 제 3내부 전극 패턴(54a)이 형성된다. 제 4시트(56)에도 제 3내부 전극 패턴(54a)과 동일한 제 3내부 전극 패턴(56a)이 형성된다. 제 3내부 전극 패턴(54a, 56a)을 공통 접지 패턴이라고도 한다. 제 3내부 전극 패턴(54a, 54b)은 동일하게 접지 역할을 하지만 상호 다른 시트에 형성되기 때문에 참조부호를 다르게 하였으나, 명칭은 제 3내부 전극 패턴으로 통일시켰다. 물론, 참조부호 54a를 제 3내부 전극 패턴이라 하고, 참조부호 56a를 제 4내부 전극 패턴이라고 하여도 된다. 제 5시트(58)에는 소정 형상(예컨대, 디긋자 형상 또는 알파벳 C)의 제 1인덕터 패턴(58a)이 각 단위 소자마다 하나씩 형성된다. 각각의 제 1인덕터 패턴(58a)의 일측부에는 구멍(h)이 형성된다. 제 6시트(60)에는 제 1인덕터 패턴(58a)을 뒤집은 형태의 제 2인덕터 패턴(60a)이 각 단위 소자마다 하나씩 형성 된다. 그 제 2인덕터 패턴(60a)의 일측부에는 구멍(h)이 형성된다. 구멍(h)에는 도전성 페이스트가 채워진다. 그리하여 제 5시트(58) 및 제 6시트(60)를 상호 적층시키게 되면 제 1인덕터 패턴(58a)과 제 2인덕터 패턴(60a)이 구멍(h)을 통해 서로 연결된다. 제 1 및 제 2인덕터 패턴(58a, 60a)은 상기에서 예로 든 디긋자 형상 또는 알파벳 C와 같은 형상이 아니라 다른 형상(예컨대, 민더(meander)형, 나선형 등)으로 하여도 무방하다. 그리고, 그 제 1 및 제 2인덕터 패턴(58a, 60a)이 형성된 시트의 수는 희망하는 인덕턴스에 따라 달라지게 되고 하나 이상이면 된다. 한편, 그 인덕터 패턴(58a 60a)은 해당하는 시트의 각 단위 소자 영역별로 상면 중앙부에 형성되고 어떠한 측면부로도 노출되지 않는다.

제 1내부 전극 패턴(50a)과 제 2내부 전극 패턴(52a)은 연장부에 의해 해당 시트의 측면부로 노출된다. 따라서, 추후에 제 1내부 전극 패턴(50a)에서 연장부를 제외한 부분이 제 6시트(60)의 제 2인덕터 패턴(60a)중에서 보다 넓은 면적을 갖는 부위와 중첩된다. 그리고, 제 2내부 전극 패턴(52a)에서 연장부를 제외한 부분이 제 5시트(58)의 제 1인덕터 패턴(58a)중에서 보다 넓은 면적을 갖는 부위와 중첩된다.

이와 같은 제 1 내지 제 6시트(50, 52, 54, 56, 58, 60)의 제조는 당업자라면 통상의 기술을 이용하여 충분히 제조가능하므로 보다 상세하게 설명하지 않는다.

제 1 내지 제 6시트(50, 52, 54, 56, 58, 60)가 제조되면, 제 4시트(56)를 최하층으로 하여 그 위에 제 1시트(50)를 적층하고 그 위에 제 6시트(60)를 적층하 며 그 위에 제 5시트(58)를 적층하고 그 위에 제 2시트(52)를 적층하며 그 위에 제 3시트(54)를 적층한 다음에 그 위에 커버 시트(62)를 적층한다.

그 이후에, 이를 압착하고 나서, 절단, 베이크 아웃, 소성 공정을 순차적으로 실시하여 도 6의 (b)에서와 같은 소체(70)를 형성한다. 도 6의 (b)에서 70a, 70b, 70c, 70d는 단위 소자를 의미한다. 소체(70)는 네 개의 단위 소자(70a 70b, 70c, 70d)로 구성되는 것으로 하였는데, 그 단위 소자의 수는 필요에 따라 가감될 수 있다.

소체(70)를 형성하게 되면, 소체(70) 내부에 형성된 내부 전극 패턴(50a, 52a, 54a, 56a)과 추후에 상면에 형성시킬 저항체 패턴(78a, 78b, 78c, 78d)을 연결하고 SMD실장을 용이하게 하기 위해 통상적인 터미네이션 시스템을 이용하여 도 6의 (C)에서와 같이 소체(70)의 측면부에 제 1 내지 제 3외부 단자(72, 74, 76)를 형성한다.

그리고 나서,도 6의 (d)에서와 같이 소체(70)의 상면에 단위 소자별로 저항체 패턴(78a, 78b, 78c, 78d)을 형성한다. 즉, 소체(70)의 상면에서 단위 소자별로 형성된 제 1외부 단자(72)와 제 2외부 단자(74)를 상호 연결하도록 저항성 페이스트를 인쇄하여 저항체 패턴(78a, 78b, 78c, 78d)을 형성한다. 저항체 패턴(78a, 78b, 78c, 78d)은 RuO₂를 기본 물질로 하는 도전체에 유리 및 Pd, Ti 등을 첨가하여 일정한 면저항값을 가지는 페이스트(paste)를 이용하여 인쇄 공정을 통하여 구현된다. 물론, 저항체 패턴(78a, 78b, 78c, 78d)을 먼저 형성한 후에 제 1 내지 제 3외 부 단자(72, 74, 76)를 형성시켜도 된다. 일반적으로, 저항값은 저항체의 인쇄폭과 두께에 반비례하고 길이에 정비례한다. 외부 단자(72, 74)를 저항 인쇄용 패드로 직접 사용할 경우에는 소체(70)의 상면에 노출된 외부 단자(72, 74) 양단의 최단거리가 일정하지 않을 수도 있어서 저항 공차 조절에 어려움이 발생되기도 한다. 따라서, 외부 단자(72, 74)와의 접촉을 원활히 하고 이격 거리를 일정하게 조절하기 위한 전도성의 금속 패드(도시 생략)를 제 1 및 제 2외부 단자(72, 74)상에 형성한 후에 상기 저항체 패턴(78a, 78b, 78c, 78d)을 형성시켜도 된다.

그 후, 저항체 패턴(78a 78b, 78c, 78d)이 형성된 소체(70)의 상면을 습기 등의 외부환경으로부터 보호하기 위해 유리(glass) 또는 에폭시 등의 재질을 사용하여 오버글레이징을 실시한다.

이와 같이 제조된 적층형 칩 소자의 어느 한 단위 소자를 수직으로 절단하여 내부를 보면 도 7과 같은 단면 형상을 갖는다. 도 7에서 저항체 패턴(78a)과 제 3내부 전극 패턴(54a)간의 거리는 더미 시트(도시 생략)를 이용하여 기생 성분이 발생되지 않을 정도로 충분히 이격된 거리로 설정된다.

도 7의 단면 형상을 등가회로도로 표현하면 도 8과 같다. 입력단(IN)과 출력단(OUT) 사이에 저항(R)이 직렬로 연결되고, 그 저항(R)의 양단과 접지 사이에 캐패시터(C1, C2)가 연결된다. 그리고, 그 저항(R)의 양단과 인덕터(L) 사이에 캐패시터(C3, C4)가 연결된다. 입력단(IN)은 도 7의 제 1외부 단자(72)에 해당하고, 출력단(OUT)은 도 7의 제 2외부 단자(74)에 해당한다. 캐패시터(C1)는 도 7의 제 1내부 전극 패턴(50a)과 제 3내부 전극 패턴(56a) 사이의 캐패시턴스를 갖는다. 캐패 시터(C2)는 도 7의 제 2내부 전극 패턴(52a)과 제 3내부 전극 패턴(54a) 사이의 캐패시턴스를 갖는다. 캐패시터(C3)는 도 7의 제 1내부 전극 패턴(50a)과 제 2인덕터 패턴(60a) 사이의 캐패시턴스를 갖는다. 캐패시터(C4)는 도 7의 제 2내부 전극 패턴(52a)과 제 1인덕터 패턴(58a) 사이의 캐패시턴스를 갖는다.

본 발명에서는 2단 공진(듀얼 공진)을 위한 것이다. 따라서, 제 1실시예에서는 예를 들어 캐패시터(C1, C2)의 캐패시턴스는 22pF로 하고, 캐패시터(C3, C4)의 캐패시턴스는 12pF로 한다. 저항(R)의 저항값은 100오옴으로 하고, 인덕터(L)의 인덕턴스는 1.4nH으로 한다. 물론, 그 제시된 값들만이 본 발명의 제 1실시예에 적용되는 것이 아니라 다양한 값들이 적용가능함은 당연하다.

그에 따라, 도 9의 특성 그래프를 보면 알 수 있듯이, 저항(R)과 캐패시터(C1, C2)에 의해 대략 900MHz 근방의 주파수 대역에서 삽입 손실(즉, 감쇄)이 발생하게 된다. 그리고, 그 900MHz 근방의 주파수 대역에서의 삽입 손실 특성은 캐패시터(C3, C4)에 의해 종래의 삽입 손실 특성(도 5 참조)보다 양호하게 된다. 즉, 종래의 적층형 칩 소자의 900MHz 주파수 대역에서의 삽입 손실량은 대략 32dB 정도인데 반해, 그 캐패시터(C3, C4)의 캐패시턴스 보충에 의해 본 발명의 실시예에 따른 적층형 칩 소자의 삽입 손실량은 대략 39dB 정도이므로, 본 발명의 실시예에 따른 적층형 칩 소자에서의 삽입 손실 특성이 종래의 적층형 칩 소자에서의 삽입 손실 특성보다 우수함을 알 수 있다.

그리고, 도 9의 특성 그래프를 보면 대략 1.8GHz 근방의 주파수 대역에서 또 하나의 감쇄극(attenuation pole)이 형성된다. 그 1.8GHz 근방의 주파수 대역에서 의 감쇄극은 주로 인덕터(L)에 의해 형성되는 감쇄극이지만 캐패시터(C3, C4)의 영향을 어느 정도 받게 된다.

이와 같이 두 개의 감쇄극이 형성되면, 도 9에서와 같이 적층형 칩 소자의 대역폭이 확대되고 듀얼 밴드의 구현이 가능하게 된다.

(제 2실시예)

도 10은 본 발명의 제 2실시예에 따른 적층형 칩 소자의 내부 전극 패턴의 적층구조를 나타낸 사시도이고, 도 11은 제 2실시예의 적층형 칩 소자에서 어느 한 단위 소자의 개략적인 단면도이다.

제 2실시예는 상술한 제 1실시예의 구조에 제 1내부 전극 보조 패턴(64a) 및 제 2내부 전극 보조 패턴(66a)을 추가로 구비하였다는 점이 차이난다. 그 이외의 부분은 제 1실시예의 구성과 동일하므로 설명을 생략한다. 그리고, 도 10에 도시된 시트들(50~66)은 도시되어 있는대로 적층되어 소체를 형성하게 된다. 여기서, 시트 제조, 시트 적층, 소체 형성, 터미네이션, 저항체 패턴 형성 등의 공정은 상술한 제 1실시예에서의 설명으로 충분히 대체가능함을 당업자라면 누구라도 알 수 있다.

제 1내부 전극 보조 패턴(64a)은 제 7시트(64)의 횡방향 일측 단부에서 타측 단부측으로 소정 길이로 형성된다. 제 1내부 전극 보조 패턴(64a)은 제 1내부 전극 패턴(50a)에 비해 보다 큰 표면적을 갖는다. 제 2내부 전극 보조 패턴(66a)은 제 8시트(66)의 횡방향 타측 단부에서 일측 단부측으로 소정 길이로 형성된다. 제 2내부 전극 보조 패턴(66a)은 제 2내부 전극 패턴(52a)에 비해 보다 큰 표면적을 갖는 다.

제 1내부 전극 보조 패턴(64a)이 형성된 제 7시트(64)는 제 2시트(52)와 제 3시트(54) 사이에 적층된다. 제 2내부 전극 패턴(52a)과 제 1내부 전극 보조 패턴(64a)이 상하로 적층되어 있으나, 그 패턴들(52a, 64a)은 상호 중첩되는 부분이 없다.

제 2내부 전극 보조 패턴(66a)이 형성된 제 8시트(66)는 제 1시트(50)와 제 4시트(56) 사이에 적층된다. 제 1내부 전극 패턴(50a)과 제 2내부 전극 보조 패턴(66a)이 상하로 적층되어 있으나, 그 패턴들(50a, 66a)은 상호 중첩되는 부분이 없다.

도 10과 같은 내부 전극 패턴을 갖는 시트들을 적층시킨 칩 소자의 어느 한 단위 소자를 수직으로 절단하여 보면 도 11과 같은 단면 형상을 갖는다.

도 11에서, 제 1외부 단자(72)는 입력단(IN)으로 되고 제 2외부 단자(74)는 출력단(OUT)으로 사용가능하다. 저항체 패턴(78a)이 그 입력단(IN)과 출력단(OUT) 사이에 저항으로서 직렬로 연결된다. 도 11에서 저항체 패턴(78a)과 제 3내부 전극 패턴(54a)간의 거리는 더미 시트(도시 생략)를 이용하여 기생 성분이 발생되지 않을 정도로 충분히 이격된 거리로 설정된다.

도 11에서, 통상적으로 제 1내부 전극 패턴(50a)과 제 4시트(56)의 제 3내부 전극 패턴(56a)과의 사이에서 형성되는 캐패시턴스 및 제 2내부 전극 보조 패턴(66a)과 제 3시트(54)의 제 3내부 전극 패턴(54a)과의 사이에서 형성되는 캐패시턴스의 합을 도 8의 캐패시터(C1)의 캐패시턴스로 보면 된다. 그 캐패시턴스들의 합이 정확히 캐패시터(C1)의 캐패시턴스와 일치하는 것이 아니라 보다 큰 값으로 보는 것이 바람직하다.

도 11에서, 통상적으로 제 2내부 전극 패턴(52a)과 제 3시트(54)의 제 3내부 전극 패턴(54a)과의 사이에서 형성되는 캐패시턴스 및 제 1내부 전극 보조 패턴(64a)과 제 4시트(56)의 제 3내부 전극 패턴(56a)과의 사이에서 형성되는 캐패시턴스의 합을 도 8의 캐패시터(C2)의 캐패시턴스로 보면 된다. 그 캐패시턴스들의 합이 정확히 캐패시터(C2)의 캐패시턴스와 일치하는 것이 아니라 보다 큰 값으로 보는 것이 바람직하다.

도 11에서, 통상적으로 제 1내부 전극 패턴(50a)과 제 2인덕터 패턴(60a)과의 사이에서 형성되는 캐패시턴스를 도 8의 캐패시터(C3)의 캐패시턴스로 보면 된다.

도 11에서, 통상적으로 제 2내부 전극 패턴(52a)과 제 1인덕터 패턴(58a)과의 사이에서 형성되는 캐패시턴스를 도 8의 캐패시터(C4)의 캐패시턴스로 보면 된다.

도 10 및 도 11에 의해서도 듀얼 공진이 이루어질 뿐만 아니라 특히 900MHz 근방의 주파수 대역에서의 삽입 손실(감쇄) 특성이 제 1실시예의 삽입 손실(감쇄) 특성에 비해 우수하게 된다.

제 2실시예에서는 제 1내부 전극 패턴(50a)과 제 2내부 전극 보조 패턴(66a)을 상호 다른 시트에 각각 형성시켰고 제 2내부 전극 패턴(52a)과 제 1내부 전극 보조 패턴(64a)을 상호 다른 시트에 각각 형성시켰으나, 캐패시터(C3, C4)의 캐패 시턴스에 약간의 영향을 줄 기생 성분이 제 1내부 전극 보조 패턴(64a)과 제 1인덕터 패턴(58a)과의 사이 및 제 2내부 전극 보조 패턴(66a)과 제 2인덕터 패턴(60a)과의 사이에서 발생될 수도 있다.

(변형예)

도 12는 도 10의 변형예를 나타낸 사시도이고, 도 13은 도 12에 의한 적층형 칩 소자에서 어느 한 단위 소자의 개략적인 단면도이다.

제 2실시예에서는 제 3시트(54)의 바로 아래에 제 1내부 전극 보조 패턴(64a)이 형성된 시트(64)를 배치하였으나, 변형예에서는 그 시트(64)가 제 3시트(54)의 바로 위에 적층되는 것으로 하였다. 그리고, 제 2실시예에서는 제 4시트(56)의 바로 위에 제 2내부 전극 보조 패턴(66a)이 형성된 시트(66)를 배치하였으나, 변형예에서는 그 시트(66)가 제 4시트(56)의 바로 아래에 배치되는 것으로 하였다. 도 13에서 저항체 패턴(78a)과 제 1내부 전극 보조 패턴(64a)간의 거리는 더미 시트(도시 생략)를 이용하여 기생 성분이 발생하지 않을 정도로 충분히 이격된 거리로 설정된다.

도 13에서, 통상적으로 제 1내부 전극 패턴(50a)과 제 4시트(56)의 제 3내부 전극 패턴(56a)과의 사이에서 형성되는 캐패시턴스 및 제 2내부 전극 보조 패턴(66a)과 제 3시트(54)의 제 3내부 전극 패턴(54a)과의 사이에서 형성되는 캐패시턴스의 합을 도 8의 캐패시터(C1)의 캐패시턴스로 보면 된다. 그 캐패시턴스들의 합이 정확히 캐패시터(C1)의 캐패시턴스와 일치하는 것이 아니라 보다 큰 값으로 보는 것이 바람직하다.

도 13에서, 통상적으로 제 2내부 전극 패턴(52a)과 제 3시트(54)의 제 3내부 전극 패턴(54a)과의 사이에서 형성되는 캐패시턴스 및 제 1내부 전극 보조 패턴(64a)과 제 4시트(56)의 제 3내부 전극 패턴(56a)과의 사이에서 형성되는 캐패시턴스의 합을 도 8의 캐패시터(C2)의 캐패시턴스로 보면 된다. 그 캐패시턴스들의 합이 정확히 캐패시터(C2)의 캐패시턴스와 일치하는 것이 아니라 보다 큰 값으로 보는 것이 바람직하다.

도 13에서, 제 1내부 전극 패턴(50a)과 인덕터 패턴(60a)과의 사이에서 형성되는 캐패시턴스를 도 8의 캐패시터(C3)의 캐패시턴스로 보면 된다.

도 13에서, 제 2내부 전극 패턴(52a)과 인덕터 패턴(58a)과의 사이에서 형성되는 캐패시턴스를 도 8의 캐패시터(C4)의 캐패시턴스로 보면 된다.

따라서, 변형예는 캐패시터(C3, C4)의 캐패시턴스에서 제 2실시예와 차이난다고 할 수 있다. 즉, 제 2실시예에서는 캐패시터(C3, C4)의 캐패시턴스에 약간의 영향을 줄 기생 성분이 제 1내부 전극 보조 패턴(64a)과 제 1인덕터 패턴(58a)과의 사이 및 제 2내부 전극 보조 패턴(66a)과 제 2인덕터 패턴(60a)과의 사이에서 발생될 수도 있지만, 변형예에서는 캐패시터(C3, C4)의 캐패시턴스에 영향을 줄 수 있는 기생 성분의 발생을 제거하였다.

도 12 및 도 13에 의해서도 듀얼 공진이 이루어진다. 특히, 원하지 않는 기생 성분을 제거할 수 있어서 900MHz 및 1.8GHz 근방의 주파수 대역에서의 삽입 손실(감쇄) 특성이 제 2실시예에 비해 우수하게 된다.

상술한 제 2실시예 및 변형예의 구조는 필요에 따라 적절하게 선택하여 사용하면 된다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

이상 상세히 설명한 바와 같이 본 발명에 따르면, 듀얼 공진이 가능한 필터를 구현할 수 있게 되고, 특히 원하는 주파수 대역에서의 감쇄 특성을 향상시킨 필터를 구현하게 된다.

Claims (9)

1. 소체의 제 1면에 형성된 제 1전자 소자 패턴;

   상기 소체의 제 2면의 제 1외부 단자에 연결되게 형성된 제 1내부 전극 패턴;

   상기 소체의 제 3면의 제 2외부 단자에 연결되게 형성된 제 2내부 전극 패턴;

   상기 소체의 제 4면의 제 3외부 단자에 연결되게 형성된 제 3내부 전극 패턴;

   상기 소체의 내부에서 상기 제 1 내지 제 3외부 단자와 이격되게 형성된 제 2전자 소자 패턴을 포함하고,

   상기 제 1전자 소자 패턴의 일측은 상기 제 1외부 단자에 연결되고, 상기 제 1전자 소자 패턴의 타측은 상기 제 2외부 단자에 연결되며, 상기 제 2전자 소자 패턴은 상기 제 1내부 전극 패턴 및 제 2내부 전극 패턴에 대향되게 설치되고,

   상기 제 1 및 제 2내부 전극 패턴의 일측이 상기 제 3내부 전극 패턴의 일측과 중첩된 면적을 가지고, 상기 제 2전자 소자 패턴의 일측은 상기 제 1내부 전극 패턴의 일측과 중첩된 면적을 가지며, 상기 제 2전자 소자 패턴의 타측은 상기 제 2내부 전극 패턴과 중첩된 면적을 가지는 것을 특징으로 하는 적층형 칩 소자.
2. 청구항 1에 있어서,

   상기 제 1전자 소자 패턴은 저항체 패턴인 것을 특징으로 하는 적층형 칩 소자.
3. 청구항 1에 있어서,

   상기 제 2전자 소자 패턴은 인덕터 패턴인 것을 특징으로 하는 적층형 칩 소자.
4. 청구항 1에 있어서,

   상기 제 2전자 소자 패턴은 적층된 다수개의 시트에 각각 형성되고, 각각의 시트에 형성된 제 2전자 소자 패턴의 일부는 상호 연결된 것을 특징으로 하는 적층형 칩 소자.
5. 청구항 1에 있어서,

   상기 제 1내부 전극 패턴과 제 2내부 전극 패턴은 서로 다른 시트에 형성된 것을 특징으로 하는 적층형 칩 소자.
6. 청구항 1에 있어서,

   상기 제 2전자 소자 패턴을 중심으로, 상기 제 1내부 전극 패턴이 상부 또는 하부에 배치되고 상기 제 2내부 전극 패턴이 상기 제 1내부 전극 패턴과 반대되는 부위에 배치된 것을 특징으로 하는 적층형 칩 소자.
7. 청구항 1에 있어서,

   상기 소체의 제 2면의 제 1외부 단자에 연결되게 형성된 제 1내부 전극 보조 패턴; 및 상기 소체의 제 3면의 제 2외부 단자에 연결되게 형성된 제 2내부 전극 보조 패턴이 추가로 구비된 것을 특징으로 하는 적층형 칩 소자.
8. 청구항 7에 있어서,

   상기 제 1내부 전극 보조 패턴은 상기 제 3내부 전극 패턴을 중심으로 상기 제 2내부 전극 패턴과 반대되게 배치되고, 상기 제 2내부 전극 보조 패턴은 상기 제 3내부 전극 패턴을 중심으로 상기 제 1내부 전극 패턴과 반대되게 배치되며, 상기 제 1 및 제 2내부 전극 보조 패턴은 상기 제 2전자 소자 패턴을 중심으로 상호 반대되게 배치된 것을 특징으로 하는 적층형 칩 소자.
9. 청구항 1 내지 청구항 8중의 어느 한 항에 있어서,

   상기 적층형 칩 소자가 다수개로 이루어져 단일 칩내에 병렬로 어레이된 것을 특징으로 하는 적층형 칩 소자.

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