KR101197393B1

KR101197393B1 - 적층형 칩 소자

Info

Publication number: KR101197393B1
Application number: KR20090106108A
Authority: KR
Inventors: 임병국; 황윤호; 류재수; 주현태; 이재욱
Original assignee: 주식회사 아모텍
Priority date: 2009-11-04
Filing date: 2009-11-04
Publication date: 2012-11-05
Also published as: KR20110049200A

Abstract

방향성을 없앤 적층형 칩 소자를 제시한다. 제시된 적층형 칩 소자는 소체의 내부에 형성되고, 스루 홀을 갖는 제 1도전 패턴부; 소체의 내부에서 제 1도전 패턴부와는 이격되어 제 1도전 패턴부의 상부에 형성된 제 2도전 패턴부; 및 소체의 내부에서 제 1도전 패턴부와는 이격되어 제 1도전 패턴부의 하부에 형성되되, 제 1도전 패턴부의 스루 홀을 통해 제 2도전 패턴부와 연결된 제 3도전 패턴부를 포함한다. 중앙에 캐패시터 또는 바리스터를 두고 상하에 인덕터를 배치하는 구조이어서 상하, 좌우로의 방향성이 없을 뿐만 아니라 기존의 구성 대비 소자간 간섭이 줄어들게 된다. LC필터 또는 LV필터의 구조이어서 종래의 RC필터에 비해 방사특성이 우수한 효과를 갖게 된다. 방향성이 없으므로 방향인식 마크를 삽입하는 공정이 필요없어 작업 효율이 향상된다. 방향성이 없으므로 선별이나 테이핑시 방향 인식을 위한 카메라 등의 기기가 필요없게 되어 추가 비용이 발생되지 않게 된다. 방향성이 없으므로 표면실장 작업시 오삽이 발생되지 않게 된다.

Description

적층형 칩 소자{Laminated chip device}

본 발명은 적층형 칩 소자에 관한 것으로, 보다 상세하게는 방향성이 없는 적층형 칩 소자에 관한 것이다.

일반적으로, 저항(R)은 회로내에서 전류 흐름의 제어나 전압을 강하시키는 역할을 수행한다. 특히, 저항은 교류회로에 있어서 임피던스 정합 등의 역할을 수행한다. 저항은 다른 수동소자인 캐패시터(C) 또는 인덕터(L)와 결합하여 각종 필터를 구현하고 고주파 노이즈 제거 뿐만 아니라 주파수 선택의 기능을 수행하고 있다.

그리고, 캐패시터(C)는 기본적으로 직류를 차단하고 교류 신호를 통과시키는 역할을 하며, 시정수 회로, 시간 지연 회로, RC 및 LC 필터 회로를 구성하기도 한다. 캐패시터 자체로 노이즈를 제거하는 역할을 하기도 한다.

또한, 바리스터(varistor)는 인가전압에 따라 저항이 변하기 때문에 과전압(서지 전압) 및 정전기로부터 중요 전자 부품과 회로를 보호하는 보호용 소자로 널리 사용되고 있다. 즉, 평소에는 회로내에 배치된 바리스터에는 전류가 흐르지 않는다. 그러나, 특정한 전압 이상의 과전압 등에 의하여 바리스터의 양단에 과전압 이 걸리면 바리스터의 저항이 급격히 감소하여 거의 모든 전류가 바리스터에 흐르게 되고, 다른 소자에는 전류가 흐르지 않게 되어 상기 바리스터가 배치된 회로는 과전압으로부터 보호된다.

바리스터는 과전압이 걸리지 않은 정상상태에서 캐패시터로 작용한다. 캐패시터는 캐패시턴스 값만을 갖는 것이 아니라 기생 인덕턴스 값을 갖고 있다. 인덕터는 도선에 전류가 흐를 때 그 전류의 변화를 막으려는 성질을 가지는 소자이다. 인덕터는 인덕턴스 값 외에도 기생 캐패시턴스 값을 갖는다. 이로 인하여 특정 고주파에서 소자의 기능이 바뀌게 되는데, 이러한 특정 주파수를 자기 공진 주파수라고 한다.

단일 칩 내에 저항 성분과 바리스터 성분을 함께 결합하여 형성시킨 저항-바리스터 복합 칩은 과전압 및 정전기로부터의 보호와 동시에 고주파 선로에서 발생할 수 있는 노이즈를 제거한다. 상기와 같은 바리스터 소자와 저항 소자를 결합시킴으로써 과전압으로부터 중요한 전자부품이나 소형 모터 및 회로를 효율적으로 보호할 수 있을 뿐만 아니라 안정된 전원 전압의 확보 및 노이즈 성분의 제거를 통해 전자부품이나 회로의 안정된 동작을 보장할 수 있다.

따라서, 인덕터- 바리스터의 결합은 고주파 노이즈 제거 특성이 양호한 인덕터-커패시터로 이루어지는 파이(π)형 필터를 구현하게 된다.

이러한 저항-바리스터 결합 소자 또는 인덕터-바리스터의 결합 소자는 회로내의 이상 과전압이 유입되면 즉시 바리스터의 기능이 발현되어 과전압으로부터 전자 부품 또는 회로를 보호하고 노이즈 성분을 제거하게 된다.

특히, 최근에는 전자기기의 소형화에 대응하여 고집적 회로 칩 소자 등에 대한 요구도 늘어가고 있다. 그에 따라, RC필터, LV필터 또는 LC필터 등이 사용되고 있다.

종래의 RC필터와 LV필터를 비교하여 보면, LV필터가 RC필터에 비해 방사특성이 우수한 편이다. 그로 인해 보다 우수한 감쇄특성을 요구하는 곳에는 LV필터가 주로 채용된다.

그런데, 종래의 RC필터 및 LV필터는 모두 방향성을 가진다. RC필터는 상하 방향성을 가지고, LV필터 또는 LC필터는 상하, 좌우의 방향성을 가진다.

이와 같이 방향성을 가지는 소자의 문제점을 살펴보면, 제작시 방향 인식 마크를 삽입하는 추가 공정이 필요하여 작업 효율이 떨어진다. 그리고, 선별 또는 테이핑시 방향 인식을 위해 카메라 등과 같은 기기가 장착되어야 하므로 추가 비용이 발생한다. 또한, 표면실장(SMT) 작업시 실수로 오삽이 될 수 있다.

특히, 방향성을 가지는 소자를 설계 회로에 설치하는 경우 방향성을 고려하지 않고 잘못 설치하게 되면 제기능을 수행할 수 없을 뿐만 아니라 회로 배선이 꼬이게 된다.

본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 방향성을 없앤 적층형 칩 소자를 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시양태에 따른 적층형 칩 소자는, 소체의 내부에 형성되고, 스루 홀을 갖는 제 1도전 패턴부; 소체의 내부에서 제 1도전 패턴부와는 이격되어 제 1도전 패턴부의 상부에 형성된 제 2도전 패턴부; 및 소체의 내부에서 제 1도전 패턴부와는 이격되어 제 1도전 패턴부의 하부에 형성되되, 제 1도전 패턴부의 스루 홀을 통해 제 2도전 패턴부와 연결된 제 3도전 패턴부를 포함한다.

본 발명의 다른 실시양태에 따른 적층형 칩 소자는, 소체의 내부에 형성되고, 스루 홀을 갖는 제 1도전 패턴부; 소체의 내부에서 제 1도전 패턴부와는 이격되어 제 1도전 패턴부의 상부에 형성된 제 2도전 패턴부; 소체의 내부에서 제 1도전 패턴부와는 이격되어 제 1도전 패턴부의 하부에 형성되되, 제 1도전 패턴부의 스루 홀을 통해 제 2도전 패턴부와 연결된 제 3도전 패턴부; 및 스루 홀에 형성되어 제 2도전 패턴부와 제 3도전 패턴부의 사이에 형성된 저항 패턴부를 포함한다.

본 발명의 또 다른 실시양태에 따른 적층형 칩 소자는, 소체의 내부에 형성되고, 제 1스루 홀을 갖는 제 1도전 패턴부; 소체의 내부에서 제 1도전 패턴부와는 이격되어 제 1도전 패턴부의 상부에 형성된 제 2도전 패턴부; 소체의 내부에서 제 1도전 패턴부와는 이격되어 제 1도전 패턴부의 하부에 형성되되, 제 1도전 패턴부의 제 1스루 홀을 통해 제 2도전 패턴부와 연결된 제 3도전 패턴부; 및 소체의 외측면에 형성되되, 일단이 소체의 내부에 형성된 제 2스루 홀을 통해 제 2도전 패턴부 및 제 3도전 패턴부중 하나 이상의 도전 패턴부에 연결된 저항 패턴부를 포함한다.

바람직하게, 제 1도전 패턴부는 캐패시터 또는 바리스터의 패턴 구조를 포함하고, 제 2도전 패턴부는 인덕터의 패턴 구조를 포함하고, 제 3도전 패턴부는 인덕터의 패턴 구조를 포함한다.

바람직하게, 제 1도전 패턴부는, 소체의 제 1측면의 외부 단자에 연결되게 형성된 제 1내부 전극 패턴; 소체의 제 2측면의 외부 단자에 연결되게 형성된 제 2내부 전극 패턴; 소체의 제 3측면의 외부 단자에 연결되게 형성되고, 제 1 및 제 2내부 전극 패턴과 이격되게 형성되어 제 1 및 제 2내부 전극 패턴과 중첩되는 영역을 갖는 공통 접지 패턴: 및 소체의 외부 단자와의 접촉없이 소체의 내부에서 스루 홀과 연결되고, 공통 접지 패턴과 이격되게 형성되어 공통 접지 패턴과 중첩되는 영역을 갖는 제 3내부 전극 패턴을 포함한다.

제 1내부 전극 패턴과 제 2내부 전극 패턴은 동일한 시트에 형성되고, 제 3내부 전극 패턴은 제 1내부 전극 패턴과 제 2내부 전극 패턴이 형성된 시트와는 상이한 시트에 형성된다. 다르게는, 제 1내부 전극 패턴과 제 2내부 전극 패턴 및 제 3내부 전극 패턴은 각기 상이한 시트에 형성된다. 또 다르게는, 제 1내부 전극 패턴과 제 2내부 전극 패턴 및 제 3내부 전극 패턴은 동일한 시트에 상호 이격되게 형성된다.

제 1도전 패턴부는, 소체의 제 1측면의 외부 단자에 연결되게 형성된 제 1내부 전극 패턴; 소체의 제 2측면의 외부 단자에 연결되게 형성된 제 2내부 전극 패턴; 소체의 제 3측면의 외부 단자에 연결되게 형성되고, 제 1 및 제 2내부 전극 패턴과 이격되게 형성되어 제 1 및 제 2내부 전극 패턴과 중첩되는 영역을 갖는 공통 접지 패턴: 및 소체의 외부 단자와의 접촉없이 소체의 내부에서 제 1스루 홀과 연결되고, 공통 접지 패턴과 이격되게 형성되어 공통 접지 패턴과 중첩되는 영역을 갖는 제 3내부 전극 패턴을 포함한다.

저항 패턴부는 스루 홀내에 저항 페이스트로 충진된다.

제 2도전 패턴부는, 소체의 외부 단자와의 접촉없이 소체의 내부에 형성되되, 일측 끝부가 제 2스루 홀에 접촉되고 타측 끝부가 저항 패턴부에 접촉된다.

제 3도전 패턴부는, 소체의 외부 단자와의 접촉없이 소체의 내부에 형성되되, 일측 끝부가 제 2스루 홀에 접촉되고 타측 끝부가 저항 패턴부에 접촉된다.

저항 패턴부는 타단이 소체의 제 1측면의 외부 단자 및 제 2측면의 외부 단자중 어느 한 외부 단자에 연결된다.

이러한 구성의 본 발명에 따르면, 중앙에 캐패시터 또는 바리스터를 두고 상하에 인덕터를 배치하는 구조이어서 상하, 좌우로의 방향성이 없을 뿐만 아니라 기존의 구성 대비 소자간 간섭이 줄어들게 된다.

한편, LC필터 또는 LV필터의 구조이어서 종래의 RC필터에 비해 방사특성이 우수한 효과를 갖게 된다.

방향성이 없으므로 방향인식 마크를 삽입하는 공정이 필요없어 작업 효율이 향상된다.

방향성이 없으므로 선별이나 테이핑시 방향 인식을 위한 카메라 등의 기기가 필요없게 되어 추가 비용이 발생되지 않게 된다.

방향성이 없으므로 표면실장 작업시 오삽이 발생되지 않게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 적층형 칩 소자에 대하여 설명하면 다음과 같다. 본 발명의 상세한 설명에 앞서, 이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니된다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 1은 본 발명의 실시예에 따른 적층형 칩 소자의 내부 구성을 설명하기 위한 도면이고, 도 2는 본 발명의 실시예에 따른 적층형 칩 소자의 외관 사시도이다.

본 발명의 실시예에 따른 적층형 칩 소자는, 소체(1)의 내부의 중앙부에 형성되고 내부 중앙을 수직으로 관통하는 스루 홀을 갖는 제 1도전 패턴부(C); 소체(1)의 내부에서 제 1도전 패턴부(C)와는 이격되어 제 1도전 패턴부(C)의 상부에 형성된 제 2도전 패턴부(L1); 및 소체(1)의 내부에서 제 1도전 패턴부(C)와는 이격되어 제 1도전 패턴부(C)의 하부에 형성되되, 제 1도전 패턴부(C)의 스루 홀을 통해 제 2도전 패턴부(L1)와 연결된 제 3도전 패턴부(L2)를 포함한다.
이때, 제 1도전 패턴부(C)는 스루 홀을 통해 연결되는 내부 전극 패턴(즉, 제 1내부 전극 패턴(81, 82, 83, 84; 121, 122, 123, 124), 제 2내부 전극 패턴(85, 86, 87, 88; 125, 126, 127, 128), 제 3내부 전극 패턴(102, 104, 106, 108)) 및 공통 접지 패턴(72, 92, 112, 132) 중에 적어도 하나가 형성된 복수의 시트(70, 80, 90, 100, 110, 120, 130)가 적층되어 형성된다. 제 2도전 패턴부(L1)는 비아 홀을 통해 연결되는 연결 패턴(12, 14, 16, 18) 및 내부 전극 패턴(22~28, 32~38, 42~48, 52~58, 62~68) 중에 적어도 하나가 형성된 복수의 시트(10, 20, 30, 40, 50, 60)가 적층되어 제 1도전 패턴부(C)의 상부에 형성되되, 제 1도전 패턴부(C)의 상부에 형성되는 더미층(210; DM1)의 상부에 적층되어 제 1도전 패턴부(C)와 이격된다. 제 3도전 패턴부(L2)는 비아 홀을 통해 연결되는 연결 패턴(192, 194, 196, 198) 및 내부 전극 패턴(142~148, 152~158, 162~168, 172~178, 182~188) 중에 적어도 하나가 형성된 복수의 시트(140, 150, 160, 170, 180, 190)가 적층되어 제 1도전 패턴부(C)의 하부에 형성되되, 제 1도전 패턴부(C)의 하부에 형성되는 더미층(310; DM2)의 하부에 적층되어 제 1도전 패턴부(C)와 이격되고, 제 1도전 패턴부(C)의 스루 홀을 통해 제 2도전 패턴부(L1)와 연결된다.
제 1도전 패턴부(C)는 캐패시터 또는 바리스터의 패턴 구조를 포함하고, 제 2도전 패턴부(L1) 및 제 3도전 패턴부(L2)는 각각 인덕터의 패턴 구조를 포함한다. 그에 따라, 본 발명의 실시예에 따른 적층형 칩 소자는 LV필터 또는 LC필터로 구성된다.

삭제

제 1도전 패턴부(C)는, 소체(1)의 제 1측면의 외부 단자(401, 402, 403, 404)에 연결되게 형성된 제 1내부 전극 패턴(81, 82, 83, 84; 121, 122, 123, 124); 소체(1)의 제 2측면의 외부 단자(405, 406, 407, 408)에 연결되게 형성된 제 2내부 전극 패턴(85, 86, 87, 88; 125, 126, 127, 128); 소체(1)의 제 3측면의 외부 단자(409 및 410중의 적어도 하나)에 연결되게 형성되고, 제 1 및 제 2내부 전극 패턴((81, 82, 83, 84; 121, 122, 123, 124), (85, 86, 87, 88; 125, 126, 127, 128))과 이격되게 형성되어 제 1 및 제 2내부 전극 패턴((81, 82, 83, 84; 121, 122, 123, 124), (85, 86, 87, 88; 125, 126, 127, 128))과 중첩되는 영역을 갖는 공통 접지 패턴(72, 92, 112, 132): 및 소체(1)의 외부 단자(401 ~ 410)와는 접촉없이 소체(1)의 내부에서 스루 홀과 연결되고, 공통 접지 패턴(92, 112)과 이격되게 형성되어 공통 접지 패턴(92, 112)과 중첩되는 영역을 갖는 제 3내부 전극 패턴(102, 104, 106, 108)을 포함한다.
공통 접지 패턴(72)은 시트(70)의 상면의 중앙부에서 길이 방향으로 형성되되 양측 끝단(또는 어느 일측 끝단)이 노출된다. 상호 이격된 스루 홀(72a, 72b, 72c, 72d)이 해당 시트(70)의 상면에서 길이 방향의 중앙부에 형성된다. 시트(90, 110, 130)의 패턴 형태는 상술한 시트(70)의 패턴 형태와 동일하므로, 별도의 설명이 없어도 상술한 시트(70)의 패턴 형태 설명에 의해 충분히 이해가능하리라 본다.

삭제

제 1내부 전극 패턴(81, 82, 83, 84)은 시트(80)의 상면에서 길이 방향의 일측부에 상호 이격되게 형성되고, 제 2내부 전극 패턴(85, 86, 87, 88)은 시트(80) 의 상면에서 길이 방향의 타측부에 상호 이격되게 형성된다. 상호 이격된 스루 홀(80a, 80b, 80c, 80d)이 해당 시트(80)의 상면에서 길이 방향의 중앙부에 형성된다. 즉, 시트(80)에서의 패턴 형태는 하나의 스루 홀을 중심으로 하나의 제 1내부 전극 패턴과 하나의 제 2내부 전극 패턴이 일대일로 대향되게 형성되는 형국이고, 각각의 제 1내부 전극 패턴과 제 2내부 전극 패턴의 일단은 해당하는 외부 단자와의 접촉을 위해 노출된다.

시트(120)의 패턴 형태는 상술한 시트(80)의 패턴 형태와 동일하므로, 별도의 설명이 없어도 상술한 시트(80)의 패턴 형태 설명에 의해 충분히 이해가능하리라 본다.

제 3내부 전극 패턴(102, 104, 106, 108)은 시트(100)의 상면의 중앙부에 상호 이격되게 형성된다. 제 3내부 전극 패턴(102, 104, 106, 108)의 각각에는 해당하는 스루 홀(102a, 104a, 106a, 108a)이 형성된다.

상술한 제 1도전 패턴부(C)에 사용되는 복수의 시트에 형성된 전극 패턴들중에서 제 3내부 전극 패턴(102, 104, 106, 108)만이 스루 홀(102a, 104a, 106a, 108a)과 접촉한다.
제 2도전 패턴부(L1)는, 시트(10)에 상호 이격되게 형성되되 소체(1)의 제 1측면의 외부 단자(401, 402, 403, 404)에 연결되게 형성되고 일측부에 비아 홀(12a, 14a, 16a, 18a)이 형성된 연결 패턴(12, 14, 16, 18); 시트(20)에 상호 이격되게 형성되되 일측부에 비아 홀(22a, 24a, 26a, 28a)이 형성된 내부 전극 패턴(22, 24, 26, 28); 시트(30)에 상호 이격되게 형성되되 일측부에 비아 홀(32a, 34a, 36a, 38a)이 형성된 내부 전극 패턴(32, 34, 36, 38); 시트(40)에 상호 이격되게 형성되되 일측부에 비아 홀(42a, 44a, 46a, 48a)이 형성된 내부 전극 패턴(42, 44, 46, 48); 시트(50)에 상호 이격되게 형성되되 일측부에 비아 홀(52a, 54a, 56a, 58a)이 형성된 내부 전극 패턴(52, 54, 56, 58); 및 시트(60)에 상호 이격되게 형성되되 일측부에 비아 홀(62a, 64a, 66a, 68a)이 형성된 내부 전극 패턴(62, 64, 66, 68)을 포함한다. 즉, 제 2도전 패턴부(L1)는, 내부 전극 패턴(22~28, 32~38, 42~68, 52~58, 62~68)이 형성된 복수의 시트(20, 30, 40, 50, 60)가 더미층(210; DM1)의 상부에 적층된다. 기적층된 시트들(20, 30, 40, 50, 60) 중에서 가장 상부에 위치하는 시트(20)의 상부에는 복수의 연결 패턴(12, 14, 16, 18)이 상호 이격되게 형성된 시트(10)가 적층된다. 이때, 각 시트(10, 20, 30, 40, 50, 60)에 형성된 비아 홀들을 통해 내부 전극 패턴(22~28, 32~38, 42~68, 52~58, 62~68) 및 연결 패턴(12, 14, 16, 18)이 수직 방향으로 권선된 형태로 연결되어 인덕터의 패턴 구조를 형성한다. 제 2도전 패턴부(L1)의 내부 전극 패턴은 단위 소자별로 비아 홀을 통해 수직 방향으로 권선되는 형태를 취한다.
제 3도전 패턴부(L2)는, 시트(190)에 상호 이격되게 형성되되 소체(1)의 제 2측면의 외부 단자(405, 406, 407, 408)에 연결되게 형성된 연결 패턴(192, 194, 196, 198); 시트(180)에 상호 이격되게 형성되되 일측부에 비아 홀(182a, 184a, 186a, 188a)이 형성된 내부 전극 패턴(182, 184, 186, 188); 시트(170)에 상호 이격되게 형성되되 일측부에 비아 홀(172a, 174a, 176a, 178a)이 형성된 내부 전극 패턴(172, 174, 176, 178); 시트(160)에 상호 이격되게 형성되되 일측부에 비아 홀(162a, 164a, 166a, 168a)이 형성된 내부 전극 패턴(162, 164, 166, 168); 시트(150)에 상호 이격되게 형성되되 일측부에 비아 홀(152a, 154a, 156a, 158a)이 형성된 내부 전극 패턴(152, 154, 156, 158); 및 시트(140)에 상호 이격되게 형성되되 일측부에 비아 홀(142a, 144a, 146a, 148a)이 형성된 내부 전극 패턴(142, 144, 146, 148)을 포함한다. 즉, 제 3도전 패턴부(L1)는, 내부 전극 패턴(142~148, 152~158, 162~158, 172~178, 182~188)이 형성된 복수의 시트(140, 150, 160, 170, 180)가 더미층(310; DM2)의 하부에 더미층(310; DM2)의 하부 방향으로 적층된다. 기적층된 시트들(140, 150, 160, 170, 180) 중에서 가장 하부에 위치하는 시트(180)의 하부에는 복수의 연결 패턴(162, 164, 166, 168)이 상호 이격되게 형성된 시트(190)가 적층된다. 이때, 각 시트(140, 150, 160, 170, 180, 190)에 형성된 비아 홀들을 통해 내부 전극 패턴(142~148, 152~158, 162~158, 172~178, 182~188) 및 연결 패턴(162, 164, 166, 168)이 수직 방향으로 권선된 형태로 연결되어 인덕터의 패턴 구조를 형성한다. 제 3도전 패턴부(L2)의 내부 전극 패턴은 단위 소자별로 비아 홀을 통해 수직 방향으로 권선되는 형태를 취한다.

삭제

상술한 제 1도전 패턴부(C)의 적층수는 단위 소자별로 필요로 하는 캐패시턴스에 따라 조정가능하고, 제 2도전 패턴부(L1) 및 제 3도전 패턴부(L2)의 적층수는 단위 소자별로 필요로 하는 인덕턴스에 따라 조정가능하다.

도 1 및 도 2의 경우에는 4개의 단위 소자로 구획된다.

도 1에서, 미설명 부호 DM1 및 DM2는 더미층이다. 더미층(DM1)은 복수의 시트(210)가 적층되어 형성되고, 더미층(DM2)는 복수의 시트(310)가 적층되어 형성된다. 더미층(DM1, DM2)의 시트에는 상호 이격된 스루 홀이 형성된다. 각각의 더미층(DM1, DM2)을 구성하는 시트의 수를 복수개로 표현하였으나, 더미 역할을 충분히 해 낼 수 있을 정도의 두께를 지닌 하나의 시트로 구성시켜도 무방하다.

도 1에서, 미설명 부호 200은 커버 시트이다.

상술한 본 발명의 실시예에 따른 적층형 칩 소자를 수직으로 절단하여 보면, 각각의 단위 소자별로 도 3과 같은 단면을 지니게 된다. 도 3은 개략적으로 도시한 것으로서도 1에서와 같은 복잡한 참조부호 대신에 특징적인 부분을 중심으로 간단하게 표시하였다.

도 3에서, 참조부호 C는 도 1의 제 1도전 패턴부에 해당하고, 참조부호 L1은 도 1의 제 2도전 패턴부에 해당하고, 참조부호 L2는 도 1의 제 3도전 패턴부에 해당한다.

도 3에서, 참조부호 C1은 제 1도전 패턴부내의 제 1내부 전극 패턴에 해당하고, 참조부호 C2는 제 1도전 패턴부내의 제 2내부 전극 패턴에 해당하고, 참조부호 C3은 제 1도전 패턴부내의 제 3내부 전극 패턴에 해당한다.

도 3에서, 참조부호 500은 스루 홀이다. 도 3의 스루 홀(500)은 도 1의 칩 소자의 단위 소자별 스루 홀의 집합체이다. 다시 말해서, 더미층(DM1, DM2)의 시트 및 시트(70, 80, 90, 100, 110, 120, 130)를 도 1에서와 같이 차례로 적층시켰을 경우 예를 들어 수직으로 관통되게 형성되는 스루 홀(72a, 80a, 92a, 102a, 112a, 120a, 132a) 및 그 스루 홀의 상부 및 하부에 수직으로 접촉된 더미층의 스루 홀이 도 3의 스루 홀(500)로 된다.

도 4는 도 3의 등가회로도로서, 본 발명의 실시예에 따른 적층형 칩 소자는 중앙에 3개의 캐패시터(또는 바리스터)를 형성하여 5단의 파이(π)형 LC필터 또는 LV필터가 된다.

이와 같이 5단 구성으로의 구현에 대해 기존의 여타 제품과 비교하여 보면 다음과 같다. A사의 기존 칩 소자는 상부에 인덕터를 배치하고 하부에 3층의 캐패시터를 배치하고 인덕터와 캐패시터가 개별적으로 입출력 단자에 연결된 구조가 될 수 있다. 그런데, 이 경우에는 구조상 인덕터 사이에 캐패시터의 배치가 불가능하 여 실질적인 5단 필터의 구현이 불가능하다.

B사의 기존 칩 소자는 인덕터와 캐패시터가 교번되게(엇갈리게) 적층되고 인덕터와 캐패시터가 개별적으로 입출력 단자에 연결된 구조(총 5층)가 될 수 있다. 이 경우에는 상하에 연접되게 적층된 캐패시터층과 인덕터층간의 간섭이 발생하여 크로스토크(cross talk)의 문제가 발생된다. 그로 인해, 캐패시터층과 인덕터층 사이마다 더미층을 개재시켜야 되므로 칩 소자의 두께가 커지는 문제가 발생된다.

그러나, 본 발명의 실시예에 따른 적층형 칩 소자는 중앙에 3개의 캐패시터(또는 바리스터)를 두고 상하에 인덕터를 배치함으로써 상하, 좌우로의 방향성이 없는 5단의 파이(π)형 LC필터 또는 LV필터가 되었을 뿐만 아니라 소자간 간섭이 발생되는 부분이 최소화되었다. 즉, B사의 기존 칩 소자는 인덕터와 캐패시터가 교번되게 적층됨에 따라 소자간 간섭이 4군데에서 발생되는데 반해, 본 발명의 실시예에 따른 적층형 칩 소자는 2군데에서 소자간 간섭이 발생될 수 있다. 이와 같은 비교에 의하면, 본 발명의 실시예에 따른 적층형 칩 소자는 기존에 비해 로우 프로파일(low profile)이 되고 제조공정상 공정수가 적게 될 뿐만 아니라 설계자유도가 향상된다.

한편, 본 발명의 실시예에 따른 적층형 칩 소자는 기존 양산의 LV필터에 비해 단수가 늘어나서 대략 3배 정도 우수한 감쇄특성을 보인다. 물론, 본 발명의 실시예에 따른 적층형 칩 소자는 LC필터 또는 LV필터의 구조이어서 종래의 RC필터에 비해 방사특성이 우수한 효과를 갖게 된다. 상하, 좌우로의 방향성이 없는 이유로 인해 방향인식 마크를 삽입하는 공정이 필요없어 작업 효율이 향상된다. 상하, 좌우로의 방향성이 없으므로 선별이나 테이핑시 방향 인식을 위한 카메라 등의 기기가 필요없게 되어 추가 비용이 발생되지 않게 될 뿐만 아니라 표면실장 작업시 오삽이 발생되지 않게 된다.

도 5는 본 발명의 실시예에 따른 적층형 칩 소자의 제 1변형예이다.

제 1변형예를 본 발명의 실시예와 비교하여 보면 제 1도전 패턴부(C)내의 내부 전극 패턴의 배치에서 차이난다. 즉, 본 발명의 실시예에서는 제 1내부 전극 패턴 및 제 2내부 전극 패턴을 동일한 시트에 형성시켰으나, 제 1변형예에서는 각기 다른 시트에 형성시켰다. 즉, 제 1변형예에서는 제 1내부 전극 패턴과 제 2내부 전극 패턴 및 제 3내부 전극 패턴은 각기 다른 시트에 형성시킨다. 한편, 공통 접지 패턴의 배치에서도 약간의 차이가 있다.그에 따라, 제 1변형예에서의 전체 시트수가 본 발명의 실시예의 전체 시트수에 비해 보다 많을 수 있다.

이러한 제 1변형예는 내부 전극 패턴의 배치에서 본 발명의 실시예와 차이날 뿐, 작용 및 효과면에서는 동일하다.

도 6 본 발명의 실시예에 따른 적층형 칩 소자의 제 2변형예이다.

제 2변형예를 본 발명의 실시예와 비교하여 보면 제 1도전 패턴부(C)내의 내부 전극 패턴의 배치에서 차이난다. 즉, 본 발명의 실시예에서는 제 1내부 전극 패턴과 제 2내부 전극 패턴을 동일한 시트에 형성시키고 제 3내부 전극 패턴을 제 1내부 전극 패턴과 제 2내부 전극 패턴이 형성된 시트와는 다른 시트에 형성시켰으나, 제 2변형예에서는 제 1 내지 제 3내부 전극 패턴을 동일한 시트에 상호 이격되게 형성시켰다. 즉, 하나의 시트에 제 1내부 전극 패턴과 제 2내부 전극 패턴 및 제 3내부 전극 패턴을 상호 이격시켜 형성한다.

그리고, 제 2변형예에서는 제 1도전 패턴부(C)를 대략 800 정도의 유전상수(K)를 갖는 시트로 구성시킨다.

그에 따라, 제 2변형예에서의 전체 시트수가 본 발명의 실시예의 전체 시트수에 비해 보다 적게 된다.

이러한 제 2변형예는 내부 전극 패턴의 배치에서 본 발명의 실시예와 차이날 뿐, 작용 및 효과면에서는 거의 동일하다. 제 2변형예는 높은 캐패시턴스에 의해 캐패시터간의 커플링에 의한 감쇄 대역 노치(notch)를 쉽게 형성한다.

도 7은 본 발명의 실시예에 따른 적층형 칩 소자의 제 3변형예이다.

제 3변형예는 본 발명의 실시예에 비해 저항 패턴부(600)를 더 갖추었음이 차이난다. 저항 패턴부(600)는 스루 홀(500)내에 저항 페이스트로 충진된 것을 의미한다. 제 3변형예에서 저항 패턴부(600)를 제외한 나머지 구성은 본 발명의 실시예와 동일하다.

제 3변형예에 의해서는 상하, 좌우로의 방향성이 없는 RLV필터 또는 RLC필터의 구현이 가능함을 보여준다.

도 8은 본 발명의 실시예에 따른 적층형 칩 소자의 제 4변형예이다.

제 4변형예는 제 3변형예와는 다른 구조의 RLV필터 또는 RLC필터를 보여준 다.

상술한 본 발명의 실시예 및 제 1 내지 제 3변형예에서는 스루 홀이 하나였으나, 제 4변형예에서는 제 1스루 홀(500) 및 제 2스루 홀(510, 520)을 포함한다. 즉, 제 4변형예의 제 1스루 홀(500)이 본 발명의 실시예 및 제 1 내지 제 3변형예의 스루 홀에 해당된다. 제 2스루 홀(510, 520)은 제 1스루 홀(500)의 수직 연장선상에 위치하게 된다. 제 2스루 홀(510)의 일측이 소체(1)의 상면 중앙부로 노출되고 제 2스루 홀(510)의 타측은 제 2도전 패턴부(L1)와 접촉된다. 제 2스루 홀(520)의 일측이 소체(1)의 저면 중앙부로 노출되고 제 2스루 홀(520)의 타측은 제 3도전 패턴부(L2)와 접촉된다.
그에 따라, 제 2도전 패턴부(L1)는 소체(1)의 외부 단자와의 접촉없이 소체(1)의 내부에 형성되되, 제 2도전 패턴부(L1)에 포함되는 복수의 시트 중에서 최상부에 위치한 시트가 제 2스루 홀(510)의 일단부와 접촉되고, 제 2도전 패턴부(L1)에 포함되는 복수의 시트 중에서 최하부에 위치한 시트가 더미층(DM1)의 스루 홀에 형성된 저항 패턴부(500)에 접촉된다. 제 3도전 패턴부(L2)는 소체(1)의 외부 단자와의 접촉없이 소체(1)의 내부에 형성되되, 제 3도전 패턴부(L2)에 포함되는 복수의 시트 중에서 최하부에 위치한 시트가 제 2스루 홀(520)과 접촉되고, 제 3도전 패턴부(L2)에 포함되는 복수의 시트 중에서 최상부에 위치한 시트가 더미층(DM2)의 스루 홀에 형성된 저항 패턴부(500)에 접촉된다.

그리고, 제 4변형예에서 저항 패턴(600)이 소체(1)의 상면에 형성되는데, 저항 패턴(600)의 일단은 제 1측면의 외부 단자와 접촉하고 저항 패턴(600)의 타단은 제 2스루 홀(510)을 덮는다. 한편, 제 4변형예의 제 2스루 홀(520)은 Ag 페이스트로 패터닝된 패턴(530)에 의해 덮여진다. 물론, 상황에 따라서는 패턴(530)을 저항 페이스트를 이용하여 패터닝시킨 저항 패턴으로 하여도 무방하다. 즉, 저항 패턴(600)의 설치 위치가 소체(1)의 상면이어도 되고 저면이어도 된다. 한편으로는, 저항 패턴(600)이 소체(1)의 상면 및 저면에 모두 설치되어도 무방하다.

제 4변형예에서는 저항 패턴(600) 및 패턴(530)이 소체(1)의 외표면에 형성되어 있으므로, 저항 패턴(600) 및 패턴(530)을 보호하기 위한 커버층(700)이 별도로 갖추어진다.

상술한 제 4변형예는 저항 패턴(600)이 소체(1)의 외표면에 형성되었다는 점이 소체(1)의 내부에 저항 패턴이 형성된 다른 변형예들 및 실시예와 차이나지만, 제 3변형예에서와 같이 상하, 좌우로의 방향성이 없는 RLV필터 또는 RLC필터의 구현이 가능함을 보여준다.

도 9는 도 1에 도시된 적층형 칩 소자의 내부 전극 패턴의 형상을 다르게 구현한 예를 나타낸 도면이다.

동종업계에 종사하는 자라면 상술한 도 1 내지 도 4에 대한 설명 및 변형예들에 대한 설명에 의해 본 발명의 실시예에 따른 적층형 칩 소자의 구성을 충분히 쉽게 이해할 수 있으므로, 도 9에 대한 별도의 설명이 없더라도 상술한 도 1 내지 도 4에 대한 설명 및 변형예들에 대한 설명에 의해 도 9의 구성을 쉽게 이해할 수 있으리라 본다.

도 9에서는 제 1도전 패턴부(C)와 제 2도전 패턴부(L1) 및 제 3도전 패턴부(L2)만을 도시하였고 더미층은 도시하지 않았다.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

도 1은 본 발명의 실시예에 따른 적층형 칩 소자의 내부 구성을 설명하기 위한 도면이다.

도 2는 본 발명의 실시예에 따른 적층형 칩 소자의 외관 사시도이다.

도 3은 본 발명의 실시예에 따른 적층형 칩 소자의 복수의 단위 소자중 어느 한 단위 소자의 단면도이다.

도 4는 도 3의 등가회로도이다.

도 6은 본 발명의 실시예에 따른 적층형 칩 소자의 제 2변형예이다.

< 도면의 주요부분에 대한 부호의 설명 >

C : 제 1도전 패턴부 L1 : 제 2도전 패턴부

L2 : 제 3도전 패턴부

Claims

소체의 내부에 형성되고, 스루 홀을 통해 연결되는 내부 전극 패턴 및 공통 접지 패턴 중에 적어도 하나가 형성된 복수의 시트가 적층되어 형성되는 제 1도전 패턴부;

비아 홀을 통해 연결되는 연결 패턴 및 내부 전극 패턴 중에 적어도 하나가 형성된 복수의 시트가 적층되어 상기 제 1도전 패턴부의 상부에 형성되되, 상기 제 1도전 패턴부의 상부에 형성되는 더미층(DM1)의 상부에 적층되어 상기 제 1도전 패턴부와 이격되는 제 2도전 패턴부; 및

비아 홀을 통해 연결되는 연결 패턴 및 내부 전극 패턴 중에 적어도 하나가 형성된 복수의 시트가 적층되어 상기 제 1도전 패턴부의 하부에 형성되되, 상기 제 1도전 패턴부의 하부에 형성되는 더미층(DM2)의 하부에 적층되어 상기 제 1도전 패턴부와 이격되고, 상기 제 1도전 패턴부의 스루 홀을 통해 상기 제 2도전 패턴부와 연결되는 제 3도전 패턴부를 포함하는 것을 특징으로 하는 적층형 칩 소자.
소체의 내부에 형성되고, 스루 홀을 통해 연결되는 내부 전극 패턴 및 공통 접지 패턴 중에 적어도 하나가 형성된 복수의 시트가 적층되어 형성되는 제 1도전 패턴부;

비아 홀을 통해 연결되는 연결 패턴 및 내부 전극 패턴 중에 적어도 하나가 형성된 복수의 시트가 적층되어 상기 제 1도전 패턴부의 상부에 형성되되, 상기 제 1도전 패턴부의 상부에 형성되는 더미층(DM1)의 상부에 적층되어 상기 제 1도전 패턴부와 이격되는 제 2도전 패턴부;

비아 홀을 통해 연결되는 연결 패턴 및 내부 전극 패턴 중에 적어도 하나가 형성된 복수의 시트가 적층되어 상기 제 1도전 패턴부의 하부에 형성되되, 상기 제 1도전 패턴부의 하부에 형성되는 더미층(DM2)의 하부에 적층되어 상기 제 1도전 패턴부와 이격되고, 상기 제 1도전 패턴부의 스루 홀을 통해 상기 제 2도전 패턴부와 연결되는 제 3도전 패턴부; 및

상기 제 2도전 패턴부와 상기 제 3도전 패턴부를 연결하는 상기 제 1도전 패턴부의 스루 홀에 형성되는 저항 패턴부를 포함하는 것을 특징으로 하는 적층형 칩 소자.
제 1스루 홀을 통해 연결되는 내부 전극 패턴 및 공통 접지 패턴 중에 적어도 하나가 형성된 복수의 시트가 적층되어 형성되는 제 1도전 패턴부;

비아 홀을 통해 연결되는 연결 패턴 및 내부 전극 패턴 중에 적어도 하나가 형성된 복수의 시트가 적층되어 상기 제 1도전 패턴부의 상부에 형성되되, 상기 제 1도전 패턴부의 상부에 형성되는 더미층(DM1)의 상부에 적층되어 상기 제 1도전 패턴부와 이격되는 제 2도전 패턴부; 및

비아 홀을 통해 연결되는 연결 패턴 및 내부 전극 패턴 중에 적어도 하나가 형성된 복수의 시트가 적층되어 상기 제 1도전 패턴부의 하부에 형성되되, 상기 제 1도전 패턴부의 하부에 형성되는 더미층(DM2)의 하부에 적층되어 상기 제 1도전 패턴부와 이격되고, 상기 제 1도전 패턴부의 스루 홀을 통해 상기 제 2도전 패턴부와 연결되는 제 3도전 패턴부를 포함하되,

내부에 상기 제 1도전 패턴부와 제 2도전 패턴부 및 제 1도전 패턴부가 형성된 소체의 상부면에 형성되어 제 2스루 홀(510)을 통해 상기 제 2도전 패턴부와 연결되는 저항 패턴부; 및

상기 소체의 하부면에 형성되어 제 2스루 홀(520)을 통해 상기 제 3도전 패턴부와 연결되는 저항 패턴부 중에 적어도 하나를 더 포함하는 것을 특징으로 하는 적층형 칩 소자.
삭제
청구항 1 내지 청구항 3중의 어느 한 항에 있어서,

상기 제 2도전 패턴부는,

비아 홀이 형성된 복수의 내부 전극 패턴이 상호 이격되게 형성된 적어도 하나의 시트가 상기 더미층(DM1)의 상부에 적층되고, 제 1측면의 외부 단자에 연결되고 비아 홀이 형성된 복수의 연결 패턴이 상호 이격되게 형성된 시트가 상기 적층된 적어도 하나의 시트 상부에 적층되고, 상기 비아 홀을 통해 상기 내부 전극 패턴 및 연결 패턴이 수직 방향으로 권선된 인덕터의 패턴 구조를 포함하는 것을 특징으로 하는 적층형 칩 소자.
청구항 1 내지 청구항 3중의 어느 한 항에 있어서,

상기 제 3도전 패턴부는,

제 2측면의 외부 단자에 연결되고 비아 홀이 형성된 복수의 연결 패턴이 상호 이격되게 형성된 시트가 커버 시트의 상부에 형성되고, 비아 홀이 형성된 복수의 내부 전극 패턴이 상호 이격되게 형성된 적어도 하나의 시트가 상기 연결 패턴이 상호 이격되게 형성된 시트의 상부에 적층되고, 상기 적층된 시트의 상부는 상기 더미층(DM2)의 하부에 연결되고, 상기 비아 홀을 통해 상기 내부 전극 패턴 및 연결 패턴이 수직 방향으로 권선된 인덕터의 패턴 구조를 포함하는 것을 특징으로 하는 적층형 칩 소자.
청구항 1 또는 청구항 2에 있어서,

상기 제 1도전 패턴부는,

상기 소체의 제 1측면의 외부 단자에 연결되게 형성된 적어도 하나의 제 1내부 전극 패턴;

상기 소체의 제 2측면의 외부 단자에 연결되게 형성된 제 2내부 전극 패턴;

상기 소체의 제 3측면의 외부 단자에 연결되게 형성되고, 상기 제 1 및 제 2내부 전극 패턴과 이격되게 형성되어 상기 제 1 및 제 2내부 전극 패턴과 중첩되는 영역을 갖는 공통 접지 패턴: 및

상기 소체의 외부 단자와의 접촉없이 상기 소체의 내부에서 상기 스루 홀과 연결되고, 상기 공통 접지 패턴과 이격되게 형성되어 상기 공통 접지 패턴과 중첩되는 영역을 갖는 제 3내부 전극 패턴으로 구성되는 커패시터 또는 바리스터의 패턴 구조를 포함하는 것을 특징으로 하는 적층형 칩 소자.
청구항 7에 있어서,

상기 제 1내부 전극 패턴과 상기 제 2내부 전극 패턴은 동일한 시트에 형성되고, 상기 제 3내부 전극 패턴은 상기 제 1내부 전극 패턴과 상기 제 2내부 전극 패턴이 형성된 시트와는 상이한 시트에 형성된 것을 특징으로 하는 적층형 칩 소자.
청구항 7에 있어서,

상기 제 1내부 전극 패턴과 제 2내부 전극 패턴 및 제 3내부 전극 패턴은 각기 다른 시트에 형성된 것을 특징으로 하는 적층형 칩 소자.
청구항 7에 있어서,

하나의 시트에 상기 제 1내부 전극 패턴과 상기 제 2내부 전극 패턴 및 상기 제 3내부 전극 패턴이 상호 이격되어 형성되는 것을 특징으로 하는 적층형 칩 소자.
청구항 3에 있어서,

상기 제 1도전 패턴부는,

상기 소체의 제 1측면의 외부 단자에 연결되게 형성된 제 1내부 전극 패턴;

상기 소체의 제 2측면의 외부 단자에 연결되게 형성된 제 2내부 전극 패턴;

상기 소체의 제 3측면의 외부 단자에 연결되게 형성되고, 상기 제 1 및 제 2내부 전극 패턴과 이격되게 형성되어 상기 제 1 및 제 2내부 전극 패턴과 중첩되는 영역을 갖는 공통 접지 패턴: 및

상기 소체의 외부 단자와의 접촉없이 상기 소체의 내부에서 상기 제 1스루 홀과 연결되고, 상기 공통 접지 패턴과 이격되게 형성되어 상기 공통 접지 패턴과 중첩되는 영역을 갖는 제 3내부 전극 패턴으로 구성되는 커패시터 또는 바리스터의 패턴 구조를 포함하는 것을 특징으로 하는 적층형 칩 소자.
청구항 2에 있어서,

상기 저항 패턴부는 상기 스루 홀내에 저항 페이스트로 충진된 것을 특징으 로 하는 적층형 칩 소자.
청구항 3에 있어서,

상기 제 2도전 패턴부는,

상기 소체의 외부 단자와의 접촉없이 상기 소체의 내부에 형성되되,

상기 제 2도전 패턴부에 포함되는 복수의 시트 중에서 최상부에 위치한 시트가 상기 제 2스루 홀과 접촉되고,

상기 제 2도전 패턴부에 포함되는 복수의 시트 중에서 최하부에 위치한 시트가 상기 더미층(DM1)의 스루 홀에 형성된 저항 패턴부에 접촉된 것을 특징으로 하는 적층형 칩 소자.
청구항 3에 있어서,

상기 제 3도전 패턴부는,

상기 소체의 외부 단자와의 접촉없이 상기 소체의 내부에 형성되되,

상기 제 3도전 패턴부에 포함되는 복수의 시트 중에서 최하부에 위치한 시트가 상기 제 2스루 홀과 접촉되고,

상기 제 3도전 패턴부에 포함되는 복수의 시트 중에서 최상부에 위치한 시트가 상기 더미층(DM2)의 스루 홀에 형성된 저항 패턴부에 접촉된 것을 특징으로 하는 적층형 칩 소자.
청구항 3에 있어서,

상기 저항 패턴부는 타단이 상기 소체의 제 1측면의 외부 단자 및 제 2측면의 외부 단자중 어느 한 외부 단자에 연결된 것을 특징으로 하는 적층형 칩 소자.
삭제